JPH10302478A - メモリ集積回路の昇圧電源回路及び昇圧電源の電荷量制御方法 - Google Patents
メモリ集積回路の昇圧電源回路及び昇圧電源の電荷量制御方法Info
- Publication number
- JPH10302478A JPH10302478A JP10050632A JP5063298A JPH10302478A JP H10302478 A JPH10302478 A JP H10302478A JP 10050632 A JP10050632 A JP 10050632A JP 5063298 A JP5063298 A JP 5063298A JP H10302478 A JPH10302478 A JP H10302478A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- inverter
- fuse
- signal
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/62—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using bucking or boosting dc sources
Abstract
(57)【要約】
【課題】ヒューズを利用した昇圧電源回路及び昇圧電源
の電荷量制御方法を提供する。 【解決手段】この昇圧電源回路は、第1及び第2電源部
と、第1及び第2ヒューズと、昇圧制御部と、昇圧イネー
ブル部と、昇圧部とを具備する。第1及び第2電源部は電
源を供給する。第1及び第2ヒューズは第1及び第2電源部
に各々一端が連結される。昇圧制御部は第１及び第2ヒ
ューズの各他端から出力される信号、及び電源が安定さ
れた状態になるまでは接地電圧レベルであり電源が安定
された状態になれば論理ハイになる昇圧制御信号に応答
して第1及び第2制御信号を発生する。昇圧イネーブル部
は第1及び第2制御信号及び昇圧イネーブル信号に応答し
て第3乃至第5制御信号を発生する。昇圧部は第3乃至第5
制御信号に応答して昇圧電源を発生する。これにより、
供給する昇圧電源の電荷量を容易に調節することがで
き、マスキング工程とメタル工程の再実行が不要になり
集積回路チップの製造コストが大幅に節減される他、集
積回路チップの開発日程が遅延を防止することができ
る。
の電荷量制御方法を提供する。 【解決手段】この昇圧電源回路は、第1及び第2電源部
と、第1及び第2ヒューズと、昇圧制御部と、昇圧イネー
ブル部と、昇圧部とを具備する。第1及び第2電源部は電
源を供給する。第1及び第2ヒューズは第1及び第2電源部
に各々一端が連結される。昇圧制御部は第１及び第2ヒ
ューズの各他端から出力される信号、及び電源が安定さ
れた状態になるまでは接地電圧レベルであり電源が安定
された状態になれば論理ハイになる昇圧制御信号に応答
して第1及び第2制御信号を発生する。昇圧イネーブル部
は第1及び第2制御信号及び昇圧イネーブル信号に応答し
て第3乃至第5制御信号を発生する。昇圧部は第3乃至第5
制御信号に応答して昇圧電源を発生する。これにより、
供給する昇圧電源の電荷量を容易に調節することがで
き、マスキング工程とメタル工程の再実行が不要になり
集積回路チップの製造コストが大幅に節減される他、集
積回路チップの開発日程が遅延を防止することができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ集積回路に
係り、特にヒューズを利用した昇圧電源回路及び昇圧電
源の電荷量制御方法に関する。
係り、特にヒューズを利用した昇圧電源回路及び昇圧電
源の電荷量制御方法に関する。
【０００２】
【従来の技術】メモリ集積回路のメモリ容量の増加に伴
って、メモリセルに連結されたワードラインを十分に活
性化するために必要な昇圧電源を提供する昇圧回路が必
要になってきた。
って、メモリセルに連結されたワードラインを十分に活
性化するために必要な昇圧電源を提供する昇圧回路が必
要になってきた。
【０００３】図1は、従来のメモリ集積回路の昇圧電源
回路の回路図である。図1に示すように、従来の昇圧電
源回路は、バッファ部11、昇圧部13及び伝送部15を具備
する。昇圧部13は、NMOSトランジスタ31と３つのキャパ
シタ21、23、25を具備する。
回路の回路図である。図1に示すように、従来の昇圧電
源回路は、バッファ部11、昇圧部13及び伝送部15を具備
する。昇圧部13は、NMOSトランジスタ31と３つのキャパ
シタ21、23、25を具備する。
【０００４】図2Aは、昇圧電源回路の昇圧電源Vppの電
荷量を減らすための回路であり、図2Bは、昇圧電源Vpp
の電荷量を増やすための回路である。
荷量を減らすための回路であり、図2Bは、昇圧電源Vpp
の電荷量を増やすための回路である。
【０００５】図2Aと図2Bに示すように、昇圧電源の電荷
量を変更するためにはキャパシタ21、25の入出力端の連
結状態を変更することが好ましい。そのためには、キャ
パシタ21、25の入出力端の連結状態を変更するために必
要な層、例えばキャパシタ21、25に連結されたメタルラ
インの連結構造を修正することが好ましい。メタルライ
ンの連結状態を修正するためには、マスキング工程及び
メタル工程を再度実行する必要がある。マスキング工程
とメタル工程を再度実行すると、多大なコストが発生す
る他、集積回路チップの開発日程を遅延させることにも
なる。
量を変更するためにはキャパシタ21、25の入出力端の連
結状態を変更することが好ましい。そのためには、キャ
パシタ21、25の入出力端の連結状態を変更するために必
要な層、例えばキャパシタ21、25に連結されたメタルラ
インの連結構造を修正することが好ましい。メタルライ
ンの連結状態を修正するためには、マスキング工程及び
メタル工程を再度実行する必要がある。マスキング工程
とメタル工程を再度実行すると、多大なコストが発生す
る他、集積回路チップの開発日程を遅延させることにも
なる。
【０００６】
【発明が解決しようとする課題】本発明は、上記の事情
に鑑みてなされたものであり、その課題は、マスキング
工程とメタル工程の再度実行することなく、ウェハ状態
で昇圧電源の電荷量を調整することが可能なメモリ集積
回路の昇圧電源回路を提供することにある。
に鑑みてなされたものであり、その課題は、マスキング
工程とメタル工程の再度実行することなく、ウェハ状態
で昇圧電源の電荷量を調整することが可能なメモリ集積
回路の昇圧電源回路を提供することにある。
【０００７】また、本発明の課題は、ウェハ状態で昇圧
電源の電荷量を調整することが可能なメモリ集積回路の
昇圧電源の電荷量制御方法を提供することにある。
電源の電荷量を調整することが可能なメモリ集積回路の
昇圧電源の電荷量制御方法を提供することにある。
【０００８】
【課題を解決するための手段】上記の課題を解決するた
め、本発明に係るメモリ集積回路の昇圧電源回路は、第
1及び第2電源部と、第1及び第2ヒューズと、昇圧制御部
と、昇圧イネーブル部及び昇圧部を具備する。前記第1
及び第2電源部は電源を供給する。第1及び第2ヒューズ
の各一端は前記第1及び第2電源部に各々連結される。前
記昇圧制御部は、前記第1及び第2ヒューズの各他端から
出力される信号、及び前記電源が安定された状態になる
前までは接地電圧状態であり前記電源が安定された状態
になれば論理ハイになる昇圧制御信号に応答して第1及
び第2制御信号を発生する。前記昇圧イネーブル部は、
前記第1及び第2制御信号及び昇圧イネーブル信号に応答
して第3乃至第5制御信号を発生する。前記昇圧部は、前
記第3乃至第5制御信号に応答して昇圧電源を発生する。
め、本発明に係るメモリ集積回路の昇圧電源回路は、第
1及び第2電源部と、第1及び第2ヒューズと、昇圧制御部
と、昇圧イネーブル部及び昇圧部を具備する。前記第1
及び第2電源部は電源を供給する。第1及び第2ヒューズ
の各一端は前記第1及び第2電源部に各々連結される。前
記昇圧制御部は、前記第1及び第2ヒューズの各他端から
出力される信号、及び前記電源が安定された状態になる
前までは接地電圧状態であり前記電源が安定された状態
になれば論理ハイになる昇圧制御信号に応答して第1及
び第2制御信号を発生する。前記昇圧イネーブル部は、
前記第1及び第2制御信号及び昇圧イネーブル信号に応答
して第3乃至第5制御信号を発生する。前記昇圧部は、前
記第3乃至第5制御信号に応答して昇圧電源を発生する。
【０００９】前記他の課題を解決するため、本発明に係
るメモリ集積回路の昇圧制御方法は、第1及び第2ヒュー
ズと、前記第1及び第2ヒューズに連結され昇圧電源を供
給する昇圧部及び前記昇圧部に連結され前記昇圧電源を
消耗する負荷とを具備し、前記第1ヒューズが切断され
ると、供給する昇圧電源の電荷量が大きくし、前記第2
ヒューズが切断されると、供給する昇圧電源の電荷量を
小さくするメモリ集積回路の昇圧制御方法において、メ
モリ集積回路のパワーオン段階と、前記供給する昇圧電
源の電荷量と消耗される昇圧電源の電荷量を比較する段
階と、前記供給する昇圧電源の電荷量が前記消耗される
昇圧電源の電荷量より小さい場合には第1ヒューズを切
断し、前記供給する昇圧電源の電荷量が前記消耗される
昇圧電源の電荷量より大きければ第2ヒューズを切断す
る段階とを含む。
るメモリ集積回路の昇圧制御方法は、第1及び第2ヒュー
ズと、前記第1及び第2ヒューズに連結され昇圧電源を供
給する昇圧部及び前記昇圧部に連結され前記昇圧電源を
消耗する負荷とを具備し、前記第1ヒューズが切断され
ると、供給する昇圧電源の電荷量が大きくし、前記第2
ヒューズが切断されると、供給する昇圧電源の電荷量を
小さくするメモリ集積回路の昇圧制御方法において、メ
モリ集積回路のパワーオン段階と、前記供給する昇圧電
源の電荷量と消耗される昇圧電源の電荷量を比較する段
階と、前記供給する昇圧電源の電荷量が前記消耗される
昇圧電源の電荷量より小さい場合には第1ヒューズを切
断し、前記供給する昇圧電源の電荷量が前記消耗される
昇圧電源の電荷量より大きければ第2ヒューズを切断す
る段階とを含む。
【００１０】上記の発明によれば、例えば、集積回路チ
ップの製造コストが大幅に節減され、集積回路チップの
開発日程の遅延が小さくなり、製品の競争力が大幅に高
まる。
ップの製造コストが大幅に節減され、集積回路チップの
開発日程の遅延が小さくなり、製品の競争力が大幅に高
まる。
【００１１】
【発明の実施の形態】以下、添附図面を参照しながら本
発明の好適な実施の形態を説明する。
発明の好適な実施の形態を説明する。
【００１２】図3は、本発明の好適な実施の形態に係る
昇圧電源回路のブロック図である。図3に示すように、
本発明の好適な実施の形態に係る昇圧電源回路は、第1
及び第2電源部121及び125と、第1及び第2ヒューズF1及
びF2と、昇圧制御部123と、昇圧イネーブル部111と、昇
圧部113と、伝送部115とを具備する。
昇圧電源回路のブロック図である。図3に示すように、
本発明の好適な実施の形態に係る昇圧電源回路は、第1
及び第2電源部121及び125と、第1及び第2ヒューズF1及
びF2と、昇圧制御部123と、昇圧イネーブル部111と、昇
圧部113と、伝送部115とを具備する。
【００１３】第1及び第2電源部121及び125は、各々第1
及び第2ヒューズF1及びF2の一端に連結され、各々電源
電圧Vccを第1及び第2ヒューズF1及びF2に供給する。
及び第2ヒューズF1及びF2の一端に連結され、各々電源
電圧Vccを第1及び第2ヒューズF1及びF2に供給する。
【００１４】第1及び第2ヒューズF1及びF2は、例えば外
部エネルギーによって切断可能なヒューズである。例え
ば、第1及び第2ヒューズF1及びF2は、レーザーによって
切断可能なレーザーヒューズであることが好ましい。
部エネルギーによって切断可能なヒューズである。例え
ば、第1及び第2ヒューズF1及びF2は、レーザーによって
切断可能なレーザーヒューズであることが好ましい。
【００１５】昇圧制御部123は、第1及び第2ヒューズF1
及びF2の各々の他端に連結され、昇圧制御信号PVCCHと
第1及び第2ヒューズF1及びF2の出力信号に応答して、第
1制御信号P1及び第2制御信号P2を発生する。昇圧制御信
号PVCCHは、メモリ集積回路のパワーがオンされてから
電源電圧Vccに到達するまでは接地電圧GND、すなわち、
論理ロー(low)レベルを維持し、パワーが電源電圧Vccに
到達した後は論理ハイレベルを維持する信号である。
及びF2の各々の他端に連結され、昇圧制御信号PVCCHと
第1及び第2ヒューズF1及びF2の出力信号に応答して、第
1制御信号P1及び第2制御信号P2を発生する。昇圧制御信
号PVCCHは、メモリ集積回路のパワーがオンされてから
電源電圧Vccに到達するまでは接地電圧GND、すなわち、
論理ロー(low)レベルを維持し、パワーが電源電圧Vccに
到達した後は論理ハイレベルを維持する信号である。
【００１６】昇圧イネーブル部111は、昇圧イネーブル
信号AKEと、第1制御信号P1及び第2制御信号P2とに応答
して第3、第4、第5制御信号P3、P4、P5を発生する。昇
圧部113は、第3、第4、第5制御信号P3、P4、P5に応答し
て昇圧電源Vbootを発生する。伝送部115は、昇圧電源Vb
ootに応答して昇圧電源Vppを出力する。
信号AKEと、第1制御信号P1及び第2制御信号P2とに応答
して第3、第4、第5制御信号P3、P4、P5を発生する。昇
圧部113は、第3、第4、第5制御信号P3、P4、P5に応答し
て昇圧電源Vbootを発生する。伝送部115は、昇圧電源Vb
ootに応答して昇圧電源Vppを出力する。
【００１７】図3に示す回路において、第1及び第2ヒュ
ーズF1及びF2が切断されていない状態では、第1制御信
号P1及び第2制御信号P2はアクティブ状態になる。第1制
御信号P1及び第2制御信号P2がアクティブ状態であれ
ば、第3制御信号P3はインアクティブ状態になり、第4制
御信号P4及び第5制御信号P5は昇圧イネーブル信号AKEに
より制御される。すなわち、昇圧イネーブル信号AKEが
アクティブ状態であれば第4制御信号P4及び第5制御信号
P5はアクティブ状態になる。第3制御信号P3がインアナ
クティブ状態であり、第4制御信号P4及び第5制御信号P5
がアクティブ状態であれば、昇圧部113は昇圧電源Vboot
の所定の電荷量を伝送部115を通じて出力する。
ーズF1及びF2が切断されていない状態では、第1制御信
号P1及び第2制御信号P2はアクティブ状態になる。第1制
御信号P1及び第2制御信号P2がアクティブ状態であれ
ば、第3制御信号P3はインアクティブ状態になり、第4制
御信号P4及び第5制御信号P5は昇圧イネーブル信号AKEに
より制御される。すなわち、昇圧イネーブル信号AKEが
アクティブ状態であれば第4制御信号P4及び第5制御信号
P5はアクティブ状態になる。第3制御信号P3がインアナ
クティブ状態であり、第4制御信号P4及び第5制御信号P5
がアクティブ状態であれば、昇圧部113は昇圧電源Vboot
の所定の電荷量を伝送部115を通じて出力する。
【００１８】伝送部115の出力端において消耗する昇圧
電源Vppの電荷量が昇圧部113から供給する昇圧電源Vboo
tの電荷量より少なければ、昇圧部113から供給する昇圧
電源Vbootの電荷量を減らして、伝送部115の出力端にお
いて消耗する昇圧電源Vppの電荷量と等しくすることが
好ましい。昇圧部113が伝送部115の出力端において消耗
する昇圧電源Vppの電荷量より多い昇圧電源Vbootの電荷
量を引続き供給すると、メモリ集積回路チップの信頼性
テストで問題が発生する。
電源Vppの電荷量が昇圧部113から供給する昇圧電源Vboo
tの電荷量より少なければ、昇圧部113から供給する昇圧
電源Vbootの電荷量を減らして、伝送部115の出力端にお
いて消耗する昇圧電源Vppの電荷量と等しくすることが
好ましい。昇圧部113が伝送部115の出力端において消耗
する昇圧電源Vppの電荷量より多い昇圧電源Vbootの電荷
量を引続き供給すると、メモリ集積回路チップの信頼性
テストで問題が発生する。
【００１９】昇圧部113から供給する昇圧電源Vbootの電
荷量を減らすためには第5制御信号P5をインアクティブ
状態にする必要がある。第5制御信号P5をインアクティ
ブ状態にするためには第2ヒューズF2を切断すればよ
い。第2ヒューズF2が切断されると、第2制御信号P2がア
クティブ状態になり、これにより第5制御信号P5はイン
アクティブ状態になる。
荷量を減らすためには第5制御信号P5をインアクティブ
状態にする必要がある。第5制御信号P5をインアクティ
ブ状態にするためには第2ヒューズF2を切断すればよ
い。第2ヒューズF2が切断されると、第2制御信号P2がア
クティブ状態になり、これにより第5制御信号P5はイン
アクティブ状態になる。
【００２０】一方、伝送部115の出力端において消耗す
る昇圧電源Vppの電荷量が昇圧部113から供給する昇圧電
源Vbootの電荷量より多ければ、昇圧部113から供給する
昇圧電源Vbootの電荷量を増やして、伝送部115の出力端
において消耗する電荷量と等しくすることが好ましい。
昇圧部113が伝送部115の出力端において消耗する昇圧電
源Vppの電荷量より少ない昇圧電源Vbootの電荷量を引続
き供給すると、メモリ集積回路チップの誤動作が発生す
る。
る昇圧電源Vppの電荷量が昇圧部113から供給する昇圧電
源Vbootの電荷量より多ければ、昇圧部113から供給する
昇圧電源Vbootの電荷量を増やして、伝送部115の出力端
において消耗する電荷量と等しくすることが好ましい。
昇圧部113が伝送部115の出力端において消耗する昇圧電
源Vppの電荷量より少ない昇圧電源Vbootの電荷量を引続
き供給すると、メモリ集積回路チップの誤動作が発生す
る。
【００２１】昇圧電源Vppの電荷量を増やすためには、
第3制御信号P3をアクティブ状態にする必要がある。第3
制御信号P3をアクティブ状態にするには、第2ヒューズF
2を非切断状態にして第1ヒューズF1を切断状態にすれば
よい。第1ヒューズF1が切断されると第1制御信号P1はア
クティブ状態になり、これにより第3制御信号P3は昇圧
イネーブル信号AKEにより決定される。すなわち、昇圧
イネーブル信号AKEがアクティブ状態になると第3制御信
号P3が活性化され、昇圧イネーブル信号AKEがインアク
ティブ状態になると第3制御信号P3はインアクティブ状
態になる。
第3制御信号P3をアクティブ状態にする必要がある。第3
制御信号P3をアクティブ状態にするには、第2ヒューズF
2を非切断状態にして第1ヒューズF1を切断状態にすれば
よい。第1ヒューズF1が切断されると第1制御信号P1はア
クティブ状態になり、これにより第3制御信号P3は昇圧
イネーブル信号AKEにより決定される。すなわち、昇圧
イネーブル信号AKEがアクティブ状態になると第3制御信
号P3が活性化され、昇圧イネーブル信号AKEがインアク
ティブ状態になると第3制御信号P3はインアクティブ状
態になる。
【００２２】図4及び図9を参照して、図3に示す回路の
具体的な構成例を説明する。
具体的な構成例を説明する。
【００２３】図4は、図3に示す第1電源部121の詳細回路
と第1ヒューズF1とを示す。図4に示すように、第1電源
部121は、電源電圧Vccがソースに印加され、接地端GND
にゲートが連結され、第1ヒューズF1の一端にドレーン
が連結されたPMOSトランジスタ401で構成される。PMOS
トランジスタ401は、ゲートが接地端GNDに連結されてい
るため、常に活性化されている。第1ヒューズF1は、例
えば、レーザーにより切断可能なレーザーヒューズで構
成される。
と第1ヒューズF1とを示す。図4に示すように、第1電源
部121は、電源電圧Vccがソースに印加され、接地端GND
にゲートが連結され、第1ヒューズF1の一端にドレーン
が連結されたPMOSトランジスタ401で構成される。PMOS
トランジスタ401は、ゲートが接地端GNDに連結されてい
るため、常に活性化されている。第1ヒューズF1は、例
えば、レーザーにより切断可能なレーザーヒューズで構
成される。
【００２４】図5は、図3に示す第2電源部125の詳細回路
と第2ヒューズF2とを示す。図5に示すように、第2電源
部125は、電源電圧Vccがソースに印加され、接地端GND
にゲートが連結され、第2ヒューズF2の一端にドレーン
が連結されたPMOSトランジスタ501で構成される。PMOS
トランジスタ501は、ゲートが接地端GNDに連結されてい
るため、常に活性化されている。
と第2ヒューズF2とを示す。図5に示すように、第2電源
部125は、電源電圧Vccがソースに印加され、接地端GND
にゲートが連結され、第2ヒューズF2の一端にドレーン
が連結されたPMOSトランジスタ501で構成される。PMOS
トランジスタ501は、ゲートが接地端GNDに連結されてい
るため、常に活性化されている。
【００２５】前記第2ヒューズF2はレーザーにより切断
されるレーザーヒューズで構成される。
されるレーザーヒューズで構成される。
【００２６】図6は、図3に示す昇圧制御部123の詳細回
路図である。図6に示すように、昇圧制御部123は、第1
及び第2ラッチ部601及び611と、２つのNMOSトランジス
タ623及び625と、１つのインバータ603とを具備する。
路図である。図6に示すように、昇圧制御部123は、第1
及び第2ラッチ部601及び611と、２つのNMOSトランジス
タ623及び625と、１つのインバータ603とを具備する。
【００２７】インバータ603は、昇圧制御信号PVCCHを反
転して出力する。
転して出力する。
【００２８】NMOSトランジスタ623のドレーンは、第1ヒ
ューズF1の他端、すなわち、ノードN1に連結され、その
ゲートはインバータ603の出力端に連結され、そのソー
スは接地される。NMOSトランジスタ623は、インバータ6
21の出力信号が論理ハイレベルであれば活性化されてノ
ードN1の電圧レベルを接地電圧レベルに下降させ、イン
バータ603の出力信号が論理ローレベルであれば非活性
化される。
ューズF1の他端、すなわち、ノードN1に連結され、その
ゲートはインバータ603の出力端に連結され、そのソー
スは接地される。NMOSトランジスタ623は、インバータ6
21の出力信号が論理ハイレベルであれば活性化されてノ
ードN1の電圧レベルを接地電圧レベルに下降させ、イン
バータ603の出力信号が論理ローレベルであれば非活性
化される。
【００２９】NMOSトランジスタ625のドレーンは、第2ヒ
ューズF2の他端、すなわち、ノードN2に連結され、その
ゲートはインバータ603の出力端に連結され、そのソー
スは接地される。NMOSトランジスタ625は、インバータ6
03の出力信号が論理ハイレベルであれば活性化されてノ
ードN2の電圧レベルを接地電圧レベルに下降させ、イン
バータ603の出力信号が論理ローレベルであれば非活性
化される。
ューズF2の他端、すなわち、ノードN2に連結され、その
ゲートはインバータ603の出力端に連結され、そのソー
スは接地される。NMOSトランジスタ625は、インバータ6
03の出力信号が論理ハイレベルであれば活性化されてノ
ードN2の電圧レベルを接地電圧レベルに下降させ、イン
バータ603の出力信号が論理ローレベルであれば非活性
化される。
【００３０】第1ラッチ部601は、インバータ603とNMOS
トランジスタ605とを具備して、ノードN1の電圧レベル
を反転させてラッチする。すなわち、ノードN1の電圧レ
ベルが論理ローレベルであれば論理ハイレベルの電圧を
引続き出力して、ノードN1の電圧レベルが論理ハイレベ
ルであれば論理ローレベルの電圧を引続き出力する。こ
のようにして、第1ラッチ部601は第1制御信号P1を出力
する。
トランジスタ605とを具備して、ノードN1の電圧レベル
を反転させてラッチする。すなわち、ノードN1の電圧レ
ベルが論理ローレベルであれば論理ハイレベルの電圧を
引続き出力して、ノードN1の電圧レベルが論理ハイレベ
ルであれば論理ローレベルの電圧を引続き出力する。こ
のようにして、第1ラッチ部601は第1制御信号P1を出力
する。
【００３１】インバータ603は、ノードN1の電圧レベル
を反転させて第1制御信号P1として出力する。NMOSトラ
ンジスタ605のドレーンはノードN1に連結され、そのゲ
ートはインバータ603の出力端に連結され、ソースは接
地端GNDに連結される。NMOSトランジスタ605は、インバ
ータ603の出力信号が論理ハイレベルであれば活性化さ
れてノードN1を接地電圧レベルに維持し、インバータ60
3の出力信号が論理ローレベルであれば非活性化されて
ノードN1の電圧を現状態通り維持する。
を反転させて第1制御信号P1として出力する。NMOSトラ
ンジスタ605のドレーンはノードN1に連結され、そのゲ
ートはインバータ603の出力端に連結され、ソースは接
地端GNDに連結される。NMOSトランジスタ605は、インバ
ータ603の出力信号が論理ハイレベルであれば活性化さ
れてノードN1を接地電圧レベルに維持し、インバータ60
3の出力信号が論理ローレベルであれば非活性化されて
ノードN1の電圧を現状態通り維持する。
【００３２】第2ラッチ部611は、インバータ613とNMOS
トランジスタ615とを具備して、ノードN2の電圧レベル
を反転させてラッチする。すなわち、ノードN2の電圧レ
ベルが論理ローレベルであれば論理ハイレベルの電圧を
引続き出力して、ノードN2の電圧レベルが論理ハイレベ
ルであれば論理ローレベルの電圧を引続き出力する。こ
のようにして、第2ラッチ部611は第2制御信号P2を出力
する。
トランジスタ615とを具備して、ノードN2の電圧レベル
を反転させてラッチする。すなわち、ノードN2の電圧レ
ベルが論理ローレベルであれば論理ハイレベルの電圧を
引続き出力して、ノードN2の電圧レベルが論理ハイレベ
ルであれば論理ローレベルの電圧を引続き出力する。こ
のようにして、第2ラッチ部611は第2制御信号P2を出力
する。
【００３３】インバータ613は、ノードN2の電圧レベル
を反転させて第2制御信号P2として出力する。NMOSトラ
ンジスタ615のドレーンはノードN2に連結され、そのゲ
ートはインバータ613の出力端に連結され、ソースは接
地端GNDに連結される。NMOSトランジスタ615は、インバ
ータ613の出力信号が論理ハイレベルであれば活性化さ
れてノードN2を接地電圧レベルに維持し、インバータ61
3の出力信号が論理ローレベルであれば非活性化されて
ノードN2の電圧を現状態通り維持する。
を反転させて第2制御信号P2として出力する。NMOSトラ
ンジスタ615のドレーンはノードN2に連結され、そのゲ
ートはインバータ613の出力端に連結され、ソースは接
地端GNDに連結される。NMOSトランジスタ615は、インバ
ータ613の出力信号が論理ハイレベルであれば活性化さ
れてノードN2を接地電圧レベルに維持し、インバータ61
3の出力信号が論理ローレベルであれば非活性化されて
ノードN2の電圧を現状態通り維持する。
【００３４】図7は、図3に示す昇圧イネーブル部111の
詳細回路図である。図7に示すように、昇圧イネーブル
部111は、第1乃至第13インバータ711乃至723と、１つの
NANDゲート701と、１つのNORゲート703とを具備する。
詳細回路図である。図7に示すように、昇圧イネーブル
部111は、第1乃至第13インバータ711乃至723と、１つの
NANDゲート701と、１つのNORゲート703とを具備する。
【００３５】第1インバータ711は、昇圧イネーブル信号
AKEを反転させる。第2インバータ712は、第1インバータ
711の出力を反転させる。
AKEを反転させる。第2インバータ712は、第1インバータ
711の出力を反転させる。
【００３６】NANDゲート701は、第1制御信号P1と第2イ
ンバータ712の出力信号との論理積を反転して出力す
る。すなわち、第1制御信号P1と第2インバータ712の出
力信号の少なくとも一方が論理ローであれば、NANDゲー
ト701の出力信号は論理ハイになり、第1制御信号P1と第
2インバータ712の出力信号が共に論理ハイであれば、NA
NDゲート701の出力信号は論理ローになる。第3インバー
タ713は、NANDゲート701の出力を反転させる。
ンバータ712の出力信号との論理積を反転して出力す
る。すなわち、第1制御信号P1と第2インバータ712の出
力信号の少なくとも一方が論理ローであれば、NANDゲー
ト701の出力信号は論理ハイになり、第1制御信号P1と第
2インバータ712の出力信号が共に論理ハイであれば、NA
NDゲート701の出力信号は論理ローになる。第3インバー
タ713は、NANDゲート701の出力を反転させる。
【００３７】NORゲート703は、第2制御信号P2と第1イン
バータ711の出力信号との論理和を反転して出力する。
すなわち、第2制御信号P2と第1インバータ711の出力信
号の少なくとも一方が論理ハイであれば、NORゲート703
の出力信号は論理ローになり、第2制御信号P2と第1イン
バータ711の出力信号が共に論理ローであれば、NORゲー
ト703の出力信号は論理ハイになる。
バータ711の出力信号との論理和を反転して出力する。
すなわち、第2制御信号P2と第1インバータ711の出力信
号の少なくとも一方が論理ハイであれば、NORゲート703
の出力信号は論理ローになり、第2制御信号P2と第1イン
バータ711の出力信号が共に論理ローであれば、NORゲー
ト703の出力信号は論理ハイになる。
【００３８】第4及び第5インバータ714及び715は、第3
インバータ713の出力信号をバッファリングして第3制御
信号P3を出力する。第6乃至第9インバータ716乃至719
は、第2インバータ712の出力信号をバッファリングして
第4制御信号P4を出力する。第10乃至第13インバータ720
乃至723は、NORゲート703の出力信号をバッファリング
し第5制御信号P5を出力する。
インバータ713の出力信号をバッファリングして第3制御
信号P3を出力する。第6乃至第9インバータ716乃至719
は、第2インバータ712の出力信号をバッファリングして
第4制御信号P4を出力する。第10乃至第13インバータ720
乃至723は、NORゲート703の出力信号をバッファリング
し第5制御信号P5を出力する。
【００３９】図8は、図3に示す昇圧部113の詳細回路図
である。図8に示すように、昇圧部113は１つのNMOSトラ
ンジスタ801と３つのキャパシタ811、813、815を具備す
る。
である。図8に示すように、昇圧部113は１つのNMOSトラ
ンジスタ801と３つのキャパシタ811、813、815を具備す
る。
【００４０】NMOSトランジスタ801のドレーンとゲート
に電源電圧Vccが印加され、そのソースは３つのキャパ
シタ811、813、815の出力端に共通に連結されている。
したがって、NMOSトランジスタ801は常に活性化された
状態となり、３つのキャパシタ811、813、815の出力端
に常に電源電圧Vccを供給する。
に電源電圧Vccが印加され、そのソースは３つのキャパ
シタ811、813、815の出力端に共通に連結されている。
したがって、NMOSトランジスタ801は常に活性化された
状態となり、３つのキャパシタ811、813、815の出力端
に常に電源電圧Vccを供給する。
【００４１】キャパシタ811は第3制御信号P3に応答す
る。すなわち、第3制御信号P3が論理ハイにアクティブ
されるとキャパシタ811に電荷が充電され、第3制御信号
P3が論理ローにインアクティブされるとキャパシタ811
の電荷が放電される。
る。すなわち、第3制御信号P3が論理ハイにアクティブ
されるとキャパシタ811に電荷が充電され、第3制御信号
P3が論理ローにインアクティブされるとキャパシタ811
の電荷が放電される。
【００４２】キャパシタ813は第4制御信号P4に応答す
る。すなわち、第4制御信号P4が論理ハイにアクティブ
されるとキャパシタ813に電荷が充電され、第4制御信号
P4が論理ローにインアクティブされるとキャパシタ813
の電荷が放電される。
る。すなわち、第4制御信号P4が論理ハイにアクティブ
されるとキャパシタ813に電荷が充電され、第4制御信号
P4が論理ローにインアクティブされるとキャパシタ813
の電荷が放電される。
【００４３】キャパシタ815は第5制御信号P5に応答す
る。すなわち、第5制御信号P5が論理ハイにアクティブ
されるとキャパシタ815に電荷が充電され、第5制御信号
P5が論理ローにインアクティブされるとキャパシタ815
の電荷が放電される。
る。すなわち、第5制御信号P5が論理ハイにアクティブ
されるとキャパシタ815に電荷が充電され、第5制御信号
P5が論理ローにインアクティブされるとキャパシタ815
の電荷が放電される。
【００４４】昇圧部113から出力される昇圧電源Vbootの
レベルは、第3、第4、第5制御信号P3、P4、P5の論理レ
ベルに依存する。すなわち、第3、第4、第5制御信号P
3、P4、P5の少なくとも１つが論理ハイであれば、３つ
のキャパシタ811、813、815のうち対応するキャパシタ
が充電され、昇圧電源Vbootのレベルは、（１）式に示
す電圧になる。
レベルは、第3、第4、第5制御信号P3、P4、P5の論理レ
ベルに依存する。すなわち、第3、第4、第5制御信号P
3、P4、P5の少なくとも１つが論理ハイであれば、３つ
のキャパシタ811、813、815のうち対応するキャパシタ
が充電され、昇圧電源Vbootのレベルは、（１）式に示
す電圧になる。
【００４５】
【数１】
【００４６】Vpp=2Vcc-Vtn ・・・（１） ここで、Vtnは、NMOSトランジスタ801の閾値電圧であ
る。
る。
【００４７】そして、第3及び第5制御信号P3、P4、P5の
論理レベルによって昇圧電源Vbootの電荷量が定まる。
論理レベルによって昇圧電源Vbootの電荷量が定まる。
【００４８】第4制御信号P4及び第5制御信号P5が論理ハ
イにアクティブされると、昇圧電源Vbootのノードに
は、（２）式に示すような電荷量Q4が蓄積される。
イにアクティブされると、昇圧電源Vbootのノードに
は、（２）式に示すような電荷量Q4が蓄積される。
【００４９】
【数２】
【００５０】Q4=(C813+C815)×Vcc ・・・（２） ここで、C813は、キャパシタ813のキャパシタンス(capa
citance)であり、C815は、キャパシタ815のキャパシタ
ンスである。
citance)であり、C815は、キャパシタ815のキャパシタ
ンスである。
【００５１】第4制御信号P4のみが論理ハイにアクティ
ブされると、昇圧電源Vbootのノードに蓄積される電荷
量Q5は、（３）式に示すように、電荷量Q4に比べて低下
する。
ブされると、昇圧電源Vbootのノードに蓄積される電荷
量Q5は、（３）式に示すように、電荷量Q4に比べて低下
する。
【００５２】
【数３】
【００５３】Q5=C813×Vcc ・・・（３） 第3、第4、第5制御信号P3、P4、P5が全て論理ハイにア
クティブされると、昇圧電源Vbootのノードに蓄積され
る電荷量Q6は、式４に示すように、電荷量Q4に比べて増
加する。
クティブされると、昇圧電源Vbootのノードに蓄積され
る電荷量Q6は、式４に示すように、電荷量Q4に比べて増
加する。
【００５４】
【数４】
【００５５】Q6=(C811+C813+C815)×Vcc ・・・（４） ここで、C811は、キャパシタ811のキャパシタンスであ
る。
る。
【００５６】図9は、図3に示す伝送部115の詳細回路図
である。図9に示すように、伝送部115は、ゲートとドレ
ーンが図8に示す昇圧部113の出力端（Vboot）に連結さ
れ、ソースに昇圧電源を出力するNMOSトランジスタ901
で構成される。伝送部115は、昇圧部113に昇圧電源Vpp
が発生すると、その昇圧電源Vppをそのまま伝送する。
である。図9に示すように、伝送部115は、ゲートとドレ
ーンが図8に示す昇圧部113の出力端（Vboot）に連結さ
れ、ソースに昇圧電源を出力するNMOSトランジスタ901
で構成される。伝送部115は、昇圧部113に昇圧電源Vpp
が発生すると、その昇圧電源Vppをそのまま伝送する。
【００５７】図4及び図9を参照しながら図3に示す昇圧
電源回路の動作を説明する。第1ヒューズF1と第2ヒュー
ズF2が切断されない場合には、第1電源部121及び第2電
源部125から電源電圧Vccが各々第1ラッチ部601及び第2
ラッチ部611の入力端、すなわちノードN1及びN2に印加
される。この場合、第1ラッチ部601の入力端が論理ハイ
であるので、第1ラッチ部601の出力、すなわち第1制御
信号P1は論理ローになる。この時、NANDゲート701の出
力は論理ハイレベルに続けて維持される。論理ハイレベ
ルのNANDゲート701の出力は、第3、第4、第5インバータ
713、714、715を通過し、結果として反転して出力され
る。したがって、第3制御信号P3は論理ローになる。第3
制御信号P3が論理ローであれば、キャパシタ811には電
荷が蓄積されず、キャパシタ811の出力電圧は０ボルト
になる。
電源回路の動作を説明する。第1ヒューズF1と第2ヒュー
ズF2が切断されない場合には、第1電源部121及び第2電
源部125から電源電圧Vccが各々第1ラッチ部601及び第2
ラッチ部611の入力端、すなわちノードN1及びN2に印加
される。この場合、第1ラッチ部601の入力端が論理ハイ
であるので、第1ラッチ部601の出力、すなわち第1制御
信号P1は論理ローになる。この時、NANDゲート701の出
力は論理ハイレベルに続けて維持される。論理ハイレベ
ルのNANDゲート701の出力は、第3、第4、第5インバータ
713、714、715を通過し、結果として反転して出力され
る。したがって、第3制御信号P3は論理ローになる。第3
制御信号P3が論理ローであれば、キャパシタ811には電
荷が蓄積されず、キャパシタ811の出力電圧は０ボルト
になる。
【００５８】第2電源部125から電源電圧Vccが第2ラッチ
部611の入力端に印加されると、第2ラッチ部611の出
力、すなわち第2制御信号P2は論理ローレベルに続けて
維持される。第2ラッチ部611の出力が論理ローであれ
ば、NORゲート703の出力は第1インバータ711の出力の論
理レベルによって決定される。昇圧制御信号AKEが論理
ハイレベルに活性化されると、第1インバータ711の出力
は論理ローレベルになる。この時、NORゲート703の出力
は論理ハイレベルになる。論理ハイレベルのNORゲート7
03の出力は、第10及び第13インバータ720〜723を通過
し、位相が維持されて出力される。したがって、第5制
御信号P5は論理ハイに活性化され、キャパシタ815に電
荷が蓄積される。したがって、キャパシタ815の出力端
のレベルは電源電圧Vccレベルになる。
部611の入力端に印加されると、第2ラッチ部611の出
力、すなわち第2制御信号P2は論理ローレベルに続けて
維持される。第2ラッチ部611の出力が論理ローであれ
ば、NORゲート703の出力は第1インバータ711の出力の論
理レベルによって決定される。昇圧制御信号AKEが論理
ハイレベルに活性化されると、第1インバータ711の出力
は論理ローレベルになる。この時、NORゲート703の出力
は論理ハイレベルになる。論理ハイレベルのNORゲート7
03の出力は、第10及び第13インバータ720〜723を通過
し、位相が維持されて出力される。したがって、第5制
御信号P5は論理ハイに活性化され、キャパシタ815に電
荷が蓄積される。したがって、キャパシタ815の出力端
のレベルは電源電圧Vccレベルになる。
【００５９】また、昇圧制御信号AKEが活性化される
と、昇圧制御信号AKEはインバータ711、712、716、71
7、718、719を通過し、その位相がそのまま維持されて
出力される。したがって、第4制御信号P4は論理ハイに
活性化され、キャパシタ813に電荷が蓄積される。キャ
パシタ813に電荷が蓄積されると、キャパシタ813の出力
端のレベルは電源電圧レベルになる。
と、昇圧制御信号AKEはインバータ711、712、716、71
7、718、719を通過し、その位相がそのまま維持されて
出力される。したがって、第4制御信号P4は論理ハイに
活性化され、キャパシタ813に電荷が蓄積される。キャ
パシタ813に電荷が蓄積されると、キャパシタ813の出力
端のレベルは電源電圧レベルになる。
【００６０】しかし、ノードN3にはNMOSトランジスタ80
1によるVcc-Vtn電圧が印加された状態である。したがっ
て、昇圧電源Vppは、（１）式に示す電位になる。この
時の昇圧電源Vppのノードの電荷量は、（２）式に示す
ようになる。
1によるVcc-Vtn電圧が印加された状態である。したがっ
て、昇圧電源Vppは、（１）式に示す電位になる。この
時の昇圧電源Vppのノードの電荷量は、（２）式に示す
ようになる。
【００６１】次に、第2ヒューズF2のみが切断され、第1
ヒューズF1は切断されていない状態における昇圧電源回
路の動作を説明する。第1ヒューズF1が切断されていな
い場合、第3制御信号P3はインアクティブ状態になり、
キャパシタ811には電荷が蓄積されないので、キャパシ
タ811の出力端の電圧は０ボルトになる。
ヒューズF1は切断されていない状態における昇圧電源回
路の動作を説明する。第1ヒューズF1が切断されていな
い場合、第3制御信号P3はインアクティブ状態になり、
キャパシタ811には電荷が蓄積されないので、キャパシ
タ811の出力端の電圧は０ボルトになる。
【００６２】一方、第2ヒューズF2が切断された場合、
第2ラッチ部611の入力端はフローティングされた状態で
あるから第2ラッチ部611の出力は不明である。しかし、
パワーがオンされた初期状態では、昇圧制御信号PVCCH
は０ボルトであるからNMOSトランジスタ625が活性化さ
れる。NMOSトランジスタ625が活性化されるとノードN2
は接地電圧レベルになるので第2ラッチ部611の出力は論
理ハイレベルになる。第2ラッチ部611の出力が論理ハイ
になった後に昇圧制御信号PVCCHは論理ハイになるのでN
MOSトランジスタ625は非活性化されるが、第2ラッチ部6
11の出力は論理ハイレベルに続けて維持される。
第2ラッチ部611の入力端はフローティングされた状態で
あるから第2ラッチ部611の出力は不明である。しかし、
パワーがオンされた初期状態では、昇圧制御信号PVCCH
は０ボルトであるからNMOSトランジスタ625が活性化さ
れる。NMOSトランジスタ625が活性化されるとノードN2
は接地電圧レベルになるので第2ラッチ部611の出力は論
理ハイレベルになる。第2ラッチ部611の出力が論理ハイ
になった後に昇圧制御信号PVCCHは論理ハイになるのでN
MOSトランジスタ625は非活性化されるが、第2ラッチ部6
11の出力は論理ハイレベルに続けて維持される。
【００６３】第2ラッチ部611の出力P2が論理ハイレベル
になると、NORゲート703は第1インバータ711の出力に関
係なく論理ローレベルの出力信号を発生する。NORゲー
ト703の出力が論理ローレベルになると、第5制御信号P5
はインアクティブ状態になる。したがって、キャパシタ
815には電荷が蓄積されず、昇圧電源の電荷量は（３）
式に示すように下がる。
になると、NORゲート703は第1インバータ711の出力に関
係なく論理ローレベルの出力信号を発生する。NORゲー
ト703の出力が論理ローレベルになると、第5制御信号P5
はインアクティブ状態になる。したがって、キャパシタ
815には電荷が蓄積されず、昇圧電源の電荷量は（３）
式に示すように下がる。
【００６４】次に、第1ヒューズF1及び第2ヒューズF2が
共に切断された時の昇圧電源回路の動作を説明する。第
2ヒューズF2が切断されると、第5制御信号P5はインアク
ティブ状態になり、キャパシタ815には電荷が蓄積され
ないので、キャパシタ815の出力端の電圧は０ボルトに
なる。
共に切断された時の昇圧電源回路の動作を説明する。第
2ヒューズF2が切断されると、第5制御信号P5はインアク
ティブ状態になり、キャパシタ815には電荷が蓄積され
ないので、キャパシタ815の出力端の電圧は０ボルトに
なる。
【００６５】一方、第1ヒューズF1が切断された場合、
第1ラッチ部601の入力端はフローティングされた状態で
あるから第1ラッチ部601の出力は不明である。しかし、
パワーがオンされた初期状態では、昇圧制御信号PVCCH
は０ボルトであるからNMOSトランジスタ623が活性化さ
れる。この時、ノードN1は接地電圧レベルになるので第
1ラッチ部601の出力は論理ハイレベルで続けて維持され
る。第1ラッチ部601の出力が論理ハイになってから昇圧
制御信号PVCCHは論理ハイになるのでNMOSトランジスタ6
23は非活性化される。この時、第1ラッチ部601の出力は
論理ハイレベルで続けて維持される。
第1ラッチ部601の入力端はフローティングされた状態で
あるから第1ラッチ部601の出力は不明である。しかし、
パワーがオンされた初期状態では、昇圧制御信号PVCCH
は０ボルトであるからNMOSトランジスタ623が活性化さ
れる。この時、ノードN1は接地電圧レベルになるので第
1ラッチ部601の出力は論理ハイレベルで続けて維持され
る。第1ラッチ部601の出力が論理ハイになってから昇圧
制御信号PVCCHは論理ハイになるのでNMOSトランジスタ6
23は非活性化される。この時、第1ラッチ部601の出力は
論理ハイレベルで続けて維持される。
【００６６】第1ラッチ部601の出力が論理ハイレベルに
なると、NANDゲート701は第2インバータ712の出力によ
ってその出力が決定される。昇圧制御信号AKEが論理ハ
イレベルに活性化されると第2インバータ712の出力は論
理ハイレベルになる。この時、NANDゲート701の出力は
論理ローレベルになる。NANDゲート701の出力が論理ロ
ーレベルになると、第3制御信号P3は論理ハイレベルに
活性化される。したがって、キャパシタ811に電荷が蓄
積されるので、昇圧電源Vppの電荷量は、（４）式に示
すように増える。
なると、NANDゲート701は第2インバータ712の出力によ
ってその出力が決定される。昇圧制御信号AKEが論理ハ
イレベルに活性化されると第2インバータ712の出力は論
理ハイレベルになる。この時、NANDゲート701の出力は
論理ローレベルになる。NANDゲート701の出力が論理ロ
ーレベルになると、第3制御信号P3は論理ハイレベルに
活性化される。したがって、キャパシタ811に電荷が蓄
積されるので、昇圧電源Vppの電荷量は、（４）式に示
すように増える。
【００６７】図10は、本発明の好適な実施の形態に係る
昇圧電源の電荷量制御方法を説明するための流れ図であ
る。以下、図3及び図10を参照しながら説明する。ウェ
ハ状態で昇圧部113から供給される昇圧電源Vbootの電荷
量を確認するために、まず、メモリ集積回路のパワーが
オンされる。次に、昇圧部113から供給される昇圧電源
の電荷量と、伝送部115の出力端に連結された負荷(図示
せず)において消耗する昇圧電源の電荷量が比較され
る。この時、昇圧部113から供給される昇圧電源Vbootの
電荷量が伝送部115の出力端において消耗する昇圧電源V
ppの電荷量より少なければ、第1ヒューズF1を切断し
て、これにより供給される昇圧電源の電荷量を増加さ
せ、供給される昇圧電源の電荷量が消耗される昇圧電源
の電荷量より大きければ、第2ヒューズF2を切断して、
これにより供給される昇圧電源の電荷量を減少させる。
一方、供給される昇圧電源の電荷量と消耗される昇圧電
源の電荷量が等しければ、第1及び第2ヒューズF1及びF2
を切断せずに、そのまま使用する。
昇圧電源の電荷量制御方法を説明するための流れ図であ
る。以下、図3及び図10を参照しながら説明する。ウェ
ハ状態で昇圧部113から供給される昇圧電源Vbootの電荷
量を確認するために、まず、メモリ集積回路のパワーが
オンされる。次に、昇圧部113から供給される昇圧電源
の電荷量と、伝送部115の出力端に連結された負荷(図示
せず)において消耗する昇圧電源の電荷量が比較され
る。この時、昇圧部113から供給される昇圧電源Vbootの
電荷量が伝送部115の出力端において消耗する昇圧電源V
ppの電荷量より少なければ、第1ヒューズF1を切断し
て、これにより供給される昇圧電源の電荷量を増加さ
せ、供給される昇圧電源の電荷量が消耗される昇圧電源
の電荷量より大きければ、第2ヒューズF2を切断して、
これにより供給される昇圧電源の電荷量を減少させる。
一方、供給される昇圧電源の電荷量と消耗される昇圧電
源の電荷量が等しければ、第1及び第2ヒューズF1及びF2
を切断せずに、そのまま使用する。
【００６８】本発明の好適な実施の形態に係る昇圧電源
回路によれば、ヒューズF1及びF2を具備して、レーザー
を利用して該ヒューズF1及びF2を切断することにより、
供給される昇圧電源の電荷量を容易に調節することがで
きる。したがって、マスキング工程とメタル工程の再実
行が不要になり集積回路チップの製造コストが大幅に節
減される他、集積回路チップの開発日程の遅延を防止す
ることができる。
回路によれば、ヒューズF1及びF2を具備して、レーザー
を利用して該ヒューズF1及びF2を切断することにより、
供給される昇圧電源の電荷量を容易に調節することがで
きる。したがって、マスキング工程とメタル工程の再実
行が不要になり集積回路チップの製造コストが大幅に節
減される他、集積回路チップの開発日程の遅延を防止す
ることができる。
【００６９】本発明は、上記の実施の形態にに限定され
ず、本発明の技術的思想の範囲内で様々な変形が可能で
ある。
ず、本発明の技術的思想の範囲内で様々な変形が可能で
ある。
【００７０】
【発明の効果】本発明に係る昇圧電源回路によれば、ヒ
ューズを具備し、該ヒューズをレーザー等を利用して切
断することにより、供給される昇圧電源の電荷量を容易
に調節することができる。したがってマスキング工程と
メタル工程の再作業が不要になり集積回路チップの製造
コストが大幅節減され、集積回路チップの開発日程が遅
延されない。
ューズを具備し、該ヒューズをレーザー等を利用して切
断することにより、供給される昇圧電源の電荷量を容易
に調節することができる。したがってマスキング工程と
メタル工程の再作業が不要になり集積回路チップの製造
コストが大幅節減され、集積回路チップの開発日程が遅
延されない。
【００７１】
【図１】従来のメモリ集積回路用の昇圧電源回路の回路
図である。
図である。
【図２Ａ】図1に示す昇圧電源回路を利用して昇圧電源
の電荷量を増加または減少させる方法を説明するための
回路図。
の電荷量を増加または減少させる方法を説明するための
回路図。
【図２Ｂ】図1に示す昇圧電源回路を利用して昇圧電源
の電荷量を増加または減少させる方法を説明するための
回路図。
の電荷量を増加または減少させる方法を説明するための
回路図。
【図３】本発明の好適な実施の形態に係るメモリ集積回
路の昇圧電源回路のブロック図である。
路の昇圧電源回路のブロック図である。
【図４】図3に示す第1電源部の回路及び第1ヒューズを
示す図である。
示す図である。
【図５】図3に示す第2電源部の回路及び第2ヒューズを
示す図である。
示す図である。
【図６】図3に示す昇圧制御部の回路図である。
【図７】図3に示す昇圧イネーブル部の回路図である。
【図８】図3に示す昇圧部の回路図である。
【図９】図3に示す伝送部の回路図である。
【図10】本発明の好適な実施の形態に係る昇圧電源の電
荷量制御方法を説明するための流れ図である。
荷量制御方法を説明するための流れ図である。
Claims (14)
- 【請求項１】 電源を供給する第1及び第2電源部と、 前記第1及び第2電源部に各々一端が連結された第1及び
第2ヒューズと、 前記第1及び第2ヒューズの各他端から出力される信号及
び前記電源が安定された状態になるまでは接地電圧状態
であり前記電源が安定された状態になると論理ハイにな
る昇圧制御信号に応答して第1及び第2制御信号を発生す
る昇圧制御部と、 前記第1及び第2制御信号及び昇圧イネーブル信号に応答
して第3乃至第5制御信号を発生する昇圧イネーブル部
と、 前記第3乃至第5制御信号に応答して昇圧電源を発生する
昇圧部と、 を具備することを特徴とするメモリ集積回路の昇圧電源
回路。 - 【請求項２】 前記第1電源部は、前記電源にソースが
連結され、接地電圧にゲートが連結され、前記第1ヒュ
ーズの一端にドレーンが連結されたPMOSトランジスタを
含むことを特徴とする請求項1に記載のメモリ集積回路
の昇圧電源回路。 - 【請求項３】 前記第2電源部は、前記電源がソースに
印加され、接地電圧がゲートに印加され、前記第2ヒュ
ーズの一端にドレーンが連結されたPMOSトランジスタを
含むことを特徴とする請求項1に記載のメモリ集積回路
の昇圧電源回路。 - 【請求項４】 前記第1ヒューズは、レーザーにより切
断され得るレーザーヒューズであることを特徴とする請
求項1に記載のメモリ集積回路の昇圧電源回路。 - 【請求項５】 前記第2ヒューズは、レーザーにより切
断され得るレーザーヒューズであることを特徴とする請
求項1に記載のメモリ集積回路の昇圧電源回路。 - 【請求項６】 前記昇圧制御部は、 前記昇圧制御信号を反転させるインバータと、 前記インバータの出力端にゲートが連結され、前記第1
ヒューズの他端にドレーンが連結され、ソースが接地さ
れたNMOSトランジスタと、 前記NMOSトランジスタのドレーンに連結され、前記NMOS
トランジスタのドレーンから発生される信号を反転させ
てラッチすると共にラッチした信号を第1制御信号とし
て出力する第1ラッチ部と、 前記インバータの出力端にゲートが連結され、前記第2
ヒューズの他端にドレーンが連結され、ソースが接地さ
れた他のNMOSトランジスタと、 前記他のNMOSトランジスタのドレーンに連結され、前記
他のNMOSトランジスターのドレーンから発生される信号
を反転させてラッチすると共にラッチした信号を第2制
御信号として出力する第2ラッチ部と、 を具備することを特徴とする請求項1に記載のメモリ集
積回路の昇圧電源回路。 - 【請求項７】 前記第1ラッチ部は、 前記NMOSトランジスタのドレーンから出力される信号を
反転させる他のインバータと、 前記他のインバータの入力端にドレーンが連結され、前
記他のインバータの出力端にゲートが連結され、ソース
が接地された更に他のNMOSトランジスタと、 を具備することを特徴とする請求項６に記載のメモリ集
積回路の昇圧電源回路。 - 【請求項８】 前記第2ラッチ部は、 前記他のNMOSトランジスタのドレーンから出力される信
号を反転させる他のインバータと、 前記他のインバータの入力端にドレーンが連結され、前
記他のインバータの出力端にゲートが連結され、ソース
が接地された更に他のNMOSトランジスタと、 を具備することを特徴とする請求項６に記載のメモリ集
積回路の昇圧電源回路。 - 【請求項９】 前記昇圧イネーブル部は、 前記昇圧イネーブル信号を反転させる第1インバータ
と、 前記第1インバータの出力信号を反転させる第2インバー
タと、 前記第1制御信号と前記第2インバータの出力信号との否
定論理積を出力するNANDゲートと、 前記NANDゲートの出力信号を反転させる第3インバータ
と、 前記第3インバータの出力信号をバッファリングして前
記第3制御信号を発生する第1インバータチェーンと、 前記第2インバータの出力信号をバッファリングして前
記第4制御信号を発生する第2インバータチェーンと、 前記第2制御信号と前記第1インバータの出力信号との否
定論理和を出力するNORゲートと、 前記NORゲートの出力信号をバッファリングして前記第5
制御信号を発生する第3インバータチェーンと、 を具備することを特徴とする請求項1に記載のメモリ集
積回路の昇圧電源回路。 - 【請求項１０】 前記昇圧部は、 前記電源にドレーンとゲートが連結されたNMOSトランジ
スタと、 前記第3制御信号と前記NMOSトランジスタのソースとの
間に連結された第1キャパシタと、 前記第4制御信号と前記NMOSトランジスタのソースとの
間に連結された第2キャパシタと、 前記第5制御信号と前記NMOSトランジスタのソースの間
に連結された第3キャパシタと、 を具備し、前記NMOSトランジスタのソースから前記昇圧
電源が発生することを特徴とする請求項1に記載のメモ
リ集積回路の昇圧電源回路。 - 【請求項１１】 前記昇圧部の出力端に連結され前記昇
圧電源を伝送する伝送部をさらに具備することを特徴と
する請求項1に記載のメモリ集積回路の昇圧電源回路。 - 【請求項１２】 第1及び第2ヒューズと、 前記第1及び第2ヒューズに連結され、昇圧電源を供給す
る昇圧部と、 前記昇圧部に連結され、前記昇圧電源の電荷を消耗する
負荷と、 を具備し、前記第1ヒューズが切断された状態では供給
する昇圧電源の電荷量が大きく、前記第2ヒューズが切
断された状態では供給する昇圧電源の電荷量が小さいメ
モリ集積回路の昇圧制御方法において、 メモリ集積回路のパワーオン段階と、 前記供給する昇圧電源の電荷量と消耗される昇圧電源の
電荷量を比較する段階と、 前記供給する昇圧電源の電荷量が前記消耗される昇圧電
源の電荷量より小さい場合には第1ヒューズを切断し、
前記供給する昇圧電源の電荷量が前記消耗される昇圧電
源の電荷量より大きい場合には第2ヒューズを切断する
段階と、 を含むことを特徴とするメモリ集積回路の昇圧電源の電
荷量制御方法。 - 【請求項１３】 前記第1及び第2ヒューズは、レーザー
を利用して切断され得ることを特徴とする請求項１２に
記載のメモリ集積回路の昇圧電源の電荷量制御方法。 - 【請求項１４】 前記昇圧部から供給する昇圧電源の電
荷量は、前記昇圧部が具備する複数個のキャパシタのう
ち動作するキャパシタの数が所定数より多ければ増加
し、動作するキャパシタの数が所定数より少なければ減
少することを特徴とする請求項１２に記載のメモリ集積
回路の昇圧電源の電荷量制御方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR97-15003 | 1997-04-22 | ||
| KR1019970015003A KR100269296B1 (ko) | 1997-04-22 | 1997-04-22 | 메모리집적회로의승압전원회로및승압전원의전하량제어방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10302478A true JPH10302478A (ja) | 1998-11-13 |
Family
ID=19503583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10050632A Pending JPH10302478A (ja) | 1997-04-22 | 1998-03-03 | メモリ集積回路の昇圧電源回路及び昇圧電源の電荷量制御方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6060942A (ja) |
| JP (1) | JPH10302478A (ja) |
| KR (1) | KR100269296B1 (ja) |
| TW (1) | TW336322B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7242625B2 (en) | 1999-12-22 | 2007-07-10 | Oki Electric Industry Co., Ltd. | Memory macro with modular peripheral circuit elements |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000293923A (ja) * | 1999-04-08 | 2000-10-20 | Denso Corp | 情報処理装置用電源装置および情報処理装置 |
| US6288436B1 (en) * | 1999-07-27 | 2001-09-11 | International Business Machines Corporation | Mixed fuse technologies |
| JP4254039B2 (ja) * | 2000-09-29 | 2009-04-15 | 株式会社デンソー | 送信機 |
| DE10137373B4 (de) * | 2001-07-31 | 2004-01-29 | Infineon Technologies Ag | Verfahren zum Ansteuern von zu steuernden Schaltungseinheiten und entsprechende Steuersignalerzeugungsvorrichtung |
| US6667707B2 (en) * | 2002-05-02 | 2003-12-23 | Analog Devices, Inc. | Analog-to-digital converter with the ability to asynchronously sample signals without bias or reference voltage power consumption |
| US7417335B2 (en) | 2002-07-22 | 2008-08-26 | Seagate Technology Llc | Method and apparatus for integrated circuit power up |
| KR100633329B1 (ko) * | 2004-05-06 | 2006-10-12 | 주식회사 하이닉스반도체 | 반도체 소자의 승압전압 생성회로 |
| US20110199039A1 (en) * | 2010-02-17 | 2011-08-18 | Lansberry Geoffrey B | Fractional boost system |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US24215A (en) * | 1859-05-31 | Improved mode of securing corks in bottles | ||
| JPS60130157A (ja) * | 1983-12-17 | 1985-07-11 | Sharp Corp | モノリシツク半導体集積回路 |
| KR940008147B1 (ko) * | 1991-11-25 | 1994-09-03 | 삼성전자 주식회사 | 저전력 데이타 리텐션 기능을 가지는 반도체 메모리장치 |
| KR950004858B1 (ko) * | 1992-03-17 | 1995-05-15 | 삼성전자 주식회사 | 내부전원전압 발생회로 |
| KR960009954B1 (ko) * | 1994-01-31 | 1996-07-25 | 현대전자산업 주식회사 | 퓨즈를 이용한 고전압 발생회로 |
| JPH07260874A (ja) * | 1994-03-18 | 1995-10-13 | Fujitsu Ltd | 半導体装置及びその試験方法 |
-
1997
- 1997-04-22 KR KR1019970015003A patent/KR100269296B1/ko not_active IP Right Cessation
- 1997-09-09 TW TW086113023A patent/TW336322B/zh not_active IP Right Cessation
-
1998
- 1998-03-03 JP JP10050632A patent/JPH10302478A/ja active Pending
- 1998-04-22 US US09/064,698 patent/US6060942A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7242625B2 (en) | 1999-12-22 | 2007-07-10 | Oki Electric Industry Co., Ltd. | Memory macro with modular peripheral circuit elements |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100269296B1 (ko) | 2000-10-16 |
| KR19980077762A (ko) | 1998-11-16 |
| US6060942A (en) | 2000-05-09 |
| TW336322B (en) | 1998-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5287011A (en) | Power-on detecting circuit desirable for integrated circuit equipped with internal step-down circuit | |
| US6104221A (en) | Power-up detection circuit of a semiconductor device | |
| US5959854A (en) | Voltage step-up circuit and method for controlling the same | |
| JP3238826B2 (ja) | 出力回路 | |
| US5940333A (en) | Recursive voltage boosting technique | |
| JPH10302478A (ja) | メモリ集積回路の昇圧電源回路及び昇圧電源の電荷量制御方法 | |
| US6191617B1 (en) | Input buffer | |
| KR100416625B1 (ko) | 기준전압 변동을 감소시키는 차동 타입의 입출력 버퍼 | |
| KR100347355B1 (ko) | 승압회로및그구동방법 | |
| JP4172378B2 (ja) | パワーオンリセット回路 | |
| US5703500A (en) | Threshold voltage scalable buffer with reference level | |
| US6795369B2 (en) | Address buffer and semiconductor memory device using the same | |
| US20070182462A1 (en) | Output driver capable of controlling a short circuit current | |
| US6346823B1 (en) | Pulse generator for providing pulse signal with constant pulse width | |
| KR0167680B1 (ko) | 반도체 메모리 장치의 내부전원전압 발생회로 | |
| JP4813937B2 (ja) | 半導体装置 | |
| EP0808022B1 (en) | Latch circuit operating in synchronization with clock signals | |
| JP3892692B2 (ja) | 半導体集積回路 | |
| JP3769310B2 (ja) | 入力回路 | |
| JPH07287980A (ja) | 半導体記憶装置の電源電圧発生回路 | |
| US6647500B1 (en) | System and method to generate a float voltage potential at output when first and second power supplies fail to supply power at the same time | |
| KR0182949B1 (ko) | 파워-업 구동회로의 안정적인 파워-업 구동방법 | |
| KR100190759B1 (ko) | 워드라인 구동회로 | |
| KR100457330B1 (ko) | 데이터출력버퍼회로 | |
| JP3255847B2 (ja) | 低電力形の駆動回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050207 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050218 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050510 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060213 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060508 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061013 |