KR100269296B1 - 메모리집적회로의승압전원회로및승압전원의전하량제어방법 - Google Patents

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    • G05F1/62—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using bucking or boosting dc sources

Abstract

본 발명은 메모리 집적 회로의 승압 전원 회로 및 승압 전원의 전하량 제어 방법에 관한 것으로, 제1 전원부, 상기 제1 전원부에 연결된 제1 퓨즈, 제2 전원부, 상기 제2 전원부에 연결된 제2 퓨즈, 상기 제1 및 제2 퓨즈들에 연결되며 상기 제1 및 제2 퓨즈들을 통하여 전달되는 전원 전압들에 응답하여 제1 및 제2 제어 신호들을 발생하는 승압 제어부, 상기 제1 및 제2 제어 신호들과 승압 인에이블 신호를 입력하고 상기 제1 및 제2 제어 신호들과 승압 인에이블 신호에 응답하여 제3 내지 제5 제어 신호들을 발생하는 승압 인에이블부, 및 상기 제3 내지 제5 제어 신호들을 입력하고 승압 전원을 발생하며 상기 승압 전원은 상기 제3 내지 제5 제어 신호들에 응답하여 그 전압량이 변하는 승압부를 구비하므로써 메모리 집적 회로 장치의 제조 경비가 대폭 절감된다.

Description

메모리 집적 회로의 승압 전원 회로 및 승압 전원의 전하량 제어 방법{Pumping power curcuit for integrated circuit memory device and pumping power charge control method thereof}
본 발명은 메모리 집적 회로에 관한 것으로서, 특히 퓨즈를 이용한 승압 전원 회로 및 승압 전원의 전하량 제어 방법에 관한 것이다.
메모리 집적 회로의 메모리 용량이 증가되면서 메모리 셀들에 연결된 워드라인들이 충분히 활성화되는데 필요한 승압 전원을 제공하는 승압 회로가 필요하게 되었다.
도 1은 종래의 메모리 집적 회로의 승압 전원 회로의 회로도이다. 도 1을 참조하면, 종래의 승압 전원 회로는 버퍼부(11)와 승압부(13) 및 전송부(15)로 구성된다.
상기 승압부(15)는 NMOS트랜지스터(31)와 세 개의 캐패시터들(21,23,25)을 구비하고 있다. 상기 NMOS트랜지스터(31)는 전원 전압(Vcc)에 연결되어 있고, 또 항상 활성화 상태이므로 상기 세 개의 캐피시터들(21,23,25)의 출력단들에 전원 전압(Vcc)을 제공한다. 세 개의 캐패시터들(21,23,25) 중에서 두 개의 캐패시터들(23,25)은 서로 병렬 연결되어있고, 한 개의 캐패시터(21)는 입출력단이 서로 접속되어있으므로 캐패시터의 역할을 하지 못하고 있다. 따라서 두 개의 캐패시터들(23,25)만 동작한다.
도 1에 도시된 회로에서 승압 전원(Vpp)은 상기 버퍼부(11)에 인가되는 승압 인에이블 신호(AKE)가 논리 하이(high) 레벨로 액티브될 때 발생한다. 이 때 승압 전원(Vpp)의 전하량(Q1)은 다음 수학식 1과 같다.
Q1 = (C23+C25) × Vcc
그런데 상기 전송부(15)의 출력단을 통해서 소모되는 승압 전원(Vpp)의 전하량이 감소할 경우, 즉 상기 전송부(15)를 통해서 공급되는 승압 전원(Vpp)의 전하량이 상기 전송부(15)에 연결된 부하(도시안됨)에 의해 소모되는 전하량보다 많을 경우에는 집적 회로 칩의 신뢰성 테스트에 문제가 발생할 수가 있다. 따라서 이와같은 문제점을 방지하기 위해서는 상기 수학식 1에 정의된 전하량(Q1)보다 더 적은 전하량이 상기 전송부(15)의 출력단을 통해서 공급되어야한다. 이와같이 승압 전원의 전햐량을 감소시키기 위한 회로가 도 2a에 도시되어있다.
도 2a를 참조하면, 두 개의 캐패시터들(21,25)은 각각의 입출력단이 서로 연결되어 있다. 따라서 승압 인에이블 신호(AKE)가 논리 하이 레벨로 액티브될 경우 캐패시터(23)만 동작하게된다. 캐패시터(23)만 동작하므로 승압 전원(Vpp)의 전하량(Q2)은 다음 수학식 2와 같다.
Q2 = C23 × Vcc
수학식 2에 정의된 전하량(Q2)은 수학식 1에 정의된 전하량(Q1)보다 (C25×Vcc)만큼 감소된다.
그리고 상기 전송부(15)의 출력단을 통해서 소모되는 승압 전원(Vpp)의 전하량이 증가할 경우에는, 즉 상기 전송부(15)를 통해서 공급되는 승압 전원(Vpp)의 전하량이 상기 전송부(15)의 출력단에 연결되는 부하(도시안됨)에 의해 소모되는 승압 전원(Vpp)의 전햐량보다 적을 경우에는 상기 수학식 1에 정의된 전하량(Q1)보다 더 많은 전하량이 상기 전송부(15)의 출력단을 통해서 공급되어야한다. 이와같이 승압 전원(Vpp)의 전하량(Q1)을 증가시키기 위한 회로가 도 2b에 도시되어있다.
도 2b를 참조하면, 세 개의 캐패시터들(21,23,25)은 서로 병렬 연결되어있다. 따라서 승압 인에이블 신호(AKE)가 논리 하이 레벨로 액티브될 경우 캐패시터들(21,23,25)이 모두 동작하게된다. 그러므로 도 3에 도시된 회로의 승압 전원(Vpp)의 전하량(Q3)은 다음 수학식 3과 같다.
Q2 = (C21+C23+C25) × Vcc
수학식 3에 정의된 전하량(Q3)은 수학식 1에 정의된 전하량(Q1)보다 (C21×Vcc)만큼 증가한다.
도 2a와 도 2b를 통해서 설명한 바와 같이 캐패시터들(21,25)의 입출력단의 연결 상태를 변경시킴으로써 승압 전원(Vpp)의 전하량은 조정된다. 그런데 상기 캐패시터들(21,25)의 입출력단의 연결 상태를 변경시키기 위해서는 필요한 층, 예컨대 캐패시터들(21,25)에 연결된 메탈라인들의 연결구조를 수정하여야 한다. 메탈라인들의 연결 상태를 수정하기 위해서는 마스킹 공정 및 메탈 공정을 재진행하여야 한다. 마스킹 공정과 메탈 공정을 재진행하는데는 많은 경비가 소요될 뿐만 아니라 집적 회로 칩의 개발 일정도 많이 지연됨으로 제품의 경쟁력이 매우 저하된다.
따라서 본 발명이 이루고자하는 기술적 과제는 마스킹 공정과 메탈 공정의 재진행 없이 웨이퍼 상태에서 승압 전원의 전하량을 조정할 수 있는 메모리 집적 회로의 승압 전원 회로를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 웨이퍼 상태에서 승압 전원의 전하량을 조정할 수 있는 메모리 집적 회로의 승압 전원의 전하량 제어 방법을 제공하는데 있다.
도 1은 종래의 메모리 집적 회로용 승압 전원 회로의 회로도.
도 2a 내지 도 2b는 상기 도 1에 도시된 승압 전원 회로를 이용하여 승압 전원의 전하량을 증가 또는 감소시키는 방법을 설명하기 위하여 도시한 회로도들.
도 3은 본 발명에 따른 메모리 집적 회로의 승압 전원 회로의 블록도.
도 4는 상기 도 3에 도시된 제1 전원부의 상세 회로와 제1 퓨즈를 도시한 도면.
도 5는 상기 도 3에 도시된 제2 전원부의 상세 회로와 제2 퓨즈를 도시한 도면.
도 6은 상기 도 3에 도시된 승압 제어부의 상세 회로도.
도 7은 상기 도 3에 도시된 승압 인에이블부의 상세 회로도.
도 8은 상기 도 3에 도시된 승압부의 상세 회로도.
도 9는 상기 도 3에 도시된 전송부의 상세 회로도.
도 10은 본 발명에 따른 승압 전원의 전하량 제어 방법을 설명하기 위한 흐름도.
상기 기술적 과제를 이루기 위하여 본 발명은,
제1 및 제2 전원부들, 제1 및 제2 퓨즈들, 승압 제어부, 승압 인에이블부 및 승압부를 제공한다.
제1 및 제2 전원부들은 전원 전압을 공급한다.
제1 및 제2 퓨즈들은 상기 제1 및 제2 전원부들에 각각 연결된다.
승압 제어부는 상기 제1 및 제2 퓨즈들에 연결되며 상기 제1 및 제2 퓨즈들을 통하여 전달되는 전원 전압들에 응답하여 제1 및 제2 제어 신호들을 발생한다.
승압 인에이블부는 상기 제1 및 제2 제어 신호들과 승압 인에이블 신호를 입력하고 상기 제1 및 제2 제어 신호들과 승압 인에이블 신호에 응답하여 제3 내지 제5 제어 신호들을 발생한다.
승압부는 상기 제3 내지 제5 제어 신호들을 입력하고 승압 전원을 발생하며 상기 승압 전원은 상기 제3 내지 제5 제어 신호들에 응답하여 그 전압량이 변한다.
상기 본 발명에 의하여 집적 회로 칩의 제조 경비가 대폭 절감되고, 집적 회로 칩의 개발 일정도 지연되지않아서 경쟁력이 크게 높아진다.
이하. 실시예를 통하여 본 발명을 상세히 설명하기로 한다.
도 3은 상기 본 발명에 따른 승압 전원 회로의 블록도이다.
도 3을 참조하면, 본 발명에 따른 승압 전원 회로는 제1 내지 제2 전원부들(121,125)과, 제1 내지 제2 퓨즈들(F1,F2)과, 승압 제어부(123)와, 승압 인에이블부(111)와, 승압부(113), 및 전송부(115)를 구비한다.
상기 제1 내지 제2 전원부들(121,125)은 각각 전원 전압(Vcc)을 상기 제1 내지 제2 퓨즈들(F1,F2)에 공급한다.
상기 제1 내지 제2 퓨즈들(F1,F2)은 외부 에너지에 의해서 절단될 수 있는 퓨즈들이다. 예컨대 제1 내지 제2 퓨즈들(F1,F2)은 레이저에 의해서 절단될 수 있는 레이저 퓨즈들이 사용된다.
상기 승압 제어부(123)는 승압 제어 신호(PVCCH)와 제1 내지 제2 퓨즈들(F1,F2)의 출력 신호들에 응답하여 제1 제어 신호(P1)와 제2 제어 신호(P2)를 발생한다. 상기 승압 제어 신호(PVCCH)는 메모리 집적 회로의 파워가 온(on)이 되고 나서 안정된 상태, 즉 전원 전압(Vcc)에 도달하기전까지는 접지 전압(GND), 즉 논리 로우(low) 레벨을 유지하고, 파워가 전원 전압(Vcc)에 도달한 후에는 논리 하이 레벨을 유지하는 신호이다.
상기 승압 인에이블부(111)는 승압 인에이블 신호(AKE)와 제1 제어 신호(P1) 및 제2 제어 신호(P2)에 응답하여 제3 내지 제5 제어 신호들(P3,P4,P5)을 발생한다.
상기 승압부(113)는 제3 내지 제5 제어 신호들(P3,P4,P5)에 응답하여 승압 전원(Vpp)을 발생한다.
상기 전송부(115)는 상기 승압 전원(Vpp)을 전송한다.
도 3에 도시된 회로에서 제1 내지 제2 퓨즈들(F1,F2)이 절단되지않은 상태에서는 제1 제어 신호(P1)와 제2 제어 신호(P2)는 액티브된다. 제1 제어 신호(P1)와 제2 제어 신호(P2)가 액티브 상태이면 제3 제어 신호(P3)는 인액티브되고, 제4 제어 신호(P4)와 제5 제어 신호(P5)는 승압 인에이블 신호(AKE)에 의해 제어된다. 즉, 승압 인에이블 신호(AKE)가 액티브되면 제4 제어 신호(P4)와 제5 제어 신호(P5)는 액티브된다. 제3 제어 신호(P3)가 인액티브 상태이고, 제4 제어 신호(P4)와 제5 제어 신호(P5)가 액티브 상태이면 승압부(113)는 승압 전원(Vpp)을 출력한다.
만일 전송부(115)의 출력단에서 소모하는 승압 전원(Vpp)의 전하량이 승압부(113)에서 공급하는 승압 전원(Vpp)의 전하량보다 적으면, 승압부(113)에서 공급하는 승압 전원(Vpp)의 전하량을 감소시켜서 상기 전송부(115)의 출력단에서 소모하는 승압 전원(Vpp)의 전하량과 동일하도록 만들어주어야한다. 그렇지않고, 승압부(113)가 전송부(115)의 출력단에서 소모하는 승압 전원(Vpp)의 전하량보다 많은 승압 전원(Vpp)의 전하량을 계속해서 공급하게 되면, 메모리 집적 회로 칩의 신뢰성 테스트에서 문제가 발생한다. 승압부(113)에서 공급하는 승압 전원(Vpp)의 전하량을 감소시키기 위해서는 제5 제어 신호(P5)를 인액티브시켜야 한다. 제5 제어 신호(P5)를 인액티브시키기 위해서는 제2 퓨즈(F2)를 절단하면 된다. 제2 퓨즈(F2)가 절단되면 제2 제어 신호(P2)가 액티브되고, 그로 인하여 제5 제어 신호(P5)는 인액티브된다.
만일 전송부(115)의 출력단에서 소모하는 승압 전원(Vpp)의 전하량이 승압부(113)에서 공급하는 승압 전원(Vpp)의 전하량보다 많으면, 승압부(113)에서 공급하는 승압 전원(Vpp)의 전하량을 증가시켜서 전송부(115)의 출려단에서 소모하는 전하량과 동일하도록 만들어주어야한다. 그렇지않고, 승압부(113)가 전송부(115)의 출력단에서 소모하는 승압 전원(Vpp)의 전하량보다 적은 승압 전원(Vpp)의 전하량을 계속해서 공급하게 되면, 메모리 집적 회로 칩의 오동작이 발생한다. 승압 전원(Vpp)의 전하량을 증가시키기 위해서는 제3 제어 신호(P3)를 액티브시켜야 한다. 제3 제어 신호(P3)를 액티브시키기 위해서는 제2 퓨즈(F2)는 절단되지않은 상태로 두고 제1 퓨즈(F1)를 절단하면 된다. 제1 퓨즈(F1)가 절단되면 제1 제어 신호(P1)는 액티브되고, 그로 인하여 제3 제어 신호(P3)는 승압 인에이블 신호(AKE)에 의해 결정된다. 즉, 승압 인에이블 신호(AKE)가 액티브되면 제3 제어 신호(P3)는 액티브되고, 승압 인에이블 신호(AKE)가 인액티브되면 제3 제어 신호(P3)는 인액티브된다.
도 4 내지 도 9를 통하여 도3에 도시된 회로의 구성을 구체적으로 설명하기로 한다.
도 4는 상기 도 3에 도시된 제1 전원부(121)의 상세 회로와 제1 퓨즈(F1)를 도시한 도면이다.
상기 제1 전원부(121)는 전원 전압(Vcc)에 소오스가 연결되고, 접지단(GND)에 게이트가 연결되며, 제1 퓨즈(F1)에 드레인이 연결된 PMOS트랜지스터(401)로 구성된다. 상기 PMOS트랜지스터(401)는 게이트가 접지단(GND)에 연결되어있으므로 항상 활성화되어있다.
상기 제1 퓨즈(F1)는 레이저에 의해 절단되는 레이저 퓨즈로 구성된다.
도 5는 상기 도 3에 도시된 제2 전원부(125)의 상세 회로와 제2 퓨즈(F2)를 도시한 도면이다.
상기 제2 전원부(125)는 전원 전압(Vcc)에 소오스가 연결되고, 접지단(GND)에 게이트가 연결되며, 제2 퓨즈(F2)에 드레인이 연결된 PMOS트랜지스터(501)로 구성된다. 상기 PMOS트랜지스터(501)는 게이트가 접지단(GND)에 연결되어있으므로 항상 활성화되어있다.
상기 제2 퓨즈(F2)는 레이저에 의해 절단되는 레이저 퓨즈로 구성된다.
도 6은 상기 도 3에 도시된 승압 제어부(123)의 상세 회로도이다. 상기 승압 제어부(123)는 제1 내지 제2 래취부들(601,611)과 두 개의 NMOS트랜지스터들(623,625), 및 한 개의 인버터(621)를 구비한다.
상기 인버터(621)는 승압 제어 신호(PVCCH)를 반전하여 출력한다.
상기 NMOS트랜지스터(623)의 드레인은 제1 퓨즈(F1), 즉 노드(N1)에 연결되고, 그 게이트는 인버터(621)의 출력단에 연결되며, 그 소오스는 접지된다. 상기 NMOS트랜지스터(623)는 인버터(621)의 출력 신호가 논리 하이 레벨이면 활성화되어 노드(N1)의 전압 레벨을 접지 전압 레벨(GND로) 하강시키고, 인버터(621)의 출력 신호가 논리 로우 레벨이면 비활성화된다.
상기 NMOS트랜지스터(625)의 드레인은 제2 퓨즈(F2)에 연결되고, 그 게이트는 인버터(621)의 출력단에 연결되며, 그 소오스는 접지된다. 상기 NMOS트랜지스터(625)는 인버터(621)의 출력 신호가 논리 하이 레벨이면 활성화되어 노드(N2)의 전압 레벨을 접지 전압 레벨(GND)로 하강시키고, 인버터(621)의 출력 신호가 논리 로우 레벨이면 비활성화된다.
상기 제1 래취부(601)는 인버터(603)와 NMOS트랜지스터(605)를 구비하고, 노드(N1)의 전압 레벨을 반전시켜서 래취시킨다. 즉, 노드(N1)의 전압 레벨이 논리 로우 레벨이면 논리 하이 레벨의 전압을 계속해서 출력하고, 노드(N1)의 전압 레벨이 논리 하이 레벨이면 논리 로우 레벨의 전압을 계속해서 출력한다. 제1 래취부(601)로부터 제1 제어 신호(P1)가 발생한다. 인버터(603)는 노드(N1)의 전압 레벨을 반전시킨다. NMOS트랜지스터(623)의 드레인은 노드(N1)에 연결되고, 그 게이트는 인버터(603)의 출력단에 연결되며, 소오스는 접지단(GND)에 연결된다. NMOS트랜지스터(605)는 인버터(603)의 출력 신호가 논리 하이 레벨이면 활성화되어 노드(N1)를 접지 전압 레벨(GND)로 계속 유지시키고, 인버터(603)의 출력 신호가 논리 로우 레벨이면 비활성화되어 노드(N1)의 전압을 현재 상태대로 유지시킨다.
상기 제2 래취부(611)는 인버터(613)와 NMOS트랜지스터(615)를 구비하고, 노드(N2)의 전압 레벨을 반전시켜서 래취시킨다. 즉, 노드(N2)의 전압 레벨이 논리 로우 레벨이면 논리 하이 레벨의 전압을 계속해서 출력하고, 노드(N2)의 전압 레벨이 논리 하이 레벨이면 논리 로우 레벨의 전압을 계속해서 출력한다. 제2 래취부(611)로부터 제2 제어 신호(P2)가 발생한다. 인버터(613)는 노드(N2)의 전압 레벨을 반전시킨다. NMOS트랜지스터(625)의 드레인은 노드(N2)에 연결되고, 그 게이트는 인버터(613)의 출력단에 연결되며, 소오스는 접지단(GND)에 연결된다. NMOS트랜지스터(615)는 인버터(613)의 출력 신호가 논리 하이 레벨이면 활성화되어 노드(N2)를 접지 전압 레벨(GND)로 계속 유지시키고, 인버터(613)의 출력 신호가 논리 로우 레벨이면 비활성화되어 노드(N2)의 전압을 현재 상태대로 유지시킨다.
도 7은 상기 도 3에 도시된 승압 인에이블부(111)의 상세 회로도이다. 승압 인에이블부(111)는 제1 내지 제13 인버터들(711∼723)과 한 개의 NAND 게이트(701) 및 한 개의 NOR 게이트(703)를 구비한다.
상기 제1 인버터(711)는 승압 인에이블 신호(AKE)를 반전시킨다.
상기 제2 인버터(712)는 제1 인버터(711)의 출력을 반전시킨다.
상기 NAND 게이트(701)는 상기 제1 제어 신호(P1)와 제2 인버터(712)의 출력 신호를 부정논리곱한다. 즉, 제1 제어 신호(P1)와 제2 인버터(712)의 출력 신호 중 어느 하나라도 논리 로우이면 NAND 게이트(701)의 출력 신호는 논리 하이가 되고, 제1 제어 신호(P1)와 제2 인버터(712)의 출력 신호가 모두 논리 하이이면 NAND 게이트(701)의 출력 신호는 논리 로우가 된다.
상기 제3 인버터(713)는 NAND 게이트(701)의 출력을 반전시킨다.
상기 NOR 게이트(703)는 제2 제어 신호(P2)와 제1 인버터(711)의 출력 신호를 부정논리합한다. 즉, 제2 제어 신호(P2)와 제1 인버터(711)의 출력 신호 중 어느 하나라도 논리 하이이면 NOR 게이트(703)의 출력 신호는 논리 로우가 되고, 제2 제어 신호(P2)와 제1 인버터(711)의 출력 신호가 모두 논리 로우이면 NOR 게이트(703)의 출력 신호는 논리 하이가 된다.
상기 제4 내지 제5 인버터들(714,715)은 제3 인버터(713)의 출력 신호를 버퍼링하고 제3 제어 신호(P3)를 발생한다.
상기 제6 내지 제9 인버터들(716∼719)은 제2 인버터(712)의 출력 신호를 버퍼링하고 제4 제어 신호(P4)를 발생한다.
상기 제10 내지 제13 인버터들(720∼723)은 NOR 게이트(703)의 출력 신호를 버퍼링하고 제5 제어 신호(P5)를 발생한다.
도 8은 상기 도 3에 도시된 승압부(113)의 상세 회로도이다. 승압부(113)는 한 개의 NMOS트랜지스터(801)와 세 개의 캐패시터들(811,813,815)을 구비한다.
상기 NMOS트랜지스터(801)의 드레인과 게이트는 전원 전압(Vcc)에 연결되고, 그 소오스는 세 개의 캐패시터들(811,813,815)의 출력단들에 공통으로 연결되어있다. 따라서 NMOS트랜지스터(801)는 항상 활성화되어있으므로 세 개의 캐패시터들(811,813,815)의 출력단들에 항상 전원 전압(Vcc)을 제공한다.
상기 캐패시터(811)는 제3 제어 신호(P3)에 응답한다. 즉, 제3 제어 신호(P3)가 논리 하이로 액티브되면 캐패시터(811)는 충전되고, 제3 제어 신호(P3)가 논리 로우로 인액티브되면 캐패시터(811)는 방전된다.
상기 캐패시터(813)는 제4 제어 신호(P4)에 응답한다. 즉, 제4 제어 신호(P4)가 논리 하이로 액티브되면 캐패시터(813)는 충전되고, 제4 제어 신호(P4)가 논리 로우로 인액티브되면 캐패시터(813)는 방전된다.
상기 캐패시터(815)는 제5 제어 신호(P5)에 응답한다. 즉, 제5 제어 신호(P5)가 논리 하이로 액티브되면 캐패시터(815)는 충전되고, 제5 제어 신호(P5)가 논리 로우로 인액티브되면 캐패시터(815)는 방전된다.
상기 승압부(113)로부터 출력되는 승압 전원(Vpp)의 크기는 제3 내지 제5 제어 신호들(P3,P4,P5)의 논리 레벨에 따라 달라진다. 즉, 제3 내지 제5 제어 신호들(P3,P4,P5) 중 적어도 하나가 논리 하이이면 세 개의 캐피시터들(811,813,815) 중 어느 하나가 충전되고, 그로 인하여 승압 전원(Vpp)의 크기는 다음 수학식 4와 같다.
Vpp = 2Vcc-Vtn
여기서, Vtn은 NMOS트랜지스터(801)의 문턱 전압이다.
그리고, 제3 내지 제5 제어 신호들(P3,P4,P5)의 논리 레벨에 따라 승압 전원(Vpp)의 전하량이 달라진다.
만일 제4 제어 신호(P4)와 제5 제어 신호(P5)가 논리 하이로 액티브되면, 승압 전원(Vpp)은 다음 수학식 5와 같이 소정의 전하량(Q4)을 갖는다.
Q4 = (C813+C815) × Vcc
만일 제4 제어 신호(P4)만 논리 하이로 액티브되면, 승압 전원(Vpp)의 전하량(Q5)은 다음 수학식 6과 같이 전하량(Q4)에 비해 감소한다.
Q4 = C813 × Vcc
만일 제3 내지 제5 제어 신호들(P3,P4,P5)이 모두 논리 하이로 액티브되면, 승압 전원(Vpp)의 전하량(Q6)은 다음 수학식 6과 같이 전하량(Q4)에 비해 증가한다.
Q6 = (C811+C813+C815) × Vcc
도 9는 상기 도 3에 도시된 전송부(115)의 상세 회로도이다. 전송부(115)는 게이트와 드레인이 상기 승압부(115)의 출력단에 연결되고, 소오스로는 승압 전원이 출력되는 NMOS트랜지스터(951)로 구성된다. NMOS트랜지스터(951)는 항상 활성화되어있다. 따라서 전송부(115)는 상기 승압부(113)에서 승압 전원(Vpp)이 발생하면, 승압 전원(Vpp)을 그대로 출력한다.
도 4 내지 도 9를 참조하여 도 3에 도시된 승압 전원 회로의 동작을 설명하기로 한다.
먼저, 제1 퓨즈(F1)와 제2 퓨즈(F2)가 절단되지않은 상태의 승압 전원 회로의 동작을 설명하기로 한다. 제1 퓨즈(F1)와 제2 퓨즈(F2)가 절단되지않으면 제1 전원부(121)와 제2 전원부(125)로부터 전원 전압(Vcc)이 각각 제1 래취부(601)와 제2 래취부(611)의 입력단들에 인가된다. 제1 래취부(601)의 입력단이 논리 하이 레벨이므로 제1 래취부(601)의 출력단, 즉 제1 제어 신호(P1)는 논리 로우가 된다. 그러면 NAND 게이트(701)가 인에이블되어 NAND 게이트(701)의 출력은 논리 하이 레벨로 계속 유지된다. 논리 하이 레벨의 NAND 게이트(701)의 출력은 제3 내지 제5 인버터들(713,714,715)을 통과하면서 반전된다. 따라서 제3 제어 신호(P3)는 논리 로우가 된다. 제3 제어 신호(P3)가 논리 로우이면 캐피시터(811)에는 전하가 축적되지않으므로 캐피시터(811)의 출력 전압은 제로 볼트가 된다.
제2 전원부(125)로부터 전원 전압(Vcc)이 제2 래취부(611)의 입력단에 인가되면 제2 래취부(611)의 출력은 논리 로우 레벨로 계속 유지된다. 제2 래취부(125)의 출력이 논리 로우이면 NOR 게이트(703)의 출력은 제1 인버터(711)의 출력의 논리 레벨에 따라 결정된다. 승압 제어 신호(AKE)가 논리 하이 레벨로 액티브되면, 제1 인버터(711)의 출력은 논리 로우 레벨이 된다. 그러면 NOR 게이트(703)의 출력은 논리 하이 레벨이 된다. 논리 하이 레벨의 NOR 게이트(703)의 출력은 제10 내지 제13 인버터들(720∼723)을 통과하면서 위상이 그대로 유지된다. 따라서 제5 제어 신호(P5)는 논리 하이로 액티브되므로 캐피시터(815)에는 전압이 축적되어 캐패시터(815)의 출력단은 전원 전압(Vcc) 레벨이 된다.
또, 승압 제어 신호(AKE)가 액티브되면 상기 승압 제어 신호(AKE)는 인버터들(711,712,716,717,718,719)을 통과하면서 그 위상이 그대로 유지된다. 따라서 제4 제어 신호(P4)는 논리 하이로 액티브되므로 캐피시터(813)에는 전하가 축적된다. 캐피시터(813)에 전하가 축적되면 캐피시터(813)의 출력단은 전원 전압 레벨이 된다.
그런데 노드(N3)에는 NMOS트랜지스터(801)에 의한 (Vcc-Vtn) 전압이 인가된 상태이다. 따라서 승압 전원(Vpp)은 상기 수학식 4와 같이 된다.
그리고 이 때의 승압 전원(Vpp)의 전하량은 상기 수학식 5와 같다.
다음에, 제2 퓨즈(F2)만 절단되고 제1 퓨즈(F1)는 절단되지않은 상태에서 승압 전원 회로의 동작을 설명하기로 한다. 제1 퓨즈(F1)가 절단되지않으면, 상기 제1 퓨즈(F1)와 제2 퓨즈(F2)가 절단되지않은 경우를 통해서 설명한 바와 같이, 제3 제어 신호(P3)는 인액티브되어 캐피시터(811)에는 전하가 축적되지않으므로 캐피시터(811)의 출력단 전압은 제로볼트가 된다. 제2 퓨즈(F2)가 절단되었을 경우, 제2 래취부(611)의 입력단은 플로팅(floating)된 상태이므로 제2 래취부(611)의 출력은 정확히 알 수가 없다. 그런데 파워가 온되면 승압 제어 신호(PVCCH)는 초기에는 제로 전압이므로 NMOS트랜지스터(625)가 활성화된다. NMOS트랜지스터(625)가 활성화되면 노드(N2)는 접지 전압 레벨(GND)이 되므로 제2 래취부(611)의 출력은 논리 하이 레벨이 된다. 제2 래취부(611)의 출력이 논리 하이가 된 다음에 승압 제어 신호(PVCCH)는 논리 하이가 되므로 NMOS트랜지스터(625)는 비활성화된다. 비록 NMOS트랜지스터(625)가 비활성될지라도 제2 래취부(611)의 출력은 논리 하이 레벨로 계속 유지된다. 제2 래취부(611)의 출력이 논리 하이 레벨이 되면 NOR 게이트(703)는 제1 인버터(711)의 출력에 관계없이 논리 로우 레벨의 출력 신호를 발생한다. NOR 게이트(703)의 출력이 논리 로우 레벨이 되면 제5 제어 신호(P5)는 인액티브된다. 따라서 캐패시터(815)에는 전하가 축적되지않으므로 승압 전원의 전하량은 상기 수학식 6과 같이 감소한다.
다음에, 제1 퓨즈(F1)와 제2 퓨즈(F2)가 모두 절단되었을 때 승압 전원 회로의 동작을 설명하기로 한다. 제2 퓨즈(F2)가 절단되면 상기 제2 퓨즈(F2)가 절단된 경우를 통해서 설명한 바와 같이, 제5 제어 신호(P5)는 인액티브되어 캐피시터(815)에는 전하가 축적되지않으므로 캐피시터(815)의 출력단 전압은 제로볼트가 된다. 제1 퓨즈(F1)가 절단되었을 경우, 제1 래취부(601)의 입력단은 플로팅된 상태이므로 제1 래취부(601)의 출력은 정확히 알 수가 없다. 그런데 파워가 온되면 승압 제어 신호(PVCCH)는 초기에는 제로 전압이므로 NMOS트랜지스터(623)가 활성화된다. NMOS트랜지스터(623)가 활성화되면 노드(N1)는 접지 전압 레벨(GND)이 되므로 제1 래취부(601)의 출력은 논리 하이 레벨로 계속 유지된다. 제1 래취부(601)의 출력이 논리 하이가 된 다음에 승압 제어 신호(PVCCH)는 논리 하이가 되므로 NMOS트랜지스터(623)는 비활성화된다. 비록 NMOS트랜지스터(623)가 비활성될지라도 제1 래취부(601)의 출력은 논리 하이 레벨로 계속 유지된다. 제1 래취부(601)의 출력이 논리 하이 레벨이 되면 NAND 게이트(701)는 제2 인버터(712)의 출력에 따라 그 출력이 결정된다. 승압 제어 신호(AKE)가 논리 하이 레벨로 액티브되면 제2 인버터(712)의 출력은 논리 하이 레벨이 된다. 그러면 NAND 게이트(701)의 출력은 논리 로우 레벨이 된다. NAND 게이트(701)의 출력이 논리 로우 레벨이 되면 제3 제어 신호(P3)는 논리 하이 레벨로 액티브된다. 따라서 캐패시터(811)에는 전하가 축적되므로 승압 전원(Vpp)의 전하량은 상기 수학식 7과 같이 증가한다.
도 10은 본 발명에 따른 승압 전원의 전하량 제어 방법을 설명하기 위한 흐름도이다. 도 3을 참조하여 도 10을 설명하기로 한다. 웨이퍼 상태에서 상기 승압부로부터 공급되는 승압 전원의 전하량을 확인하기위해서는, 먼저 메모리 집적 회로의 파워가 온된다. 다음에 상기 승압부로부터 공급되는 승압 전원의 전하량과 상기 전송부의 출력단에 연결된 부하(도시안됨)에서 소모하는 승압 전원의 전하량이 비교된다. 이 때, 만일 상기 승압부로부터 공급되는 승압 전원의 전하량이 상기 부하에서 소모하는 승압 전원의 전하량보다 적으면 제1 퓨즈(F1)를 절단하여 공급되는 승압 전원의 전하량을 증가시키고, 공급되는 승압 전원의 전하량이 소모되는 승압 전원의 전하량보다 많으면 제2 퓨즈(F2)를 절단하여 공급되는 승압 전원의 전하량을 감소시킨다. 만일, 공급되는 승압 전원의 전하량과 소모되는 승압 전원의 전하량이 같으면 제2 내지 제2 퓨즈들(F1,F2)은 절단하지않고 그대로 사용한다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이, 본 발명의 승압 전원 회로는 퓨즈들(F1,F2)을 구비하고 레이저를 이용하여 퓨즈들(F1,F2)을 절단함으로써 공급되는 승압 전원의 전하량을 쉽게 조절할 수가 있다. 따라서 마스킹 공정과 메탈 공정의 재작업이 불필요하게 되어 집적 회로 칩의 제조 경비가 대폭 절감되고, 집적 회로 칩의 개발 일정도 지연되지않아서 경쟁력이 크게 높아진다.

Claims (12)

  1. 제1 전원부;
    상기 제1 전원부에 연결된 제1 퓨즈;
    제2 전원부;
    상기 제2 전원부에 연결된 제2 퓨즈;
    상기 제1 및 제2 퓨즈들에 연결되며 상기 제1 및 제2 퓨즈들을 통하여 전달되는 전원 전압들에 응답하여 제1 및 제2 제어 신호들을 발생하는 승압 제어부;
    상기 제1 및 제2 제어 신호들과 승압 인에이블 신호를 입력하고 상기 제1 및 제2 제어 신호들과 승압 인에이블 신호에 응답하여 제3 내지 제5 제어 신호들을 발생하는 승압 인에이블부; 및
    상기 제3 내지 제5 제어 신호들을 입력하고 승압 전원을 발생하며 상기 승압 전원은 상기 제3 내지 제5 제어 신호들에 응답하여 그 전압량이 변하는 승압부를 구비하는 것을 특징으로하는 메모리 집적 회로의 승압 전원 회로.
  2. 제1항에 있어서, 상기 제1 전원부는
    상기 전원에 소오스가 연결되고 접지 전압에 게이트가 연결되며 상기 제1 퓨즈에 드레인이 연결된 PMOS트랜지스터인 것을 특징으로하는 메모리 집적 회로의 승압 전원 회로.
  3. 제1항에 있어서, 상기 제2 전원부는
    상기 전원에 소오스가 연결되고 접지 전압에 게이트가 연결되며 상기 제2 퓨즈에 드레인이 연결된 PMOS트랜지스터인 것을 특징으로하는 메모리 집적 회로의 승압 전원 회로.
  4. 제1항에 있어서, 상기 제1 퓨즈는 레이저에 의해 절단되는 레이져 퓨즈인 것을 특징으로하는 메모리 집적 회로의 승압 전원 회로.
  5. 제1항에 있어서, 상기 제2 퓨즈는
    레이저에 의해 절단되는 레이져 퓨즈인 것을 특징으로하는 메모리 집적 회로의 승압 전원 회로.
  6. 제1항에 있어서, 상기 승압 제어부는
    상기 승압 제어 신호를 반전시키는 인버터;
    상기 인버터에 게이트가 연결되고 상기 제1 퓨즈에 드레인이 연결되며 소오스는 접지된 NMOS트랜지스터;
    상기 NMOS트랜지스터의 드레인에 연결되고 상기 NMOS트랜지스터의 드레인에서 발생되는 신호를 반전시켜서 래취시키며 래취된 신호를 제1 제어 신호로서 출력하는 제1 래취부;
    상기 인버터에 게이트가 연결되고 상기 제2 퓨즈에 드레인이 연결되며 소오스는 접지된 다른 NMOS트랜지스터; 및
    상기 다른 NMOS트랜지스터의 드레인에 연결되고 상기 다른 NMOS트랜지스터의 드레인에서 발생되는 신호를 반전시켜서 래취시키며 래취된 신호를 제2 제어 신호로서 출력하는 제2 래취부를 구비하는 것을 특징으로하는 메모리 집적 회로의 승압 전원 회로.
  7. 제6항에 있어서, 상기 제1 래취부는
    상기 NMOS트랜지스터의 드레인에서 출력되는 신호를 반전시키는 다른 인버터; 및
    상기 다른 인버터의 입력단에 드레인이 연결되고 상기 다른 인버터의 출력단에 게이트가 연결되며 소오스는 접지된 또 다른 NMOS트랜지스터를 구비하는 것을 특징으로하는 메모리 집적 회로의 승압 전원 회로.
  8. 제6항에 있어서, 상기 제2 래취부는
    상기 다른 NMOS트랜지스터의 드레인에서 출력되는 신호를 반전시키는 다른 인버터; 및
    상기 다른 인버터의 입력단에 드레인이 연결되고 상기 다른 인버터의 출력단에 게이트가 연결되며 소오스는 접지된 또 다른 NMOS트랜지스터를 구비하는 것을 특징으로하는 메모리 집적 회로의 승압 전원 회로.
  9. 제1항에 있어서, 상기 승압 인에이블부는
    상기 승압 인에이블 신호를 반전시키는 제1 인버터;
    상기 제1 인버터의 출력 신호를 반전시키는 제2 인버터;
    상기 제1 제어 신호와 상기 제2 인버터의 출력 신호를 부정논리곱하는 NAND 게이트;
    상기 NAND 게이트의 출력 신호를 반전시키는 제3 인버터;
    상기 제3 인버터의 출력 신호를 버퍼링하고 상기 제3 제어 신호를 발생하는 제4 내지 제5 인버터들;
    상기 제2 인버터의 출력 신호를 버퍼링하고 상기 제4 제어 신호를 발생하는 제6 내지 제9 인버터들;
    상기 제2 제어 신호와 상기 제1 인버터의 출력 신호를 부정논리합하는 NOR 게이트; 및
    상기 NOR 게이트의 출력 신호를 버퍼링하고 상기 제5 제어 신호를 발생하는 제10 내지 제13 인버터들을 구비하는 것을 특징으로하는 메모리 집적 회로의 승압 전원 회로.
  10. 제1항에 있어서, 상기 승압부는
    상기 전원에 드레인과 게이트가 연결된 NMOS트랜지스터;
    상기 제3 제어 신호와 상기 NMOS트랜지스터의 소오스 사이에 연결된 캐패시터;
    상기 제4 제어 신호와 상기 NMOS트랜지스터의 소오스 사이에 연결된 다른 캐패시터; 및
    상기 제5 제어 신호와 상기 NMOS트랜지스터의 소오스 사이에 연결된 또 다른 캐패시터를 구비하고,
    상기 NMOS트랜지스터의 소오스로부터 승압 전원이 발생하는 것을 특징으로하는 메모리 집적 회로의 승압 전원 회로.
  11. 제1항에 있어서, 상기 승압부의 출력단에 상기 승압 전원을 전송하는 전송부를 더 구비하는 것을 특징으로하는 메모리 집적 회로의 승압 전원 회로.
  12. 제1 및 제2 퓨즈들과 상기 제1 및 제2 퓨즈들에 연결되어 승압 전원을 공급하는 승압부 및 상기 승압부에 연결되어 상기 승압 전원을 소모하는 부하를 구비하고 상기 제1 퓨즈가 절단되면 공급되는 승압 전원의 전하량이 증가하고 상기 제2 퓨즈가 절단되면 공급되는 승압 전원의 전하량이 감소하는 메모리 집적 회로의 승압 제어 방법에 있어서,
    메모리 집적 회로의 파워 온 단계;
    상기 공급되는 승압 전원의 전하량과 소모되는 승압 전원의 전하량을 비교하는 단계; 및
    만일 상기 공급되는 승압 전원의 전하량과 상기 소모되는 승압 전원의 전하량이 같으면 제1 내지 제2 퓨즈를 절단하지 않고, 만일 상기 공급되는 승압 전원의 전하량이 상기 소모되는 승압 전원의 전하량보다 적으면 제1 퓨즈를 절단하고, 만일 상기 공급되는 승압 전원의 전하량이 상기 소모되는 승압 전원의 전하량보다 많으면 제2 퓨즈를 절단하는 단계를 포함하는 것을 특징으로하는 메모리 집적 회로의 승압 전원의 전하량 제어 방법.
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