KR100550143B1 - 시모스 드라이버회로를 구비한 반도체장치 - Google Patents

Abstract

인버터 INV2 및 INV3을 사용하여 입력신호 IN에 따라서 노드 N0 및 N1의 전압을 제어한다. 또한, 인버터 INV2에 포함되는 트랜지스터 PTT2를 사용하여 트랜지스터 NT1의 전압레벨을 조정한다. 트랜지스터 NT1의 게이트에 공급하는 게이트전압을 전원전압 VDD보다도 낮고 온전압보다도 높은 값으로 설정함으로써, 트랜지스터 NT1의 게이트 누설전류를 대폭 감소할 수 있다.

반도체장치, CMOS 드라이버회로, 누설전류, 전압조정회로, 제어회로

Description

시모스 드라이버회로를 구비한 반도체장치{SEMICONDUCTOR DEVICE HAVING CMOS DRIVER CIRCUIT}

도 1은 본 발명의 실시예 1에 따른 CMOS 드라이버회로의 회로 구성도,

도 2는 본 발명의 실시예 1에 따른 드라이버회로의 동작에 관해서 설명한 타이밍도,

도 3은 트랜지스터의 단위 게이트 면적 당의 게이트 누설전류와 그 때의 게이트전압과의 관계를 도시한 도면,

도 4는 본 발명의 실시예 2에 따른 드라이버회로의 구성도,

도 5는 본 발명의 실시예 2에 따른 드라이버회로의 동작에 관해서 설명한 타이밍도,

도 6은 본 발명의 실시예 2의 변형예 1에 따른 CMOS 드라이버회로의 회로 구성도,

도 7은 본 발명의 실시예 2의 변형예 2에 따른 CMOS 드라이버회로의 회로 구성도,

도 8은 본 발명의 실시예 3에 따른 CMOS 드라이버회로의 회로 구성도,

도 9는 본 발명의 실시예 3의 변형예 1에 따른 CMOS 드라이버회로의 회로 구 성도,

도 10은 본 발명의 실시예 4에 따른 CMOS 드라이버회로의 회로 구성도,

도 11은 본 발명의 실시예 4에 따른 드라이버회로의 동작에 관해서 설명한 타이밍도,

도 12는 본 발명의 실시예 5에 따른 드라이버회로의 회로 구성도,

도 13은 본 발명의 실시예 5에 따른 드라이버회로의 동작에 관해서 설명한 타이밍도,

도 14는 본 발명의 실시예 5의 변형예에 따른 드라이버회로의 회로 구성도,

도 15는 본 발명의 실시예 5의 변형예에 따른 드라이버회로의 동작에 관해서 설명한 타이밍도,

도 16은 본 발명의 실시예 6에 따른 드라이버회로의 구성도,

도 17은 본 발명의 실시예 6에 따른 드라이버회로의 동작에 관해서 설명한 타이밍도,

도 18은 본 발명의 실시예 6의 변형예 1에 따른 드라이버회로의 회로 구성도,

도 19는 본 발명의 실시예 6의 변형예 2에 따른 드라이버회로의 회로 구성도,

도 20은 본 발명의 실시예 6의 변형예 2에 따른 드라이버회로의 동작에 관해서 설명한 타이밍도,

도 21은 본 발명의 실시예 6의 변형예 3에 따른 2입력의 OR 회로구성인 드라 이버회로의 회로 구성도,

도 22는 본 발명의 실시예 6의 변형예 3에 따른 드라이버회로의 동작에 관해서 설명한 타이밍도,

도 23은 본 발명의 실시예 7에 따른 CMOS 드라이버회로의 회로 구성도,

도 24는 본 발명의 실시예 7에 따른 드라이버회로의 동작에 관해서 설명한 타이밍도,

도 25는 본 실시예 8의 드라이버회로의 개략 구성도,

도 26은 본 발명의 실시예 8의 드라이버회로의 동작에 관해서 설명한 타이밍도,

도 27은 본 실시예 8의 변형예 1에 따른 드라이버회로의 개략 구성도,

도 28은 인접하게 배치된 드라이버회로의 개략 구성도,

도 29는 드라이버회로가 동작하는 경우의 타이밍도,

도 30은 별도의 인접하게 배치된 드라이버회로의 개략 구성도,

도 31은 입력신호를 전파하는 종래의 CMOS 드라이버회로의 회로 구성도,

도 32는 종래의 CMOS 드라이버회로의 동작에 관해서 설명한 타이밍도,

도 33은 게이트 산화막의 두꺼운 막과 트랜지스터 1개당 게이트 누설전류와의 관계를 도시한 도면이다.

*도면의 주요 부분에 대한 부호의 설명*

10, 20, 30, 40, 50, 60, 70, 80 : 타이밍회로

CT1, CT2, CT2a, CT2b, CT3, CT3#, CT4, CT5, CT5#, CT6, CT6#, CT6a, CT6b, CT6a#, CT6b#, 90 : 제어 회로

100, 200, 210, 220, 300, 310, 400, 500, 510, 600, 600a, 600b, 610, 620, 630, 700, DV1, DV2, DV1#, DV2# : 드라이버회로

INV1, INV2, INV3, INV#3, INV4 : 인버터

본 발명은, 특히 CMOS 드라이버회로를 구비한 반도체장치에 관한 것이다.

최근, 복수의 처리회로를 구비한 반도체장치가 원칩 마이컴으로서 제품화되어 있고, 이러한 반도체장치가 휴대전화기 등의 전자회로기기 등에 이용되고 있다. 휴대전화기 등과 같은 휴대기기에서는, 필연적으로 배터리를 전원으로 하지만, 소형 경량화가 요구되기 때문에 배터리도 소형 경량화되고 있다.

이 배터리의 소형 경량화와 아울러, 장시간의 배터리의 사용도 요구되기 때문에 배터리 소비전력의 감소도 극도로 요구되고 있다. 한편, 디지털방식의 휴대전화기 등의 경우, 음성신호를 리얼타임으로 디지털 처리하기 때문에, 해당 반도체장치의 고속화도 요구되고 있다.

상기한 여러 가지의 요구에 있어서, 회로내의 신호처리부에서는, 내부회로에 처리된 신호를 전파하기 위해서 전류구동력이 작은 트랜지스터로 구성하고, 외부에 출력하는 회로에 관해서는 전류구동력이 큰 트랜지스터로 구성된 드라이버회로를 사용하는 것이 일반적이다.

도 31은 입력신호를 전파하는 종래의 CMOS 드라이버회로의 회로 구성도이다. 이때, 이하에서는 CMOS 드라이버회로를 간단히 드라이버회로라고도 칭한다.

도 31을 참조하여, 종래 CMOS 드라이버회로는, 직렬로 접속된 2단의 인버터 INV0과 INV1을 포함한다. 인버터 INV0은, 트랜지스터 PT0과 NT0을 포함한다. 트랜지스터 PT0은, 전원전압 VDD와 노드 Na 사이에 배치되고, 그 게이트는 입력노드와 접속되어 입력신호 IN의 입력을 수신한다. 또한, 트랜지스터 NT0은, 노드 Na와 접지전압 GND 사이에 배치되고, 그 게이트는 입력신호 IN의 입력을 받는다.

인버터 INV1은, 트랜지스터 PT1과 트랜지스터 NT1을 포함한다. 트랜지스터 PT1은, 전원전압 VDD와 출력노드 사이에 배치되고, 그 게이트는 노드 Na와 접속되어 있다. 또한, 트랜지스터 NT1은, 출력노드와 접지전압 GND 사이에 배치되고, 그 게이트는 노드 Na와 접속되어 있다. 이때, 트랜지스터 PT0, PT1은, P 채널 MOS 트랜지스터이고, 트랜지스터 NT0, NT1은, N 채널 MOS 트랜지스터이다.

또한, 인버터 INV1은, 출력노드에 전달된 신호를 출력신호 OUT로서 출력한다.

이때, 이하에서는, 입력신호 IN을 수신하는 입력노드에 관해서도 부호 IN으로 나타냄과 동시에, 출력신호 OUT가 구동되는 출력노드에 관해서도 부호 OUT으로 나타내는 것으로 한다.

도 32의 타이밍도를 사용하여 종래의 CMOS 드라이버회로의 동작에 관해서 설명한다. 이때, 이하의 설명에서는, 일례로서 전원전압 VDD는 1V, 접지전압 GND는 0V로서 설명한다. 또한, 고전압레벨(전원전압 VDD: 1V)을 「H」레벨로 하고, 저전압레벨(접지전압 GND: 0V)을 「L」레벨로서 설명한다.

초기 상태에서는, 입력신호 IN은 0V로 한다. 이 경우에, 인버터 INV0의 트랜지스터 PT0은 온하고, 전원전압 VDD와 노드 Na를 전기적으로 결합한다. 따라서, 노드 Na의 전압레벨은 1V로 설정되어 있다. 또한, 노드 Na의 전압레벨에 응답하여 인버터 INV1의 트랜지스터 NT1은 온하여, 접지전압 GND와 출력노드를 전기적으로 결합한다. 따라서, 출력노드의 전압레벨은 0V로 설정되어 있다.

시간 T1에서, 입력신호 IN이 0V로부터 1V로 천이한 경우, 인버터 INV0의 트랜지스터 PT0은 오프하여, 트랜지스터 NT0이 온된다. 이것에 응답하여, 접지전압 GND와 노드 Na가 전기적으로 결합되어, 노드 Na의 전압레벨은 0V로 설정된다. 또한, 인버터 INV1에 관해서 생각하면, 노드 Na의 전압레벨에 응답하여 트랜지스터 PT1이 온되고, 전원전압 VDD와 출력노드가 전기적으로 결합된다. 따라서, 출력노드의 전압레벨은 1V로 설정된다. 출력신호 OUT는, 시간 T1부터 트랜지스터의 동작지연시간 경과 후의 시간 T1a까지 상승하여 1V로 설정된다.

한편, 시간 T2에서 입력신호 IN이 1V로부터 0V로 천이한 경우, 인버터 INV0의 트랜지스터 NT0이 오프되어, 트랜지스터 PT0이 온된다. 이것에 응답하여, 전원전압 VDD와 노드 Na가 전기적으로 결합되어, 노드 Na의 전압레벨은 1V로 설정된다. 또한, 노드 Na의 전압레벨에 응답하여 인버터 INV1의 트랜지스터 PT1은 오프되고, 트랜지스터 NT1이 온된다. 이에 따라, 출력노드와 접지전압 GND가 전기적으로 결합되어, 출력노드의 전압레벨은 0V로 설정된다.

상기에서 설명한 것처럼, CMOS 드라이버회로는, 입력신호 IN의 「L」레벨로부터 「H」레벨 또는 「H」레벨로부터「L」레벨로의 변화에 따라 출력신호 OUT가 전파된다.

통상, 출력노드는, 다음단의 회로와 전기적으로 접속되어, 그 다음단의 회로의 입력용량이나 배선에 의한 기생용량 및 저항 등이 출력부하가 된다. 고속으로 입력신호 IN에 응답하여 고속으로 출력신호 OUT를 전파하기 위해서는, 출력단의 인버터 INV1을 구성하는 트랜지스터 PT1 및 NT1의 동작속도를 고속화시키는 것이 필요하다. 구체적으로는, 초단의 인버터 INV0을 구성하는 트랜지스터 PT0 및 NT0로부터, 출력단의 인버터 INV1을 구성하는 트랜지스터 PT1 및 NT1의 채널폭을 크게 하여 신호전파속도를 고속화시키고 있다. 예를 들면, 게이트길이가 각각 0.1㎛일 경우에, 각각 트랜지스터 PT0, NT0, PT1 및 NT1의 게이트 폭은, 각각 2㎛, 1㎛, 10㎛, 5㎛ 정도로 설계되어 있다.

이상 설명한 것처럼, 종래의 CMOS 드라이버회로는, 드라이버회로를 구성하는 출력단의 인버터의 게이트 폭을 크게 함으로써 신호전파속도의 고속화를 꾀하는 구성이 일반적이다.

그렇지만, 트랜지스터의 미세화 기술이 진행함에 따라서, 게이트 산화막의 막두께가 얇아져, 게이트로부터 소스와 드레인 또는 기판사이에 흐르는 소위 게이트 누설전류가 커진다는 문제가 생겼다.

도 33은 게이트 산화막의 후막과 트랜지스터 1개당 게이트 누설전류와의 관계를 도시한 도면이다. 트랜지스터의 게이트길이는, 0.1㎛, 게이트 폭은 10㎛로 설정된 트랜지스터의 누설전류 특성도이다.

도 33을 참조하여, 횡축은 게이트 산화막 두께를 나타내고, 종축은 트랜지스터 1개당 게이트 누설전류(단위 A:암페어)를 나타낸다.

여기서 나타낸 게이트 누설전류는, N 채널 MOS 트랜지스터에서는, 게이트단자에 전원전압 VDD, 소스, 드레인 및 기판단자에 각각 공통으로 접지전압 GND를 접속한 경우에, 게이트단자로부터 소스, 드레인 및 기판단자로 누설하는 전류를 나타낸다. 한편, P 채널 MOS 트랜지스터에서는, 게이트단자에 접지전압 GND, 소스, 드레인 및 기판단자에 각각 공통으로 전원전압 VDD를 공급한 경우에, 소스, 드레인 및 기판단자로부터 게이트단자로 누설하는 전류를 나타낸다.

지금까지의 게이트길이가 0.18㎛ 정도인 세대에서는, 트랜지스터의 게이트 산화막 두께는 260nm 정도이다. 여기서 게이트 폭을 1㎛으로 한 경우의 게이트 누설전류에 관해서 생각한다.

도 33에서 도시되는 게이트 누설전류는, 게이트 면적에 거의 비례한다. 예를 들면, 게이트 산화막 두께가 260nm 정도로 트랜지스터의 게이트길이가 0.1㎛, 게이트 폭이 10㎛일 경우는, 트랜지스터의 게이트 누설전류는 1E-14(A)정도이다. 이때, 1E-14는, 1×10의 -14승을 나타낸다. 이하에서도 마찬가지이다. 그렇게 하면, 게이트길이가 0.18㎛, 게이트 폭 W가 1㎛ 당으로 생각하면, 트랜지스터 1개당 게이트 누설전류는 1.8E-15(A)정도가 된다.

이에 대해서, 트랜지스터가 대기상태일 때의 소스 드레인간에 흐르는 서브임계 누설전류는, 동일 설정조건에서 1E-12(A)정도이다. 따라서, 서브임계 누설전류쪽이 게이트 누설전류보다도 훨씬 크기 때문에, 게이트길이가 0.18㎛ 정도의 세대에서는 게이트 누설전류의 전류량을 고려할 필요성은 없었다.

그러나, 최근의 미세화기술의 진보 및 동작고속화의 요구에 따라, 게이트 산화막 두께가 얇게 됨에 따라서 게이트 누설전류를 무시할 수 없게 되어 있다. 예를 들면, 게이트길이가 0.1㎛ 세대에서는, 그 때의 게이트 산화막 두께는 200nm 정도로 설계된다.

도 33을 참조하여, 게이트 폭이 10㎛인 경우의 트랜지스터의 게이트 누설전류를 계산하면 약 1E-11(A)정도가 된다. 이 게이트 누설전류는, 게이트길이가 0.1㎛, 게이트 폭이 1㎛로 설계된 트랜지스터로 계산하면, 1E-12(A)정도가 된다. 따라서, 상기한 서브임계 누설전류와 동등한 정도의 누설전류가 흐르게 되어 누설전류를 무시할 수 없게 되어 있다. 이와 같이 미세화기술에 따른 트랜지스터의 게이트 누설전류의 증대에 따라서 회로 전체의 소비전력이 증대해버린다고 하는 문제가 있다.

또한, 상기에서 설명한 것처럼, 게이트 누설전류는, 트랜지스터의 게이트면적에 비례하는 것이다. 따라서, 드라이버회로의 최종단에서 사용되는 트랜지스터의 게이트 폭이 보다 큰 트랜지스터에 있어서 특히 게이트 누설전류가 증대한다.

이러한 누설전류를 감소하는 방식으로서, 일본 특허공개 2001-156260호 공보에는, 게이트 산화막 두께가 다른 트랜지스터를 혼재시켜, 게이트 산화막 두께가 얇고 게이트 누설전류가 큰 트랜지스터로 구성한 회로는, 비동작시에 그 전원 공급을 중단하여 누설전류를 억제하는 방식이 개시되어 있다. 그러나, 이러한 방식에서는, 동작 및 비동작에 따라서 전원공급을 제어하기 위한 구성을 설치하는 것이 필요하다. 또한, 동작모드로부터 비동작모드로 전환하기 위한 대기시간도 필요해져, 이러한 방식에서는 고속동작의 장해로도 된다.

본 발명의 목적은, 상기한 문제를 해결하는 것으로, 대표적으로는 드라이버회로에서 사용되는 게이트 산화막 두께가 얇은 트랜지스터의 게이트 누설전류를 억제하여 소비전력을 감소하는 반도체장치를 제공하는 것이다.

본 발명의 반도체장치는, 입력노드에 수신된 입력신호에 따라서 출력노드에 전압을 구동하기 위한 드라이버회로를 포함한다. 드라이버회로는, 제 1 및 제 2 트랜지스터와, 제어회로를 포함한다. 제 1 트랜지스터는, 제 1 전압과 출력노드 사이에 접속되고, 제 1 내부노드의 전압레벨에 따라서 온·오프한다. 제 2 트랜지스터는, 출력노드와 제 2 전압 사이에 접속되어, 제 2 내부노드의 전압레벨에 따라서 제 1 트랜지스터와 상보적으로 온·오프한다. 제어회로는, 입력신호에 따라서 제 1 및 제 2 트랜지스터를 상보적으로 온시키기 위해서, 제 1 및 제 2 내부노드의 전압을 제어한다. 또한, 제어회로는, 제 1 및 제 2 내부노드 중 적어도 한쪽에 접속되는 전압조정회로를 갖는다. 전압조정회로는, 접속되는 내부노드의 전압레벨에 따라서, 접속되는 내부노드에 대응한 트랜지스터가 턴온 상태일 때, 접속되는 내부노드 의 전압을 제 1 및 제 2 전압과는 다른 레벨로 설정한다.

이상 설명한 것처럼, 본 발명의 반도체장치는, 제 1 및 제 2 내부노드의 전압레벨에 따라서 온하는 제 1 및 제 2 트랜지스터와, 제 1 및 제 2 내부노드의 전압을 제어하는 제어회로를 포함한다. 또한, 제어회로는, 접속되는 내부노드의 전압을 제 1 및 제 2 전압과는 다른 레벨로 설정하는 전압조정회로를 포함한다. 이 전압조정회로에 의해, 접속된 트랜지스터의 게이트전압을 조정할 수 있고, 트랜지스터에 공급되는 게이트전압에 의해 생기는 게이트 누설전류를 감소할 수 있다.

또한, 본 발명의 반도체장치는, 입력노드로 수신된 입력신호에 따라서 출력노드에 전압을 구동하기 위한 드라이버회로를 포함한다. 드라이버회로는, 제 1, 제 2 및 제 3 트랜지스터와, 제어회로를 포함한다. 제 1 트랜지스터는, 제 1 전압과 출력노드 사이에 접속되어, 제 1 내부노드의 전압레벨에 따라서 온·오프한다. 제 2 트랜지스터는, 출력노드와 제 2 전압 사이에 접속되어, 제 2 내부노드의 전압레벨에 따라서 온·오프한다. 제 3 트랜지스터는, 출력노드와 제 2 전압 사이에 제 2 트랜지스터와 병렬로 접속되어, 제 1 내부노드의 전압레벨에 따라서 제 1 트랜지스터와 상보적으로 온·오프한다. 제어회로는, 입력신호에 따라서, 제 1 트랜지스터와 제 2 및 제 3 트랜지스터를 상보적으로 온시키기 위해서, 제 1 및 제 2 내부노드의 전압을 제어한다. 제어회로는, 제 2 및 제 3 트랜지스터의 턴 온시에, 제 1 트랜지스터를 턴 오프하기 위해서 제 2 및 제 3 트랜지스터가 턴 온하는 제 1 및 제 2 전압 중 한쪽을 제 1 내부노드에 설정함과 동시에, 소정 기간, 제 2 내부노드에 대해서 한쪽의 전압을 공급한다. 또한, 제 2 트랜지스터는, 제 3 트랜지스터로 부터 제 2 전압을 출력노드로 공급하는 구동력이 크다.

또한, 본 발명의 반도체장치는, 제 1 및 제 2 내부노드의 전압레벨에 따라서 온하는 제 1 및 제 2 트랜지스터와, 제 2 트랜지스터와 병렬로 출력노드와 제 2 전압 사이에 접속된 제 3 트랜지스터와, 제 1 및 제 2 내부노드의 전압을 제어하는 제어회로를 설치한다. 제어회로는, 제 2 및 제 3 트랜지스터의 턴 온시에, 제 1 트랜지스터를 턴 오프하기 위한 제 1 및 제 2 전압 중 한쪽을 소정 기간 제 2 내부노드에 공급한다. 또한, 제 2 트랜지스터는, 제 3 트랜지스터보다도 제 2 전압을 공급하는 구동력이 크다. 이 구성에 따라, 소정 기간 구동력이 큰 제 2 트랜지스터를 사용하여 제 2 전압을 출력노드에 공급한다. 이에 따라, 구동력이 큰 제 2 트랜지스터를 사용하여 드라이버회로를 고속 동작시킴과 동시에, 소정 기간만 누설이 큰 제 2 트랜지스터를 동작시키기 때문에 누설전류를 감소할 수 있다.

또한, 본 발명의 반도체장치는, 입력노드에 수신된 입력신호에 따라서 출력노드에 전압을 구동하기 위한 드라이버회로를 포함한다. 드라이버회로는, 제 1∼제 4 트랜지스터와, 제어회로를 포함한다. 제 1 트랜지스터는, 제 1 전압과 출력노드 사이에 접속되어, 제 1 내부노드의 전압레벨에 따라서 온·오프한다. 제 2 트랜지스터는, 출력노드와 제 2 전압 사이에 접속되어, 제 2 내부노드의 전압레벨에 따라서 온·오프한다. 제 3 트랜지스터는, 출력노드와 제 1 전압 사이에 제 1 트랜지스터와 병렬로 접속되어, 제 3 내부노드의 전압레벨에 따라서 온·오프한다. 제 4 트랜지스터는, 출력노드와 제 2 전압 사이에 제 2 트랜지스터와 병렬로 접속되어, 제 3 트랜지스터와 상보적으로 온·오프한다. 제어회로는, 입력신호에 따라서, 제 1 및 제 2 트랜지스터를 상보적으로 온시킴과 동시에 제 3 및 제 4 트랜지스터를 상보적으로 온시키기 위해서 제 1, 제 2 및 제 3 내부노드의 전압을 제어한다. 제어회로는, 입력신호에 따라서, 제 3 내부노드를 제 3 및 제 4 트랜지스터가 온하는 제 1 및 제 2 전압 중 한쪽에 설정한다. 또한, 제어회로는, 출력노드의 전압에 따라서, 제 3 내부노드와, 제 1 및 제 2 내부노드 중 어느 한쪽을 소정 기간 전기적으로 결합하는 접속회로를 갖는다. 또한, 제 1 트랜지스터는, 제 3 트랜지스터로부터 제 1 전압을 출력노드로 공급하는 구동력이 크고, 제 2 트랜지스터는, 제 4 트랜지스터로부터 제 2 전압을 출력노드로 공급하는 구동력이 크다.

또한, 본 발명의 반도체장치는, 서로 인접하게 배치되어, 각각이, 입력노드에 수신된 입력신호에 따라서 출력노드에 전압을 구동하기 위한 제 1 및 제 2 드라이버회로를 포함한다. 제 1 및 제 2 드라이버회로의 각각은, 제 1, 제 2 및 제 3 트랜지스터와, 제어회로를 포함한다. 제 1 트랜지스터는, 제 1 전압과 출력노드 사이에 접속되어, 제 1 내부노드의 전압레벨에 따라서 온·오프한다. 제 2 트랜지스터는, 출력노드와 제 2 전압 사이에 접속되어, 제 2 내부노드의 전압레벨에 따라서 온·오프한다. 제 3 트랜지스터는, 출력노드와 제 2 전압 사이에 제 2 트랜지스터와 병렬로 접속되어, 제 1 내부노드의 전압레벨에 따라서 제 1 트랜지스터와 상보적으로 온·오프한다. 제어회로는, 입력신호에 따라서, 제 1 트랜지스터와 제 2 및 제 3 트랜지스터를 상보적으로 온시키기 위해서, 제 1 및 제 2 내부노드의 전압을 제어한다. 제어회로는, 제 2 및 제 3 트랜지스터의 턴 온시에, 제 1 트랜지스터를 턴 오프하기 위해서 제 2 및 제 3 트랜지스터가 턴 온하는 제 1 및 제 2 전압 중 한쪽을 제 1 내부노드에 설정함과 동시에, 소정기간, 제 2 내부노드에 대해서 한쪽의 전압을 공급한다. 또한, 제 2 트랜지스터는, 제 3 트랜지스터로부터 제 2 전압을 출력노드로 공급하는 구동력이 크다. 각 제어회로는, 잡음조정회로를 포함한다. 잡음조정회로는, 대기시에 인접하는 드라이버회로에 입력된 입력신호에 따라서 제 2 및 제 3 트랜지스터가 턴 온하는 제 1 및 제 2 전압 중 한쪽을 제 1 내부노드에 공급한다.

또한, 본 발명의 반도체장치는, 제어회로에서, 대기시에 인접한 드라이버회로에 입력된 입력신호에 따라서 제 2 및 제 3 트랜지스터가 턴 온하는 제 1 및 제 2 전압 중 한쪽을 제 1 내부노드에 공급한다. 이에 따라, 대기시에, 제 1 내부노드에 트랜지스터가 턴 온하는 전압이 공급되어, 잡음이 생긴 경우에도 그 잡음을 해소할 수 있다.

[발명의 실시예]

본 발명의 실시예에 관해서 도면을 참조하면서 상세히 설명한다. 이때, 도면에서 동일 또는 상당부분에는 동일부호를 부여하여, 그 설명은 반복되지 않는다.

(실시예 1)

도 1을 참조하여, 본 발명의 실시예 1에 따른 드라이버회로(100)는, 인버터 INV1∼INV3을 포함한다. 종래의 드라이버회로와 비교하여, 도 31에서 설명한 인버터INV0을 제거하고, 입력신호 IN을 수신한 인버터를 병렬로 2단 구성으로 한 점이 다르다. 구체적으로는, 인버터 INV2는, 입력신호 IN에 응답하여 그 출력결과를 인 버터 INV1의 트랜지스터 NT1의 게이트와 접속된 노드 N0으로 출력한다. 또한, 인버터 INV3은, 입력신호 IN에 응답하여 그 출력결과를 인버터 INV1의 트랜지스터 PT1의 게이트와 접속된 노드 N1으로 출력한다. 인버터 INV1 및 INV3은, 노드 N0 및 N1의 전압레벨을 제어하는 제어회로 CT1을 구성한다.

인버터 INV2는, 트랜지스터 PTT2, PT2, NT2를 포함한다. 여기서는, 일례로서 트랜지스터 PTT2 및 PT2는, P 채널 MOS 트랜지스터로 한다. 또한, 트랜지스터 NT2는, N 채널 MOS 트랜지스터로 한다. 트랜지스터 PTT2는, 소스측을 전원전압 VDD와 접속하고, 드레인-게이트간을 전기적으로 결합하고 있다. 요컨대, 트랜지스터 PTT2는, 소위 다이오드 접속된 트랜지스터이다. 트랜지스터 PT2는, 트랜지스터 PTT2를 통해 전원전압 VDD와 노드 N0과의 사이에 배치되어, 그 게이트는 입력신호 IN의 입력을 수신한다. 트랜지스터 NT2는, 노드 N0과 접지전압 GND 사이에 배치되어, 그 게이트는 입력신호 IN의 입력을 수신한다.

인버터 INV3은, 트랜지스터 PT3 및 NT3을 포함한다. 여기서는, 일례로서 트랜지스터 PT3은, P 채널 MOS 트랜지스터로 한다. 또한, 트랜지스터 NT3은 N 채널 MOS 트랜지스터로 한다. 트랜지스터 PT3은, 전원전압 VDD와 노드 N1 사이에 배치되고, 그 게이트는 입력신호 IN의 입력을 수신한다. 트랜지스터 NT3은, 노드 N1과 접지전압 GND 사이에 배치되고, 그 게이트는 입력신호 IN의 입력을 수신한다.

도 2의 타이밍도를 사용하여 본 발명의 실시예 1에 따른 드라이버회로(100)의 동작에 관해서 설명한다.

시간 T1에서, 입력신호 IN이 0V로부터 1V로 천이한 경우, 인버터 INV2의 트 랜지스터 NT2가 온한다. 이에 응답하여, 접지전압 GND와 노드 N0이 전기적으로 결합되어, 노드 N0의 전압레벨은 0V가 된다. 또한, 인버터 INV3의 트랜지스터 NT3이 온한다. 이에 응답하여, 접지전압 GND와 노드 N1이 전기적으로 결합되어, 노드 N1의 전압레벨은 0V가 된다. 이 노드 N0 및 노드 N1의 전압레벨에 따라서, 인버터 INV1이 동작한다. 노드 N0 및 노드 N1이 함께 0V 즉, 「L」레벨이기 때문에 트랜지스터 PT1이 온하고, 트랜지스터 NT1은 오프이다. 이에 따라, 전원전압 VDD와 노드 Nb가 전기적으로 결합되어, 노드 Nb는 1V가 된다.

다음에, 시간 T2에서 입력신호 IN이 1V로부터 0V로 천이한 경우에 관해서 생각한다. 인버터 INV2에서, 트랜지스터 NT2가 오프로 되어, 트랜지스터 PT2가 온한다. 이에 따라, 노드 N0은, 트랜지스터 PTT2를 통해 전원전압 VDD와 전기적으로 결합된다. 또한, 인버터 INV3에서, 트랜지스터 NT3이 오프로 되어, 트랜지스터 PT3이 온으로 된다. 이에 따라, 노드 N1은, 전원전압 VDD와 전기적으로 결합된다.

이 노드 N0 및 노드 N1의 전압레벨에 따라서, 인버터 INV1은, 노드 Nb에 대하여 전압을 공급한다. 노드 N0 및 노드 N1이 함께 「H」레벨이기 때문에 트랜지스터 NT1이 온하고, 트랜지스터 PT1은 오프이다. 이에 따라, 접지전압 GND와 노드 Nb가 전기적으로 결합되어, 노드 Nb는 0V가 된다.

여기서, 노드 N0에 관해서 생각하면, 노드 N0의 전압레벨은, 다이오드접속된 트랜지스터 PTT2의 임계전압만큼 전원전압 VDD로부터 강하한 전압레벨로 설정된다. 이때, 이 트랜지스터 PTT2의 임계전압만큼 전원전압 VDD로부터 강하한 전압레벨은 트랜지스터의 NT1의 온전압(예를 들면 0.5V)보다도 높은 것으로 한다. 예를 들면, 트랜지스터 PTT2의 임계전압이 0.4V이라고 하면 노드 N0의 전압레벨은 0.6V(1V-0.4V)로 설정된다. 따라서, 트랜지스터가 온할 때의 게이트전압은, 전원전압 VDD 레벨(1V)보다도 낮은 전압레벨(0.6V)로 설정된다. 이에 따라, 트랜지스터 NT1이 온한다. 따라서, 노드 Nb는, 접지전압 GNP과 전기적으로 결합되어, 시간 T3에서 완전히 0V로 하강한다.

도 3을 참조하여, 횡축은 트랜지스터의 게이트전압(V)을 나타낸다. 종축은 트랜지스터의 단위 게이트 면적 당 흐르는 게이트 누설전류(A/㎛²)를 나타낸다.

도 3에 도시된 것처럼, 게이트전압이 1V의 전압레벨인 경우에는, 그 때의 단위 게이트 면적 당 게이트 누설전류는 1E-11(A/㎛²)로 설정된다. 한편, 게이트전압을 0.5V로 강하시키면, 그 게이트 누설전류는 1자리 수 감소되어 1E-12(A/㎛²)로 설정된다. 이와 같이 게이트 누설전류는, 게이트전압에 대해서 대수적으로 변화되는 특성을 나타내는 것이기 때문에, 게이트전압을 약간 강하시킬 뿐 그 누설전류는 대폭 감소된다.

본 발명의 실시예 1에 따른 드라이버회로(100)는, 인버터 INV2 및 INV3을 사용하여 입력신호 IN에 따라서 노드 N0 및 N1의 전압을 제어한다. 또한, 인버터 INV2에 포함되는 트랜지스터 NTT2를 사용하여 트랜지스터 NT1의 전압레벨을 조정하여, 누설전류를 감소한다.

즉, 상기에서 설명한 것처럼, 트랜지스터 NT1의 게이트에 공급하는 게이트전압을 전원전압 VDD보다도 낮고 온전압보다도 높은 값으로 설정함으로써, 트랜지스 터 NT1의 게이트 누설전류를 대폭 감소할 수 있다.

본 발명의 실시예 1에 따른 드라이버회로(100)의 구성에 의해, 동작 및 비동작에 따라서 전원공급을 제어하는 회로 등을 설치하지 않고, 또한, 동작모드와 비동작모드의 전환을 필요로 하지 않고, 저소비 전력으로 고속의 CMOS 드라이버회로를 실현할 수 있다.

(실시예 2)

도 4를 참조하여, 본 발명의 실시예 2에 따른 드라이버회로(200)는, 도 1에 나타낸 드라이버회로(100)와 비교하여, 소정 기간 내부노드의 전압레벨을 조정하는 타이밍회로(10)를 더 포함하는 점이 다르다. 그 밖의 점은, 실시예 1의 드라이버회로(100)와 마찬가지의 구성이기 때문에 그 설명은 반복하지 않는다. 또한, 인버터 INV2, INV3 및 타이밍회로(10)는, 노드 N0 및 N1의 전압레벨을 제어하는 제어회로 CT2를 구성한다.

타이밍회로(10)는, 트랜지스터(1, 2)와, 인버터(3)를 포함한다. 여기서는, 트랜지스터(1, 2)는, P 채널 MOS 트랜지스터로 한다. 트랜지스터(1, 2)는, 전원전압 VDD와 노드 N0 사이에 직렬로 접속되고, 트랜지스터(1)의 게이트는, 입력신호 IN의 입력을 수신한다. 또한, 트랜지스터(2)의 게이트는, 인버터(3)를 통한 출력신호 OUT의 반전신호의 입력을 수신한다.

도 5의 타이밍도를 사용하여 본 발명의 실시예 2에 따른 드라이버회로(200)의 동작에 관해서 설명한다.

시간 T1에서, 입력신호 IN이 0V로부터 1V로 천이한 경우에 관해서는, 타이밍 회로(10)가 실질적으로 기능하지 않는다. 따라서, 실시예 1에서 설명한 도 2의 드라이버회로의 동작과 마찬가지이므로, 그 설명은 반복하지 않는다.

시간 T2에서, 입력신호 IN이 1V로부터 0V로 천이한 경우에 관해서 생각한다. 입력신호 IN이 1V로부터 0V로 천이한 경우, 이에 따라 인버터 INV2에서 트랜지스터 PT2가 온하여, 트랜지스터 PTT2를 통해 전원전압 VDD와 노드 N0이 전기적으로 결합된다. 따라서, 인버터 INV2는, 상술한 것처럼, 노드 N0의 전압레벨을 0.6V로 설정하고자 한다.

여기서, 타이밍회로(10)의 동작에 관해서 생각한다. 인버터(3)는, 출력신호 OUT(「H」레벨)의 반전신호(「L」레벨)를 트랜지스터(2)에 출력하고, 트랜지스터(2)는 온상태이다. 여기서, 시간 T2에서, 입력신호 IN이 1V로부터 0V로 천이한 경우, 트랜지스터(1)가 온한다. 따라서, 트랜지스터(1, 2)가 온되어 있기 때문에, 전원전압 VDD와 노드 N0이 전기적으로 결합된다. 이에 따라, 노드 N0의 전압레벨은 1V로 설정된다. 이것에 응답하여, 인버터 INV1의 트랜지스터 NT1이 온하여, 접지전압 GND와 노드 Nb가 전기적으로 결합되고, 노드 Nb의 전압레벨은 0V(「L」레벨)로 설정된다. 노드 Nb의 전압레벨이 0V로 변화되면, 타이밍회로(10)는, 트랜지스터(2)를 오프로 한다. 즉, 타이밍회로(10)로부터 노드 N0에 대한 전원전압 VDD(1V)의 공급이 정지된다.

본 발명의 실시예 2에 따른 드라이버회로(200)는, 트랜지스터 NT1의 턴 온시에는, 일시적으로 타이밍회로(10)에 의해 전원전압 VDD와 전기적으로 직접 결합시킴으로써 트랜지스터 NT1의 온전류를 증대시켜, 동작속도를 상승시킨다.

이에 따라, 노드 Nb의 전압레벨을 0V로 설정하는 시간을 단축할 수 있다. 즉, 실시예 1에 따른 드라이버회로(100)에서는, 도 2에 도시된 것처럼, 트랜지스터 NT1의 게이트전압이 0.6V로 설정되었기 때문에, 입력신호 IN이 0V가 된 시간 T2로부터 출력신호 0UT가 0V가 되는 시간 T3까지는 기간 S0을 필요로 하였다. 이것에 대하여, 본 발명의 실시예 2의 드라이버회로(200)의 구성에서는, 트랜지스터 NT1의 동작시에는, 게이트전압을 1V의 전압레벨로 설정함으로써, 입력신호 IN이 0V가 된 시간 T2로부터 출력신호 0UT가 0V가 되는 시간 T4까지의 기간 S1은, 기간 S0보다도 단축하는 것이 가능해진다.

또한, 출력신호 0UT가 0V가 된 시간 T4 이후에서는, 전원전압 VDD와 노드 N0이 전기적으로 비접속으로 되기 때문에, 트랜지스터 NT1의 온전압의 범위 내에서 노드 N0의 전압레벨은 0.6V로 강하한다. 따라서, 출력신호 0UT가 0V인 정상적인 상태에서는, 트랜지스터 NT1에 공급하는 게이트전압을 강하시킴으로써, 게이트 누설전류를 감소할 수 있다.

(실시예 2의 변형예 1)

도 6을 참조하면, 본 발명의 실시예 2의 변형예 1에 따른 드라이버회로(210)는, 도 5에 나타낸 본 발명의 실시예 2에 따른 드라이버회로(200)와 비교하여, 타이밍회로(10)를 타이밍회로(20)로 치환한 점이 다르다. 또한, 인버터 INV2, INV3 및 타이밍회로(20)는, 노드 N0 및 N1의 전압레벨을 제어하는 제어회로 CT2#를 구성한다.

타이밍회로(20)는, 트랜지스터(21)와, NAND 회로(22)를 포함한다. 여기서는, 트랜지스터(21)는, 일례로서 P 채널 MOS 트랜지스터로 한다. NAND 회로(22)는, 노드 Nb로부터의 출력신호 0UT와 노드 N1로부터의 전달된 신호를 받아 그 NAND 논리연산결과를 트랜지스터(21)의 게이트에 출력한다. 트랜지스터(21)는, 전원전압 VDD와 노드 N0 사이에 배치되고, 그 게이트는 NAND 회로(22)의 입력을 수신한다.

본 발명의 실시예 2의 변형예 1의 드라이버회로(210)의 동작에 관해서도 도 5로 나타낸 실시예 2의 드라이버회로(200)의 동작을 나타낸 타이밍도와 마찬가지다. 구체적으로는, 시간 T2에서, 입력신호 IN이 1V로부터 0V로 천이하는 데 응답하여 노드 N1의 전압레벨이 1V(「H」레벨)가 된다. 이때, 노드 Nb의 전압레벨은, 1V(「H」레벨)이므로, NAND 회로(22)의 출력신호가 「L」레벨이 되고, 트랜지스터(21)가 온한다. 따라서, 전원전압 VDD와 노드 N0이 전기적으로 결합되어, 노드 N0의 전압레벨은 실시예 2에 따른 드라이버회로(200)의 구성과 마찬가지로 1V가 된다. 이것에 응답하여, 트랜지스터 NT1이 온하여, 접지전압 GND와 노드 Nb가 전기적으로 결합되고, 노드 Nb의 전압레벨은 0V가 된다. 이것에 응답하여, NAND 회로(22)의 출력신호는 「H」레벨이 되고, 트랜지스터(21)는 오프가 된다. 또한, 이후의 동작에 관해서는, 실시예 2에 따른 드라이버회로(200)의 동작과 마찬가지이므로, 그 설명은 반복하지 않는다. 즉, 본 발명의 실시예 2의 변형예 1의 드라이버회로(210)의 구성에서도, 트랜지스터 NT1이 온하는 경우에는, 타이밍회로(20)에 의해 전원전압 VDD와 전기적으로 직접 결합시킴으로써 트랜지스터 NT1을 고속 동작시킨다. 또한, 타이밍회로(20)에 의해, 출력신호 0UT가 0V인 정상적인 상태에서는, 게이트전압을 강하(0.6V)시킴으로써 게이트 누설전류를 감소할 수 있다.

본 발명의 실시예 2의 변형예 1의 드라이버회로(210)의 구성에 의해, 실시예 2의 드라이버회로(200)의 구성과 마찬가지로 소비전력을 감소할 수 있다.

(실시예 2의 변형예 2)

도 7을 참조하여, 본 발명의 실시예 2의 변형예 2에 따른 드라이버회로(220)은, 도 6에 나타낸 드라이버회로(210)와 비교하여, 타이밍회로(20)를 타이밍회로 (30)으로 치환한 점이 다르다. 또한, 인버터 INV2, INV3 및 타이밍회로(30)는, 노드 N0 및 N1의 전압레벨을 제어하는 제어회로 CT2a를 구성한다.

타이밍회로 30은, 트랜지스터(31)와, NAND 회로(32)와, 인버터(33)와, 지연회로(34)를 포함한다. 여기서는, 일례로서, 트랜지스터(31)는, P 채널 MOS 트랜지스터로 한다. NAND 회로(32)는, 인버터(33)를 통한 입력신호 IN의 반전신호와 지연회로(34)에 의한 입력신호 IN의 소정 기간 지연 후의 지연신호를 수신하여 그 NAND 논리연산결과를 트랜지스터(31)의 게이트에 출력한다. 트랜지스터(31)는, 전원전압 VDD와 노드 N0의 사이에 배치되고, 그 트랜지스터의 게이트는 NAND 회로(32)의 출력신호의 입력을 수신한다.

본 발명의 실시예 2의 변형예 2의 드라이버회로 220의 동작에 관해서는 실시예 2의 도 5에서 설명한 드라이버회로 200의 동작과 마찬가지다.

타이밍회로(30)는, 지연회로(34)의 지연시간만큼 트랜지스터(31)를 온하여, 전원전압 VDD와 노드 N0을 전기적으로 결합한다. 즉, 노드 N0의 전압레벨을 1V로 설정한다.

이에 따라, 지연회로(34)의 지연시간을 조정함으로써, 노드 N0과 전원전압 VDD의 전기적인 접속시간을 조정할 수 있다. 즉, 노드 N0의 전압레벨을 1V로 설정하는 기간을 조정할 수 있다. 이에 따라, 효율적으로 전원전압 VDD를 노드 N0에 공급하는 것이 가능해져 소비전력을 더욱 감소하는 것이 가능해진다.

(실시예 3)

도 8을 참조하여, 본 발명의 실시예 3에 따른 드라이버회로 300은, 도 4에서 설명한 실시예 2의 드라이버회로 200과 비교하여, 타이밍회로 10을 타이밍회로 40으로 치환한 점이 다르다. 또한, 인버터 INV2, INV3 및 타이밍회로 40은, 노드 N0및 N1의 전압레벨을 제어하는 제어회로 CT3을 구성한다.

타이밍회로(40)는, 트랜지스터(41)과 인버터(42)를 포함한다. 여기서는, 일례로서 트랜지스터(41)는 P 채널 MOS 트랜지스터로 한다. 트랜지스터(41)는, 노드 N1과 노드 N0 사이에 배치되고, 그 게이트는 인버터(42)를 통한 출력신호 0UT의 반전신호의 입력을 수신한다.

타이밍회로 40은, 타이밍회로 20과 마찬가지로 트랜지스터 NT1의 턴 온시에 일시적으로 전원전압 VDD와 노드 N0을 전기적으로 결합한다. 구체적으로는, 출력신호 0UT가 1V(「H」레벨)에서 트랜지스터(41)를 온으로 하고, 노드 N1과 노드 N0을 전기적으로 결합한다.

본 발명의 실시예 3의 드라이버회로 300의 동작에 관해서도 실시예 2의 도 5에서 설명한 드라이버회로 200의 동작과 마찬가지다. 구체적으로는, 입력신호 IN이 1V로부터 0V로 천이한 경우에 관해서 생각한다. 이때의 출력신호 0UT는, 1V이므로, 타이밍회로(40)에 있어서, 트랜지스터(41)는, 노드 N1과 노드 N0을 전기적으로 도 통상태로 설정한다. 인버터 INV3은, 입력신호 IN이 1V로부터 0V로 천이하는데 응답하여 노드 N1과 전원전압 VDD(1V)을 전기적으로 결합한다. 이에 따라, 노드 N0과 해당 전원전압 VDD(1V)를 전기적으로 결합한다. 이것에 응답하여, 인버터 INV1의 트랜지스터 NT1이 온하여, 노드 Nb가 접지전압 GND(0V)과 전기적으로 결합된다. 또한, 이것에 응답하여 타이밍회로(40)는, 노드 N1과 노드 N0을 비접속한다. 즉, 본 발명의 실시예 3의 드라이버회로(300)의 구성에서도, 트랜지스터 NT1이 턴 온하는 경우에는, 타이밍회로(40)에 의해 전원전압 VDD와 노드 N0을 전기적으로 직접 결합시키고 트랜지스터 NT1을 고속 동작시킬 수 있다. 또한, 타이밍회로(40)에 의해, 출력신호 OUT가 0V인 정상적인 상태에서는, 트랜지스터(41)를 오프하고, 트랜지스터 NT1의 게이트전압을 강하(0.6V)시킴으로써, 게이트 누설전류를 감소할 수 있다.

(실시예 3의 변형예 1)

도 9를 참조하면, 본 발명의 실시예 3의 변형예 1에 따른 드라이버회로(310)는, 도 8의 실시예 3의 드라이버회로(300)와 비교하여, 타이밍회로(40)를 타이밍회로(50)으로 치환한 점이 다르다. 또한, 인버터 INV2, INV3 및 타이밍회로(50)는, 노드 N0 및 N1의 전압레벨을 제어하는 제어회로 CT3#를 구성한다.

타이밍회로(50)는, 트랜지스터(51)와, 인버터(52)와, 지연회로(53)를 포함한다. 여기서는, 트랜지스터(51)는, 일례로서 P 채널 MOS 트랜지스터로 한다. 트랜지스터(51)는, 노드 N1과 노드 N0 사이에 배치되어, 인버터(52)를 통해 지연회로(53)를 통과한 입력신호 IN의 반전신호의 입력을 수신한다. 즉, 타이밍회로(50)는, 인버터(52) 및 지연회로(53)의 통과 지연시간만큼 입력신호 IN을 지연시킨다. 따라 서, 입력신호 IN의 1V로부터 0V로의 천이에 응답하여, 트랜지스터(51)는 노드 N0과 노드 N1의 도통상태를 지연 시간 경과 후에 비도통상태로 설정한다.

본 발명의 실시예 3의 변형예 1의 드라이버회로(310)의 동작에 관해서는 도 5에서 설명한 것과 마찬가지다.

타이밍회로(50)는, 입력신호 IN이 1V로부터 0V로 천이한 경우에서, 입력신호 IN의 지연회로(53)의 지연시간경과 후에 온 상태인 트랜지스터(51)를 오프상태로 한다. 입력신호 IN이 1V로부터 0V로 천이함에 따라서, 인버터 INV3은 전원전압 VDD와 노드 N1을 전기적으로 결합한다. 따라서, 전원전압 VDD와 노드 N0이, 지연회로(53)의 지연시간에 해당하는 기간, 전기적으로 결합되어, 노드 N0의 전압레벨은 1V 로 설정된다.

이에 따라, 지연회로(53)의 지연시간을 조정함으로써 노드 N0과 전원전압 VDD의 전기적인 접속시간을 조정할 수 있다. 즉, 노드 N0의 전압레벨을 1V로 설정하는 기간을 조정할 수 있다. 이에 따라, 효율적으로 전원전압 VDD를 노드 N0에 공급하는 것이 가능해져, 소비전력을 더욱 감소하는 것이 가능해진다.

(실시예 4)

상기한 실시예 1∼3 및 그 변형예에 따른 드라이버회로의 구성에서는, N 채널 MOS 트랜지스터 NT1의 턴 온시의 게이트전압을 조정함으로써, 전체적으로 소비전력을 감소하는 구성에 관해서 설명하였다. 본 발명의 실시예 4에 따른 드라이버회로(400)는, N 채널 MOS 트랜지스터 NT1의 게이트 누설전류를 감소함과 동시에, P 채널 MOS 트랜지스터 PT1의 게이트 누설전류도 감소함으로써, 전체적으로 소비전력 을 더 감소하는 것을 목적으로 한다.

도 10을 참조하여, 본 발명의 실시예 4에 따른 드라이버회로 400은, 실시예 3의 드라이버회로 300과 비교하여, 인버터 INV3을 인버터 INV#3으로 치환한 점과, 타이밍회로 40을 타이밍회로 60으로 치환한 점이 다르다. 그 밖의 점은, 마찬가지이므로, 그 설명은 반복하지 않는다. 또한, 인버터 INV2, INV#3 및 타이밍회로(60)는, 노드 N0 및 N1의 전압레벨을 제어하는 제어회로 CT4를 구성한다.

인버터 INV#3은, 인버터 INV3과 비교하고 또 트랜지스터 NTT3을 포함하는 점에서 다르다. 여기서는, 일례로서 트랜지스터 NTT3은, N 채널 MOS 트랜지스터로 한다. 트랜지스터 NTT3은, 소스측을 접지전압 GND와 접속하고, 드레인 및 게이트를 전기적으로 결합한 소위 다이오드 접속된 트랜지스터이다. 또한, 트랜지스터 NTT3는, 트랜지스터 NT3과 접지전압 GND 사이에 배치된다.

인버터 INV#3은, 트랜지스터 NT3이 온한 경우, 트랜지스터 NTT3을 통해 접지전압 GND와 노드 N1을 전기적으로 결합한다. 이 때의 노드 N1의 전압레벨은, 접지전압 GND로부터 트랜지스터 NTT3의 임계전압만큼 상승한 값이 된다. 이때, 이 트랜지스터 NTT3의 임계전압만큼 접지전압 GND으로부터 상승한 전압레벨은, 트랜지스터의 PT1의 온 전압(예를 들면, 0.7V)의 범위 내로 한다. 여기서는, 트랜지스터 NTT3의 임계전압은, 일례로서 0.4V로 한다. 따라서, 트랜지스터 PT1은 0.4V로서 턴 온한다.

타이밍회로(60)는, 트랜지스터(61, 62)와 인버터(63, 64)를 포함한다. 여기서는, 일례로서 트랜지스터(61)는, N 채널 MOS 트랜지스터로 한다. 또한, 트랜지스 터(62)는, P 채널 MOS 트랜지스터로 한다. 인버터(64)는, 입력신호 IN의 입력을 받아 그 반전신호를 노드 N2에 전달한다. 트랜지스터(61)는, 노드 N1과 노드 N2 사이에 배치되고, 그 게이트는 인버터(63)를 통한 출력신호 0UT의 반전신호의 입력을 수신한다. 트랜지스터(62)는, 노드 N2와 노드 N0 사이에 배치되고, 그 게이트는 인버터(63)를 통한 출력신호 0UT의 반전신호의 입력을 수신한다. 즉, 트랜지스터 61 및 62는 상보적으로 온하고, 노드 N2와 노드 N1 및 노드 N0 중 한쪽이 전기적으로 결합되어 있다.

도 11의 타이밍도를 사용하여 본 발명의 실시예 4에 따른 드라이버회로(400)의 동작에 관해서 설명한다.

시간 T1에서, 입력신호 IN이 0V로부터 1V로 천이한 경우, 인버터 INV2의 트랜지스터 NT2가 온하여, 노드 N0의 전압레벨은 0V가 된다. 한편, 인버터 INV#3에서, 트랜지스터 NT3이 온 한다. 따라서, 인버터 INV#3은, 노드 N1의 전압레벨을 0.4V로 설정하고자 한다.

여기서, 타이밍회로(60)는, 인버터(63)를 통한 출력신호 0UT(「L」레벨)의 입력에 의해, 트랜지스터(61)를 도통상태로 설정한다. 이 경우에, 입력신호 IN이 0V로부터 1V로 천이한 경우, 인버터(64)는, 노드 N2와 접지전압 GND를 전기적으로 결합시킨다. 즉, 노드 N0과 노드 N1은 도통상태이므로, 결과적으로 노드 N1의 전압레벨은 0V로 강하한다. 이에 따라, 인버터 INV1의 트랜지스터 PT1은 온하여, 전원전압 VDD와 노드 Nb가 전기적으로 결합되고, 노드 Nb의 전압레벨은 1V로 설정된다.

또한, 타이밍회로(60)는, 이것에 응답하여 트랜지스터 61을 오프하고 비도통 상태로 하고, 트랜지스터 62를 온하여 도통상태로 설정한다. 따라서, 트랜지스터 PT1이 턴 온하는 경우에는, 타이밍회로(60)에 의해 접지전압 GND와 전기적으로 직접 결합시킴으로써 트랜지스터 PT1의 온 전류를 증대시켜 동작속도를 상승시킨다. 이에 따라, 노드 Nb의 전압레벨이 1V로 천이하는 시간을 단축할 수 있다.

또한, 출력신호 0UT가 1V로 된 시간 T4 이후에는, 접지전압 GND와 노드 N1은, 전기적으로 비접속이 되기 때문에 트랜지스터 PT1의 온 전압의 범위 내에서 노드 N1의 전압레벨은 0.4V로 상승한다. 따라서, 출력신호 0UT가 1V인 정상적인 상태에서는, 게이트전압을 상승시킴으로써 P 채널 MOS 트랜지스터 PT1의 게이트 누설전류를 감소할 수 있다.

다음에, 시간 T2에서, 입력신호 IN이 1V로부터 0V로 천이한 경우에 관해서는, 도 5에서 설명한 실시예 2의 드라이버회로(200)의 동작과 마찬가지이기 때문에 그 설명은 반복하지 않는다.

즉, 구체적으로는, N 채널 MOS 트랜지스터 NT1의 동작시에, 인버터(64)에 의해 전원전압 VDD와 노드 N0이 전기적으로 직접 결합된다. 또한, 출력신호 0UT가 0V 인 정상적인 상태에서는, 게이트전압을 하강시킴으로써, N 채널 MOS 트랜지스터 NT1의 누설전류를 감소할 수 있다.

본 발명의 실시예 4의 드라이버회로(400)의 구성에 의해, 트랜지스터 NT1 및 PT1의 동작시는, 통상의 전원전압 VDD 및 접지전압을 각각 공급함으로써 트랜지스터를 고속 동작시키고, 정상상태에서는 각각 하강 및 상승시킴으로써 누설전류를 감소할 수 있다.

즉, 본 발명의 실시예 4의 드라이버회로(400)에 의해 트랜지스터 NT1의 누설전류를 감소함과 동시에, 트랜지스터 PT1의 누설전류도 감소할 수 있으므로 전체적으로 소비전력을 더 감소하는 것이 가능해진다.

(실시예 5)

상기한 실시예 1∼4 및 그 변형예에 따른 드라이버회로의 구성에서는 1입력의 입력신호 IN에 따라서 출력신호 0UT를 출력하는 드라이버회로의 구성에 관해서 설명하였다.

본 발명의 실시예 5에 따른 드라이버회로(500)에서는, 2입력의 입력신호 IN1 및 IN2에 따라서 AND 논리연산결과인 출력신호 OUT를 출력하는 드라이버회로의 회로구성에 관해서 설명한다.

도 12를 참조하여, 본 발명의 실시예 5의 드라이버회로(500)는, NAND 회로 ND0 및 ND1과, 타이밍회로(70)와, 인버터 INV1을 포함한다. 또한, NAND 회로 ND0, ND1 및 타이밍회로(70)는, 노드 N0 및 N1의 전압레벨을 제어하는 제어회로 CT5를 구성한다.

NAND 회로 ND0은, 트랜지스터(102∼106)를 포함한다. 트랜지스터 105 및 106은, 노드 N0과 접지전압 GND 사이에 직렬로 접속되고, 그 게이트는 각각 입력신호 IN1 및 IN2의 입력을 수신한다. 트랜지스터(102)는, 소스측을 전원전압 VDD와 접속하여, 게이트-드레인간을 전기적으로 결합한 소위 다이오드 접속된 트랜지스터이다. 여기서는, 트랜지스터(102)의 임계전압은, 0.4V로 한다. 트랜지스터 103 및 104는, 트랜지스터 102를 통해 병렬로 전원전압 VDD와 노드 N0 사이에 배치되고, 그 게이트는 각각 입력신호 IN1 및 IN2의 입력을 수신한다. 이 NAND 회로 ND0은, 입력신호 IN1 및 IN2의 입력에 따라서 그 NAND 논리연산결과를 노드 N0에 출력한다. 또한, NAND 회로 ND1은, 입력신호 IN1 및 IN2의 입력에 따라서 그 NAND 논리연산결과를 노드 N1에 출력한다. 예를 들면, 입력신호 IN1 및 IN2가 함께 「H」레벨로 설정되어 있을 때에는, 노드 N1은,「L」레벨 즉, 0V로 설정된다. 한편, 입력신호 IN1 및 IN2중 어느 한쪽이 「H」레벨일 때는 노드 N1은「H」레벨 즉, 1V로 설정한다.

타이밍회로(70)는, 트랜지스터(71∼73)와, 인버터(74)를 포함한다. 트랜지스터 71 및 72는, 각각 전원전압 VDD와 트랜지스터 73의 사이에 병렬로 배치되고, 각각 입력신호 IN1 및 IN2의 입력을 수신한다. 트랜지스터 73은, 트랜지스터 71 및 72와 노드 N0의 사이에 배치되고, 그 게이트는 인버터(74)를 통한 출력신호 0UT의 반전신호의 입력을 수신한다.

도 13의 타이밍도를 사용하여 본 발명의 실시예 5에 따른 드라이버회로(500)의 동작에 관해서 설명한다. 초기 상태에서, 입력신호 IN1은, 0V로 하고, 입력신호 IN2는 1V로 한다.

시간 T1에서, 입력신호 IN1이 0V로부터 1V로 천이한 경우에 관해서 생각한다. 입력신호 IN1 및 IN2가 함께 1V로 설정되기 때문에, 이것에 응답하여 NAND 회로 ND1은, 노드 N1의 전압레벨을 0V로 설정한다. NAND 회로 ND0에서, 입력신호 IN1 및 IN2에 응답하여 트랜지스터 105 및 106이 온 한다. 따라서, 접지전압 GND와 노드 N0이 전기적으로 결합되어, 노드 N0의 전압레벨은 0V가 된다. 이에 따라, 인버 터 INV1의 트랜지스터 PT1이 온하여, 전원전압 VDD와 노드 Nb가 전기적으로 결합된다. 따라서, 노드 Nb의 전압레벨은, 1V로 설정된다.

한편, 타이밍회로(70)의 트랜지스터(73)는, 인버터(74)를 통한 출력신호 0UT의 반전신호의 입력을 수신한다. 따라서, 출력신호 0UT가 「H」레벨인 경우에, 트랜지스터(73)는 도통상태로 설정되고 있다.

시간 T2에서, 입력신호 IN1이 1V로부터 0V로 천이한 경우에 관해서 생각한다. 이 경우에, NAND 회로 ND1은, 입력신호 IN1 및 IN2에 응답하여 노드 N1을 1V로 설정한다. NAND 회로 ND0은, 입력신호 IN1이 0V, 입력신호 IN2가 1V로 응답하여, 트랜지스터(103)를 온한다. 즉, 트랜지스터(102)를 통해 전원전압 VDD와 노드 N0이 전기적으로 결합된다. 따라서, 노드 N0의 전압레벨은, 0.6V로 향한다.

한편, 타이밍회로(70)에서, 입력신호 IN1이 0V에 응답하여 트랜지스터(71)가 온한다. 이 경우에, 트랜지스터(73)는 도통상태이다. 따라서, 전원전압 VDD와 노드 N0이 전기적으로 결합된다. 따라서, 결과적으로 노드 N0의 전압레벨은 1V로 설정된다.

이에 따라, 인버터 INV1의 트랜지스터 NT1이 온하고, 접지전압 GND와 노드 Nb가 전기적으로 결합된다. 따라서, 노드 Nb의 전압레벨은 0V로 설정된다.

타이밍회로(10)는, 방식신호 0UT가 0V로 된 시간 T4 이후에서는, 트랜지스터(73)를 오프로 하여, 전원전압 VDD와 노드 N0의 전기적인 접속을 차단한다. 따라서, 출력신호 0UT가 0V인 정상적인 상태에서는, 트랜지스터 NT1의 게이트전압은 0.6V로 강하된다. 이에 따라, 트랜지스터 NT1의 게이트 누설전류를 감소할 수 있다.

본 발명의 실시예 5의 드라이버회로(500)의 구성에 의해 입력신호가 IN1 및 IN2의 2 입력신호인 드라이버회로에서도, 최종단의 인버터 INV1을 구성하는 트랜지스터 NT1의 누설전류를 감소할 수 있어, 전체적으로 소비전력을 감소하는 것이 가능해진다.

(실시예 5의 변형예)

본 발명의 실시예 5의 변형예에 따른 드라이버회로(510)의 구성에서는, 2 입력의 입력신호 IN1 및 IN2에 따라서 OR 논리연산결과인 출력신호 OUT를 출력하는 드라이버회로의 회로구성에 관해서 설명한다.

도 14를 참조하여, 실시예 5의 변형예에 따른 드라이버회로 510은, 도 12에 나타낸 실시예 5의 드라이버회로 500과 비교하여 NAND 회로 ND0 및 ND1을 NOR 회로 NR0 및 NR1로 치환한 점과, 타이밍회로 70을 타이밍회로 80으로 치환한 점이 다르다. 또한, NOR 회로 NR0, NR1 및 타이밍회로(80)는 노드 N0 및 N1의 전압레벨을 제어하는 제어회로 CT5#를 구성한다.

NOR 회로 NR1은, 입력신호 IN1, IN2의 입력을 받아 그 NOR 논리연산결과를 노드 N1에 출력한다. NOR 회로 NR0은, 트랜지스터(112∼116)를 포함한다. 여기서는, 일례로서 트랜지스터(112∼114)는, P 채널 MOS 트랜지스터로 한다. 또한, 트랜지스터 115 및 116은, N 채널 MOS 트랜지스터로 한다. 트랜지스터 115 및 116은, 노드 N0과 접지전압 GND 사이에 병렬로 각각 배치되어, 각각의 게이트는 입력신호 IN1 및 IN2의 입력을 수신한다. 트랜지스터(112)는, 소스측을 전원전압 VDD와 접속하고, 게이트 및 드레인간은 각각 전기적으로 결합된 소위 다이오드 접속된 트랜지스터이다. 트랜지스터 113 및 114는, 트랜지스터 112를 통해 전원전압 VDD와 노드 N0 사이에 직렬로 접속되고, 각각의 게이트는 입력신호 IN1, IN2의 입력을 수신한다.

타이밍회로(80)는, 트랜지스터(81∼83)와, 인버터(84)를 포함한다. 여기서는, 일례로서 트랜지스터(81∼83)는, P 채널 MOS 트랜지스터로 한다. 트랜지스터 81 및 82는, 트랜지스터 83을 통해 노드 N0과 전원전압 VDD 사이에 직렬로 접속되고, 각각의 게이트는 입력신호 IN1 및 IN2의 입력을 수신한다. 또한, 트랜지스터 83은, 트랜지스터 82와 노드 N0 사이에 배치되어, 인버터(84)를 통해 출력신호 0UT의 반전신호의 입력을 수신한다.

도 15의 타이밍도를 사용하여 본 발명의 실시예 5의 변형예에 따른 드라이버회로(510)의 동작에 관해서 설명한다. 초기 상태에서, 입력신호 IN1 및 IN2는, 0V로 한다.

시간 T1에서, 입력신호 IN2가 0V로부터 1V로 천이한 경우에 관해서 생각한다. 입력신호 IN1이 0V이고, 입력신호 IN2가 1V이기 때문에, 이것에 응답하여 NOR 회로 NR1은, 노드 N1의 전압레벨을 0V로 설정한다. NOR 회로 NR0에서, 입력신호 IN1 및 IN2에 응답하여 트랜지스터(116)가 온 한다. 따라서, 접지전압 GND와 노드 N0이 전기적으로 결합되어, 노드 N0의 전압레벨은 0V로 된다. 이에 따라, 인버터 INV1의 트랜지스터 PT1이 온 하여, 전원전압 VDD와 노드 Nb가 전기적으로 결합된다. 따라서, 노드 Nb의 전압레벨은, 1V로 설정된다.

한편, 타이밍회로(80)의 트랜지스터(83)는, 인버터(74)를 통한 출력신호 OUT의 반전신호의 입력을 수신한다. 따라서, 출력신호 OUT가 「H」레벨인 경우에, 트랜지스터(83)는 도통상태로 설정되어 있다.

시간 T2에서, 입력신호 IN2가 1V로부터 0V로 천이한 경우에 관해서 생각한다. 이 경우에, NOR 회로 NR1은, 입력신호 IN1 및 IN2에 응답하여 노드 N1을 1V로 설정한다. NAND 회로 NR0은, 입력신호 IN1이 0V, 입력신호 IN2가 0V에 응답하여, 트랜지스터 113 및 114를 온 한다. 즉, 트랜지스터(112)를 통해 전원전압 VDD와 노드 N0가 전기적으로 결합된다. 따라서, 노드 N0의 전압레벨은, 0.6V로 향한다.

한편, 타이밍회로(70)에서, 입력신호 IN1 및 IN2가 동시에 0V에 응답하여 트랜지스터 81 및 82가 온한다. 이 경우, 트랜지스터(83)는 도통상태이다. 따라서, 전원전압 VDD와 노드 N0이 전기적으로 결합된다. 따라서, 결과적으로 노드 N0의 전압레벨은 1V로 설정된다.

이에 따라, 인버터 INV1의 트랜지스터 NT1이 온하고, 접지전압 GND와 노드 Nb가 전기적으로 결합된다. 따라서, 노드 Nb의 전압레벨은 0V로 설정된다.

타이밍회로(10)는, 출력신호 OUT가 0V로 된 시간 T4이후에는, 트랜지스터(83)를 오프로 하고, 전원전압 VDD와 노드 N0의 전기적인 접속을 차단한다. 따라서, 출력신호 OUT가 0V인 정상적인 상태에서는, 트랜지스터 NT1의 게이트전압은 0.6V로 강하된다. 이에 따라, 트랜지스터 NT1의 게이트 누설전류를 감소할 수 있다.

본 발명의 실시예 5의 변형예의 드라이버회로(510)의 구성에 의해 입력신호 가 IN1 및 IN2의 2 입력신호인 드라이버회로에서도, 최종단의 인버터 INV1을 구성하는 트랜지스터 NT1의 누설전류를 감소할 수 있어, 전체적으로 소비전력을 감소하는 것이 가능해진다.

(실시예 6)

상기한 실시예 1∼5 및 그 변형예에 따른 드라이버회로의 구성에서는, 최종단의 인버터를 구성하는 트랜지스터의 게이트전압을 중간의 전압레벨로 설정함으로써, 최종단의 인버터를 구성하는 트랜지스터의 게이트 누설전류를 감소하는 방식에 관해서 설명하였다.

본 발명의 실시예 6에 따른 드라이버회로(600)는, 최종단의 트랜지스터 NT1의 게이트에 공급되는 게이트전압을 비동작시에 완전히 접지전압 GND 레벨로 떨어뜨림으로써, 소비전력을 더욱 감소하는 구성에 관해서 설명한다.

도 16을 참조하여, 본 발명의 실시예 6에 따른 드라이버회로 600은, 도 4에 나타낸 드라이버회로 200과 비교하여, 인버터 INV2를 제거한 점과, 트랜지스터 NT4, NT5를 새롭게 설치한 점이 다르다. 그 밖의 인버터 INV1, INV3에 관해서는 실시예 2의 도 4에 나타낸 드라이버회로(200)와 같은 구성이기 때문에 그 설명은 반복하지 않는다. 인버터 INV3 및 타이밍회로(10)는, 노드 N0 및 N1의 전압레벨을 제어하는 제어회로 CT6을 구성한다.

트랜지스터 NT5는, 노드 N0과 접지전압 GND 사이에 배치되고, 그 게이트는, 입력신호 IN의 입력을 수신한다. 또한, 트랜지스터 NT4는, 트랜지스터 NT1과 병렬로, 노드 Nb와 접지전압 GND 사이에 배치되고, 그 게이트는 노드 N1과 전기적으로 접속된다.

일례로서, 트랜지스터 NT4 및 NT5는, N 채널 MOS 트랜지스터로 한다. 이때, 트랜지스터 NT4 및 NT5의 전류구동력은, 트랜지스터 NT1과 비교하여 작은 것으로 한다. 구체적으로는, 트랜지스터 NT4 및 NT5의 게이트 폭은, 트랜지스터 NT1의 게이트 폭보다도 좁은 것으로 한다.

도 17의 타이밍도를 사용하여 본 발명의 실시예 6에 따른 드라이버회로(600)의 동작에 관해서 설명한다.

시간 T1에서, 입력신호 IN가 0V로부터 1V로 천이한 경우에 관해서 생각한다. 인버터 INV3은, 입력신호 IN의 반전신호를 노드 N1에 전달한다. 즉, 노드 N1은, 접지전압 GND와 전기적으로 결합되어, 노드 N1의 전압레벨은 0V로 설정된다. 이에 응답하여, 인버터 INV1의 트랜지스터 PT1이 온 하고, 전원전압 VDD와 노드 Nb가 전기적으로 결합된다. 따라서, 노드 Nb의 전압레벨은 1V가 된다. 트랜지스터 NT5는, 입력신호 IN에 응답하여 접지전압 GND와 노드 N0을 전기적으로 결합한다. 따라서, 노드 N0의 전압레벨은 0V로 설정된다.

한편, 타이밍회로(10)는, 시간 T1에서는 실시예 2에서 설명한 것처럼, 트랜지스터(1)가 입력신호 IN에 응답하여 비도통상태이기 때문에 동작하지 않는다. 이때, 이 경우, 노드 Nb의 전압레벨은, 1V로 설정되어 있기 때문에 타이밍회로(10)의 트랜지스터(2)는, 인버터(3)의 반전신호(0V)에 응답하여 도통상태이다.

다음에, 시간 T2에서, 입력신호 IN이 1V로부터 0V로 천이한 경우에 관해서 생각한다. 인버터 INV3은, 입력신호 IN의 반전신호를 노드 N1에 전달한다. 즉, 노 드 N1은, 전원전압 VDD와 전기적으로 결합되어, 노드 N1의 전압레벨은 0V로부터 1V로 설정된다. 따라서, 인버터 INV1의 트랜지스터 PT1은 오프된다.

한편, 타이밍회로(10)의 트랜지스터(2)는, 상술한 것처럼 온 상태이므로 시간 T2에서, 입력신호 IN이 1V로부터 0V로 천이한 경우, 트랜지스터(1)가 온 된다. 이에 따라, 도 5의 타이밍도에서 설명한 것과 같이 트랜지스터 1 및 2가 온하여, 전원전압 VDD와 노드 N0을 전기적으로 결합한다. 따라서, 노드 N0의 전압레벨은, 1V로 설정된다. 이것에 응답하여, 인버터 INV1의 트랜지스터 NT1이 온하여, 접지전압 GND와 노드 Nb가 전기적으로 결합되어, 노드 Nb의 전압레벨은 0V(「L」레벨)로 설정된다.

다음에, 노드 Nb의 전압레벨이 0V로 변화되면, 타이밍회로(10)는, 트랜지스터(2)를 오프로 한다. 즉, 타이밍회로(10)로부터 노드 N0에 대한 전원전압 VDD(1V)의 공급이 정지된다.

또한, 이 타이밍회로(10)의 동작과 동시에, 트랜지스터 NT4는 노드 N1의 전압레벨이 1V로 설정됨에 따라 온 상태로 되고, 접지전압 GND와 노드 Nb를 전기적으로 결합하여, 노드 Nb의 전압레벨을 0V로 설정한다.

따라서, 노드 Nb는, 입력신호 IN이 1V로부터 0V로 천이하는 기간에서, 트랜지스터 NT1 및 NT4가 함께 온 된다. 이 출력신호 OUT가 1V로부터 0V로 변화되는 천이기간에서는, 동작속도가 빠른 트랜지스터 NT1이 소정 기간 턴 온하기 때문에, 그 고속성을 유지하고, 출력신호 OUT가 0V로 설정된 후의 정상기간에는, 트랜지스터 NT4를 사용하여 0V로 고정한다.

즉, 누설전류가 큰 트랜지스터 NT1을 일시적으로 사용하여 데이터레벨을 고속으로 변화시키고, 정상상태에서는, 누설전류가 적은 저속의 트랜지스터를 사용하여 데이터레벨을 고정시킨다.

이 상태에서 노드 N0은, 상술한 것처럼, 타이밍회로(10)로부터의 전원전압 VDD의 공급이 정지되기 때문에 플로팅상태로 되지만, 트랜지스터 NT1의 게이트누설에 의해 완만하게 노드 N0의 전압레벨은 접지전압 GND 레벨로 떨어져서, 트랜지스터 NT1은 오프상태가 된다.

본 발명의 실시예 6의 드라이버회로(600), 즉 전류구동능력이 다른 2 종류의 트랜지스터를 사용하여, 동작 고속성을 확보함과 동시에, 누설전류가 큰 트랜지스터 NT1의 게이트전압을 비동작시에 0V로 설정함으로써, 누설전류를 더욱 감소할 수 있어, 결과적으로 드라이버회로 전체의 누설전류를 감소할 수 있다.

(실시예 6의 변형예 1)

도 18을 참조하여, 본 발명의 실시예 6의 변형예 1에 따른 드라이버회로 610은, 도 16에서 설명한 실시예 6의 드라이버회로 600과 비교하여, 타이밍회로 10을 타이밍회로 40으로 치환한 점이 다르다. 타이밍회로(40)는, 트랜지스터(41)와 인버터(42)를 포함한다. 인버터 INV3 및 타이밍회로(40)는, 노드 N0 및 N1의 전압레벨을 제어하는 제어회로 CT6#를 구성한다.

타이밍회로 40은, 타이밍회로 20과 마찬가지로 트랜지스터 NT1의 턴 온시에 일시적으로 전원전압 VDD와 노드 N0을 전기적으로 결합한다. 구체적으로는, 출력신호 OUT가 1V(「H」레벨)에서 트랜지스터(41)를 온하여, 노드 N1과 노드 N0을 전기 적으로 결합한다.

본 발명의 실시예 6의 변형예 1에 따른 드라이버회로 610의 동작에 관해서도 실시예 6의 도 17에서 설명한 드라이버회로 600의 동작과 마찬가지다.

구체적으로는, 입력신호 IN이 1V로부터 0V로 천이한 경우에 출력신호 OUT는, 1V이기 때문에, 타이밍회로(40)에 있어서, 트랜지스터(41)는, 노드 N1과 노드 N0을 전기적으로 도통상태로 설정한다. 인버터 INV3은, 입력신호 IN이 1V로부터 0V로 천이하는 데 응답하여 노드 N1과 전원전압 VDD(1V)을 전기적으로 결합한다. 이에 따라, 노드 N0과 해당 전원전압 VDD가 전기적으로 결합된다. 이것에 응답하여, 인버터 INV1의 트랜지스터 NT1이 온하고, 노드 Nb가 접지전압 GND(0V)와 전기적으로 결합된다. 이에 따라, 타이밍회로(40)는, 노드 N1과 노드 N0을 비접속으로 한다. 또한, 노드 N1이 1V가 됨에 따라 트랜지스터 NT4가 온 되어, 노드 Nb는 접지전압 GND와 전기적으로 결합된다.

따라서, 상술한 것처럼, 노드 Nb는, 입력신호 IN이 1V로부터 0V로 천이한 기간에 있어서, 트랜지스터 NT1 및 NT4가 동시에 온한다. 즉, 누설전류가 큰 트랜지스터 NT1을 일시적으로 사용하여 데이터 레벨을 고속으로 변화시키고, 정상상태에서는, 누설전류가 적은 저속의 트랜지스터를 사용하여 데이터레벨을 고정시킨다.

또한, 이 상태에서 노드 N0은, 상술한 것처럼, 전원전압 VDD의 공급이 정지하고, 플로팅상태가 되지만 트랜지스터 NT1의 게이트누설에 의해 완만하게 노드 N0의 전압레벨은 떨어져서, 트랜지스터 NT1은 오프상태로 된다.

본 발명의 실시예 6의 변형예 1에 따른 드라이버회로(610)에서도, 2종류의 트랜지스터를 사용하여, 동작 고속성을 확보함과 동시에, 누설전류가 큰 트랜지스터 NT1의 게이트전압을 비동작시에 0V로 설정함으로써, 누설전류를 더욱 감소할 수 있어, 결과적으로 드라이버회로 전체의 누설전류를 감소할 수 있다.

(실시예 6의 변형예 2)

본 발명의 실시예 6의 변형예 2는, 도 12의 실시예 5에서 설명한 2입력의 입력신호에 따라서 AND 논리연산결과를 출력하는 드라이버회로에서, 트랜지스터 NT1의 게이트에 공급하는 게이트전압을 비동작시에 완전히 접지전압 GND 레벨로 떨어뜨림으로써, 소비전력을 더 감소하는 구성에 관해서 설명한다.

도 19를 참조하여, 본 발명의 실시예 6의 변형예 2에 따른 드라이버회로 620는, 도 12의 드라이버회로 610과 비교하여, NAND 회로 ND0을 제거한 점과, 트랜지스터 NT4∼NT6를 더 설치한 점이 다르다. 또한, NAND 회로 ND1 및 타이밍회로(70)는, 노드 N0 및 N1의 전압레벨을 제어하는 제어회로 CT6a를 구성한다. 일례로서, 트랜지스터 NT4∼NT6은, N 채널 MOS 트랜지스터로 한다. 이때, 트랜지스터 NT4∼NT6의 전류구동력은, 트랜지스터 NT1과 비교하여 작게 한다. 구체적으로는, 트랜지스터 NT4∼NT6의 게이트 폭은, 트랜지스터 NT1의 게이트 폭보다도 좁게 한다.

트랜지스터 NT4는, 트랜지스터 NT1과 병렬로 노드 Nb와 접지전압 GND 사이에 배치되고, 그 게이트는 노드 N1과 전기적으로 결합된다. 트랜지스터 NT5 및 NT6은, 노드 N0과 접지전압 GND 사이에 직렬로 접속되고, 각각의 게이트는, 입력신호 IN2 및 IN1의 입력을 수신한다.

NAND 회로 ND1은, 상술한 것처럼, 입력신호 IN1 및 IN2의 입력에 따라서 그 NAND 논리연산결과를 노드 N1에 출력한다. 예를 들면, 입력신호 IN1 및 IN2가 함께「H」레벨로 설정되어 있을 때에는, 노드 N1은 「L」레벨, 즉 0V로 설정된다. 한편, 입력신호 IN1 및 IN2중 어느 한쪽이 「L」레벨일 때는, 노드 N1은 「H」레벨, 즉 1V로 설정된다.

타이밍회로(70)는, 상술한 것처럼 소정기간 노드 N0의 전압레벨을 조정한다.

도 20의 타이밍도를 사용하여 본 발명의 실시예 6의 변형예 2에 따른 드라이버회로(620)의 동작에 관해서 설명한다. 초기 상태에서, 입력신호 1N1은 0V로 하고, 입력신호 IN2는 1V로 한다.

시간 T1에서, 입력신호 IN1이 0V로부터 1V로 천이한 경우에 관해서 생각한다. 도 11에서 설명한 것과 같이 입력신호 IN1 및 IN2가 함께 1V로 설정되기 때문에, 이것에 응답하여 NAND 회로 ND1는, 노드 N1의 전압레벨을 0V로 설정한다. 이에 따라, 인버터 INV1의 트랜지스터 PT1이 온하여, 전원전압 VDD와 노드 Nb가 전기적으로 결합된다. 따라서, 노드 Nb의 전압레벨은 1V로 설정된다.

또한, 트랜지스터 NT5및 NT6은, 함께 입력신호 IN1 및 IN2(1V)에 응답하여 온 한다. 따라서, 접지전압 GND와 노드 N0이 전기적으로 결합되어, 노드 N0의 전압레벨은 0V로 된다.

한편, 타이밍회로(70)의 트랜지스터(73)는, 도 11의 타이밍도로 설명한 것과 마찬가지로, 출력신호 OUT가 「H」레벨인 경우에, 트랜지스터(73)는 도통상태로 설정되어 있다.

시간 T2에서, 입력신호 IN1이 1V로부터 0V로 천이한 경우에 관해서 생각한다. 이 경우에, NAND 회로 ND1은, 입력신호 IN1 및 IN2에 응답하여 노드 N1을 1V로 설정한다. 따라서, 트랜지스터 PT1은, 오프가 된다.

타이밍회로(70)에서, 입력신호 IN1이 0V에 응답하여 트랜지스터(71)가 온한다. 이 경우에, 트랜지스터(73)는 도통상태이다. 따라서, 전원전압 VDD와 노드 N0이 전기적으로 결합된다. 따라서, 결과적으로, 노드 N0의 전압레벨은 1V로 설정된다.

이에 따라, 인버터 INV1의 트랜지스터 NT1이 온 하고, 접지전압 GND와 노드 Nb가 전기적으로 결합된다. 따라서, 노드 Nb의 전압레벨은 0V로 설정된다.

다음에, 타이밍회로(70)는, 출력신호 OUT가 0V로 된 시간 이후에는, 다시 트랜지스터(73)를 오프로 하고, 전원전압 VDD와 노드 N0을 전기적으로 절단한다. 이에 따라, 노드 N0에 대한 전압공급이 차단되어, 트랜지스터 NT1은 오프가 된다.

한편, 이 타이밍회로(70)의 동작과 동시에, 트랜지스터 NT4는, 노드 N1의 전압레벨이 1V로 설정되는 데 따라, 온 상태가 되어 접지전압 GND와 노드 Nb를 전기적으로 결합하여, 노드 Nb의 전압레벨을 0V로 설정한다.

따라서, 노드 Nb는, 입력신호 IN이 1V로부터 0V로 천이하는 기간에서, 트랜지스터 NT1 및 NT4가 함께 온 된다. 이 출력신호 OUT가 1V로부터 0V로 변화하는 천이기간에서는, 동작속도가 빠른 트랜지스터 NT1이 소정 기간 턴 온하기 때문에, 그 고속성을 유지하고, 출력신호 OUT가 0V로 설정된 후의 정상기간에는, 트랜지스터 NT4를 사용하여 0V로 고정한다.

즉, 누설전류가 큰 트랜지스터 NT1을 일시적으로 사용하여 데이터 레벨을 고속으로 변화시키고, 정상상태에서는, 누설전류가 적은 저속의 트랜지스터를 사용하여 데이터 레벨을 고정시킨다.

이 상태에서 노드 N0은, 전압공급의 차단에 의해 플로팅상태로 되지만 트랜지스터 NT1의 게이트 누설에 의해 완만하게 노드 N0의 전압레벨은 떨어져서, 트랜지스터 NT1은 오프상태가 된다.

본 발명의 실시예 6의 변형예 2의 2 입력의 AND 회로 구성인 드라이버회로(620)에서도, 전류구동능력이 다른 2종류의 트랜지스터를 사용하여, 동작 고속성을 확보함과 동시에, 누설전류가 큰 트랜지스터 NT1의 게이트전압을 비동작시에 0V로 설정함으로써, 누설전류를 더 감소할 수 있어, 결과적으로 드라이버회로 전체의 누설전류를 감소할 수 있다.

(실시예 6의 변형예 3)

본 발명의 실시예 6의 변형예 3은, 2입력의 입력신호 IN1 및 IN2에 따라서 OR 논리연산결과인 출력신호 OUT를 출력하는 드라이버회로(630)의 회로구성에 관해서 설명한다.

도 21을 참조하여, 본 발명의 실시예 6의 변형예 3에 따른 드라이버회로(630)는, 도 14에 나타낸 실시예 5의 변형예에 따른 드라이버회로(510)와 비교하여 NOR회로 NR0을 제거한 점과, 트랜지스터 NT4∼NT6을 더 설치한 점이 다르다. 또한, NOR 회로 NR1 및 타이밍회로(80)는, 노드 N0 및 N1의 전압레벨을 제어하는 제어회로 CT6b를 구성한다.

트랜지스터 NT4는, 트랜지스터 NT1과 병렬로 노드 Nb와 접지전압 GND 사이에 배치되고, 그 게이트는 노드 N1과 전기적으로 결합된다. 트랜지스터 NT5 및 NT6은, 노드 N0과 접지전압 GND 사이에 각각 병렬로 접속되고, 각각의 게이트는, 입력신호 IN1 및 IN2의 입력을 수신한다.

도 22의 타이밍도를 사용하여 본 발명의 실시예 6의 변형예 3에 따른 드라이버회로(630)의 동작에 관해서 설명한다. 초기 상태에서, 입력신호 IN1 및 IN2는, 0V로 한다.

시간 T1에서, 입력신호 IN2가 0V로부터 1V로 천이한 경우에 관해서 생각한다. 도 15에 설명한 것과 마찬가지로 입력신호 IN1이 0V이고, 입력신호 IN2가 1V이기 때문에, 이것에 응답하여 NOR 회로 NR1은, 노드 N1의 전압레벨을 0V로 설정한다. 이에 따라 인버터 INV1의 트랜지스터 PT1이 온되어, 전원전압 VDD와 노드 Nb가 전기적으로 결합된다. 따라서, 노드 Nb의 전압레벨은, 1V로 설정된다.

또한, 트랜지스터 NT6은, 입력신호 IN2(1V)에 응답하여 온 한다. 따라서, 접지전압 GND와 노드 N0이 전기적으로 결합되어, 노드 N0의 전압레벨은 0V로 된다.

한편, 타이밍회로(80)의 트랜지스터(83)는, 도 15의 타이밍도로 설명한 것과 마찬가지로, 인버터(84)를 통한 출력신호 OUT의 반전신호의 입력을 수신한다. 따라서, 출력신호 OUT가 「H」레벨인 경우에, 트랜지스터(83)는 도통상태로 설정되어 있다.

시간 T2에서, 입력신호 IN2가 1V로부터 0V로 천이한 경우에 관해서 생각한다. 이 경우에, NOR 회로 NR1은, 입력신호 IN1 및 IN2에 응답하여 노드 N1을 1V로 설정한다. 따라서, 트랜지스터 PT1은, 오프가 된다.

한편, 타이밍회로(80)에 있어서, 입력신호 IN1 및 IN2가 함께 0V에 응답하여 트랜지스터 81 및 82가 온 된다. 이 경우에, 트랜지스터(83)는 도통상태이다. 따라서, 전원전압 VDD와 노드 N0이 전기적으로 결합된다. 따라서, 결과적으로 노드 N0의 전압레벨은 1V로 설정된다.

이에 따라, 인버터 INV1의 트랜지스터 NT1이 온하여, 접지전압 GND와 노드 Nb가 전기적으로 결합된다. 따라서, 노드 Nb의 전압 레벨은 0V로 설정된다.

또한, 타이밍회로(80)는, 출력신호 OUT가 0V로 된 시간 T4 이후에는, 트랜지스터(83)를 오프로 하고, 전원전압 VDD와 노드 N0의 전기적인 접속을 절단한다. 이에 따라, 노드 N0에 대한 전압공급이 차단되어, 트랜지스터 NT1은 오프가 된다.

한편, 이 타이밍회로(80)의 동작과 동시에, 트랜지스터 NT4는, 노드 N1의 전압레벨이 1V로 설정됨에 따라, 온상태가 되어 접지전압 GND와 노드 Nb를 전기적으로 결합하고, 노드 Nb의 전압레벨을 0V로 설정한다.

따라서, 노드 Nb는, 입력신호 IN이 1V로부터 0V로 천이하는 기간에서, 트랜지스터 NT1 및 NT4가 동시에 온된다. 이 출력신호 OUT가 1V로부터 0V로 변화되는 천이기간에서는, 동작속도가 빠른 트랜지스터 NT1이 소정 기간 턴 온하기 때문에, 그 고속성을 유지하고, 출력신호 OUT가 0V로 설정된 후의 정상기간에는, 트랜지스터 NT4를 사용하여 0V로 고정한다.

즉, 누설전류가 큰 트랜지스터 NT1을 일시적으로 사용하여 데이터 레벨을 고속으로 변화시키고, 정상상태에서는, 누설전류가 적은 저속의 트랜지스터를 사용하 여 데이터 레벨을 고정시킨다.

이 상태에서 노드 N0은, 상술한 것처럼, 전압공급의 차단에 의해 플로팅상태로 되지만 트랜지스터 NT1의 게이트누설에 의해 완만하게 노드 N0의 전압레벨은 떨어져서, 트랜지스터 NT1이 오프상태로 된다.

본 발명의 실시예 6의 변형예 3의 2입력의 OR 회로구성인 드라이버회로(630)에서도, 전류구동능력이 다른 2종류의 트랜지스터를 사용하여, 동작 고속성을 확보함과 동시에, 누설전류가 큰 트랜지스터 NT1의 게이트전압을 비동작시에 0V로 설정함으로써, 누설전류를 더욱 감소할 수 있어, 결과적으로 드라이버회로 전체의 누설전류를 감소할 수 있다.

(실시예 7)

상기한 실시예 6에서는, N 채널 MOS 트랜지스터에 관해서 전류구동능력이 높은 트랜지스터 NT1과 전류구동능력이 낮은 트랜지스터 NT4와의 2종류의 트랜지스터를 사용하여 동작 고속성을 확보함과 동시에 소비전력을 감소하는 구성에 관해서 설명하였다.

본 실시예 7에 관해서는, P 채널 MOS 트랜지스터에 관해서도 마찬가지로 전류구동능력이 높은 트랜지스터 및 낮은 트랜지스터의 2종류를 사용하여 동작 고속성을 확보함과 동시에 소비전력을 감소하는 구성에 관해서 설명한다.

도 23을 참조하여, 본 발명의 실시예 7에 따른 드라이버회로(700)는, 인버터 INV1, INV4 및 제어회로(90)를 포함한다.

인버터 INV1에 관해서는, 실시예 1에서 설명한 것과 마찬가지이므로, 그 상 세한 설명은 반복하지 않는다.

인버터 INV4는, 노드 Nb를 통해 인버터 INV1과 직렬로 접속되고, 인버터 INV1보다도 전압구동능력이 낮은 트랜지스터로 구성된다. 구체적으로는, 인버터 INV4는, 트랜지스터 PT4, NT4를 포함한다.

트랜지스터 PT4는, 전원전압 VDD와 노드 Nb 사이에 배치되고, 그 게이트는 노드 N2와 전기적으로 결합된다. 트랜지스터 NT4는, 접지전압 GND와 노드 Nb 사이에 배치되고, 그 게이트는 노드 N2와 전기적으로 결합된다.

제어회로(90)는, 인버터(93, 94)와, 트랜지스터(91, 92, 95, 96)를 포함한다.

트랜지스터(95)는, 전원전압 VDD와 노드 N1 사이에 배치되고, 그 게이트는 입력신호 IN의 입력을 수신한다. 트랜지스터(91)는, 노드 N1과 노드 N2 사이에 배치되고, 그 트랜지스터의 게이트는 인버터(93)를 통한 노드 Nb의 반전신호의 입력을 수신한다. 트랜지스터(92)는, 노드 N2와 노드 N0 사이에 배치되고, 그 게이트는 인버터(93)를 통한 노드 Nb의 반전신호의 입력을 수신한다. 트랜지스터(96)는, 노드 N0과 접지전압 GND 사이에 배치되고, 그 게이트는 입력신호 IN의 입력을 수신한다. 인버터(94)는, 입력신호 IN의 입력을 받아 그 반전신호를 노드 N2에 전달한다.

도 24의 타이밍도를 사용하여 본 발명의 실시예 7에 따른 드라이버회로(700)의 동작에 관해서 설명한다.

입력신호 IN이 0V인 정상상태에서, 노드 Nb는 0V로 설정되어 있다. 따라서, 제어회로(90)의 인버터(93)는, 노드 Nb의 전압레벨에 응답하여 온 한다. 따라서, 노드 N1과 노드 N2는 전기적으로 결합된다.

시간 T1에서, 입력신호 IN이 0V로부터 1V로 천이한 경우, 제어회로(90)의 인버터(94)는, 노드 N2를 0V로 설정한다. 이에 따라, 인버터 INV1은, 노드 N2의 전압레벨에 응답하여 온하고, 전원전압 VDD와 노드 Nb를 전기적으로 결합한다. 즉, 노드 Nb의 전압레벨은 1V로 설정된다. 또한, 노드 Nb의 전압레벨이 1V로 설정되면 제어회로(90)의 인버터(93)는, 트랜지스터 91을 오프함과 동시에 트랜지스터 92를 온한다. 따라서, 노드 N2와 노드 N0이 전기적으로 결합된다. 이에 따라, 노드 N1로의 전원공급이 차단되어, 트랜지스터 PT1은 오프가 된다.

한편, 시간 T1에서, 노드 N2의 전압레벨에 응답하여 인버터 INV4의 트랜지스터 PT4가 온한다. 이에 따라, 노드 Nb와 전원전압 VDD가 전기적으로 결합되고, 노드 Nb는 1V로 설정된다.

따라서, 트랜지스터 PT1 및 PT4의 동작에 따라, 노드 Nb는 1V로 설정된다. 또한, 제어회로(90)의 트랜지스터(96)는, 입력신호 IN(1V)에 응답하여 온하고, 노드 N0과 접지전압 GND를 전기적으로 결합한다.

다음에, 시간 T2에서, 입력신호 IN이 1V로부터 0V로 천이한 경우에 관해서 생각한다.

제어회로(90)의 인버터(94)는, 노드 N2를 1V로 설정한다. 상술한 것처럼, 트랜지스터(92)는 온하고, 노드 N2와 노드 N0은 전기적으로 접속된다. 따라서, 인버터 INV1의 트랜지스터 NT1이 온하여, 노드 Nb와 접지전압 GND가 전기적으로 결합된다. 이에 따라, 노드 Nb의 전압레벨은 0V로 설정된다. 노드 Nb가 0V로 됨에 따라서 제어회로(90)의 인버터(93)는, 트랜지스터 92를 오프함과 동시에 트랜지스터 91을 온한다. 따라서, 상술한 것처럼, 노드 N2와 노드 N1이 전기적으로 결합된다. 이에 따라, 노드 N0으로의 전원공급이 차단되어, 트랜지스터 NT1은 오프가 된다.

한편, 시간 T2에서, 노드 N2의 전압레벨에 응답하여 인버터 INV4의 트랜지스터 NT4가 온한다. 이에 따라, 노드 Nb와 접지전압 GND가 전기적으로 결합되고, 노드 Nb는 0V로 설정된다.

따라서, 트랜지스터 NT1 및 NT4의 동작에 따라 노드 Nb는 0V로 설정된다. 또한, 제어회로(90)의 트랜지스터(95)는, 입력신호 IN(0V)에 응답하여 온하고, 노드 N1과 전원전압 VDD를 전기적으로 결합한다.

상술한 것처럼, 입력신호 IN이 0V로부터 1V로 천이하는 기간에서는, 트랜지스터 PT1 및 PT4가 동시에 온된다. 이 출력신호 OUT가 0V로부터 1V로 변화되는 천이기간에서는, 동작속도가 빠른 트랜지스터 PT1이 소정 기간 턴 온하기 때문에, 그 고속성을 유지하고, 출력신호 OUT가 1V로 설정된 후의 정상기간에는, 트랜지스터 PT4를 사용하여 1V로 고정한다.

즉, 누설전류가 큰 트랜지스터 PT1을 일시적으로 사용하여 데이터 레벨을 고속으로 변화시키고, 정상상태에서는 누설전류가 적은 저속의 트랜지스터를 사용하여 데이터 레벨을 고정시킨다.

한편, 입력신호 IN이 1V로부터 0V로 천이하는 기간에서는, 트랜지스터 NT1 및 NT4가 함께 온한다. 이 출력신호 OUT가 1V로부터 0V로 변화하는 천이기간에서는, 동작속도가 빠른 트랜지스터 NT1이 소정 기간 턴 온하기 때문에, 그 고속성을 유지하고, 출력신호 OUT가 0V로 설정된 후의 정상기간에는, 트랜지스터 NT4를 사용하여 0V로 고정한다.

즉, 누설전류가 큰 트랜지스터 NT1을 일시적으로 사용하여 데이터 레벨을 고속으로 변화시키고, 정상상태에서는, 누설전류가 적은 저속의 트랜지스터를 사용하여 데이터 레벨을 고정시킨다.

이 정상기간에서 노드 N0 및 N1은, 상술한 것처럼 전압공급의 차단에 의해 동시에 플로팅상태로 되지만 트랜지스터 NT1 및 PT1의 게이트 누설에 의해 완만하게 노드 N0 및 N1의 각각의 전압레벨은 변화하여, 트랜지스터 NT1 및 PT1은 각각오프상태가 된다.

본 발명의 실시예 7의 드라이버회로(700)는, 전류구동능력이 다른 2종류의 트랜지스터를 전원전압 VDD측 및 접지전압 GND측 양쪽에 설치한 구성이다. 이에 따라, 드라이버회로(700)의 동작 고속성을 더욱 확보함과 동시에, 누설전류가 큰 트랜지스터 NT1 및 PT1의 게이트전압을 비동작시에 0V 및 1V로 설정함으로써, 누설전류를 더욱 감소할 수 있어, 결과적으로 드라이버회로 전체의 누설전류를 감소할 수 있다.

(실시예 8)

상기한 실시예 6 및 7에 관해서는, 전류구동능력이 다른 2종류의 트랜지스터를 사용하여 동작 고속성을 확보함과 동시에 소비전력을 감소하는 구성에 관해서 설명하였다.

본 실시예 8에 관해서는 드라이버회로의 대기시에, 구체적으로는, 입력신호 IN이 0V를 유지하고 있는 경우에, 외부로부터 수신된 잡음에 의해 출력신호 OUT가 받는 영향을 억제하는 구성에 관해서 설명한다.

도 25를 참조하여, 본 실시예 8의 드라이버회로(600a)는, 도 16의 드라이버회로(600)와 비교하여, 타이밍회로 10을 타이밍회로 10a로 치환한 점이 다르다. 그 밖의 점은, 마찬가지이기 때문에 그 상세한 설명은 반복하지 않는다.

타이밍회로 10a는, 타이밍회로 10과 비교하여, 트랜지스터(2#)를 더 포함한다. 그 밖의 점은, 마찬가지이기 때문에 그에 대한 상세한 설명은 반복하지 않는다. 트랜지스터 2#는, 트랜지스터 2와 병렬로, 트랜지스터 1과 노드 N0 사이에 배치되고, 외부로부터 입력된 제어신호/P를 게이트에 수신한다. 트랜지스터 2#는, P 채널 MOS 트랜지스터로 한다. 인버터 INV3 및 타이밍회로(10a)는, 노드 N0 및 N1의 전압레벨을 제어하는 제어회로 CT6a#를 구성한다. 또한, 트랜지스터 2#는, 잡음조정회로를 구성한다.

본 실시예 8의 드라이버회로(600a)는, 대기시에, 제어신호/P(0V)의 신호의 입력을 수신한다. 그 밖의 경우에는, 제어신호/P(1V)의 입력을 수신한다. 이 때의 동작은, 실시예 6의 드라이버회로(600)에서 설명한 것과 마찬가지이므로, 그 상세한 설명은 반복하지 않는다.

도 26의 타이밍도를 사용하여 본 발명의 실시예 8의 드라이버회로(600a)의 동작에 관해서 설명한다.

도 26을 참조하여, 대기기간의 시간 TT1에서, 출력신호 OUT가 잡음 영향에 의해 0V로부터 상승한 경우에 관해서 생각한다. 잡음으로서는, 일례로 도시하지 않 은 인접한 신호선의 전압레벨이 변화된 경우에 인접하는 신호선과의 결합용량에 의해 일어나는 경우가 있다. 여기서, 제어신호/P는, 0V로 설정되어 있다.

이 대기기간에서, 입력신호 IN은 0V를 유지하고 있다. 따라서, 노드 N1은 1V로 설정되어 있고, 전류구동능력이 낮은 트랜지스터 NT4가 온된 상태를 유지하고 있다. 이 트랜지스터 NT4는, 전류구동능력이 낮기 때문에 시간 TT1에 생긴 잡음이 해소되기 위해서는 기간 S2나 걸리게 된다.

본 실시예 8에서는, 대기시에, 외부로부터 제어신호/P(0V)가 입력된다. 이 경우, 예를 들면 시간 TT2에서, 출력신호 OUT가 잡음의 영향에 의해 0V로부터 상승한 경우에 관해서 생각한다. 제어신호/P(0V)의 입력에 따라, 트랜지스터 2#가 온한다. 입력신호 IN은 0V로 설정되어 있기 때문에 트랜지스터 1이 온하고 있다. 따라서, 트랜지스터 1 및 2#의 온에 따라 전원전압 VDD와 노드 N0이 전기적으로 결합되어, 노드 N0은 1V로 설정된다. 이에 따라, 전류구동능력이 높은 트랜지스터 NT1이 온한다. 따라서, 시간 TT2에서, 출력신호 OUT에 잡음이 생긴 경우에도 기간 S2 보다도 짧은 기간 S1에서 해소된다.

따라서, 본 실시예 8의 드라이버회로(600a) 구성에 의해, 대기시에 외부로부터 수신한 잡음에 의해 출력신호 OUT가 받는 영향을 억제할 수 있다.

이때, 대기시에, 외부로부터 입력되는 제어신호/P(「L」레벨)는, 잡음의 영향을 받기 쉬운 소정 기간 필요에 따라서 도시하지 않은 제어회로에 의해 입력되는 구성으로 할 수 있다. 또는, 소정 일정 주기로 외부로부터 입력되는 구성으로 할 수도 있다.

(실시예 8의 변형예 1)

도 27을 참조하여, 본 실시예8의 변형예 1에 따른 드라이버회로 600b는, 도 16의 드라이버회로 600과 비교하여, 타이밍회로 10을 타이밍회로 10b로 치환한 점이 다르다. 그 밖의 점은, 마찬가지이기 때문에 그에 대한 상세한 설명은 반복하지 않는다.

타이밍회로 10b는, 타이밍회로 10과 비교하여, 인버터(3)를 NOR 회로(4)로 치환한 점이 다르다. 그 밖의 점은 마찬가지이기 때문에 그에 대한 상세한 설명은 반복하지 않는다. NOR 회로(4)는, 출력노드 Nb와, 제어신호/P의 반전신호인 제어신호 P의 입력을 수신하여, 그 NOR 논리연산결과를 트랜지스터(2)의 게이트에 출력한다. 인버터 INV3 및 타이밍회로(10b)는, 노드 N0 및 N1의 전압레벨을 제어하는 제어회로 CT6b#를 구성한다. 또한, NOR 회로(4)는, 잡음조정회로를 구성한다.

본 실시예 8의 변형예 1에 따른 드라이버회로(600b)는, 대기시에 제어신호 P(1V)의 신호의 입력을 수신한다. 그 밖의 경우에는, 제어신호 P(0V)의 입력을 수신한다. 이 경우, NOR 회로(4)는, 인버터 3과 마찬가지로 동작하여, 본 실시예 8의 변형예 1에 따른 드라이버회로(600b)의 동작은, 실시예 6의 드라이버회로(600)에서 설명한 것과 마찬가지이기 때문에 그에 대한 상세한 설명은 반복하지 않는다.

여기서, 대기시에 제어신호 P(1V)의 입력에 따라, NOR 회로(4)의 출력신호는 1V로 설정된다. 이에 따라, 트랜지스터(2)가 온한다. 대기시에는, 입력신호 IN이 0V이기 때문에, 트랜지스터 1 및 2가 온한다. 따라서, 전원전압 VDD와 노드 N0이 전기적으로 결합되어, 노드 N0이 1V로 설정된다. 이 때문에, 전류구동능력이 높은 트랜지스터 NT1이 온한다.

따라서, 상기한 실시예 8의 드라이버회로(600a)에서 설명한 것과 마찬가지의 동작을 실행한다. 즉, 본 실시예 8의 변형예 1에 따른 드라이버회로(600b)의 구성에서도, 대기시에 외부로부터 수신한 잡음에 의해 출력신호 OUT가 받는 영향을 억제할 수 있다.

이때, 본 실시예 8 및 그 변형예 1에서 설명한 구성은, 실시예 6의 변형예에서 설명한 드라이버회로에 관해서도 마찬가지로 적용 가능하다.

(실시예 8의 변형예 2)

본 실시예 8의 변형예 2는, 잡음의 영향을 받기 쉬운 경우, 구체적으로는, 복수의 드라이버회로가 인접하여 배치되는 구성에서, 잡음의 영향을 억제하는 구성에 관해서 설명한다.

도 28을 참조하여, 드라이버회로 DV1은, 입력신호 IN1에 응답하여 출력신호 OUT1을 설정한다. 드라이버회로 DV2는, 입력신호 IN2에 응답하여 출력신호 OUT2를 설정한다. 또한, 인버터 IV1은, 입력신호 IN2를 반전한 제어신호/P로서 드라이버회로 DV1에 입력한다. 인버터 IV2는, 입력신호 IN1을 반전하여 제어신호/P로서 드라이버회로 DV2에 입력한다. 이때, 도 28에 도시된 커패시터 Cp는, 드라이버회로(DV1, DV2)의 출력신호 OUT1 및 OUT2가 각각 전달되는 신호선간에 생기는 결합용량이다.

드라이버회로 DV1 및 DV2는, 각각, 일례로서 실시예 8에서 설명한 드라이버회로(600a)에 해당한다.

여기서, 도 29의 타이밍도를 사용하여 드라이버회로 DV1이 동작하는 경우에 관해서 설명한다. 이때, 드라이버회로 DV2는 대기할 때이다.

시간 TT3에서, 입력신호 IN1이 1V로 설정되면, 상술한 것과 마찬가지로 드라이버회로 DV1이 동작하여, 출력신호 OUT1을 1V로 설정한다.

이때, 인접한 드라이버회로 DV2의 입력신호 IN1은, 0V로 설정되어 있기 때문에 그 출력신호 OUT2는 0V이다.

시간 TT3#에서, 출력신호 OUT2를 전달하는 신호선은, 출력신호 OUT1이 1V로 설정됨에 따라 그 결합용량에 의해 0V로부터 상승하는 잡음이 생긴다.

여기서, 드라이버회로 DV2의 제어신호/P는, 입력신호 IN1(1V)의 설정에 따라 0V로 설정된다. 따라서, 실시예 8에서 설명한 것과 마찬가지로 제어신호/P(0V)의 설정에 따라, 전류구동능력이 높은 트랜지스터 NT1이 온한다. 이에 따라, 출력신호 OUT2에 생기는 잡음이 해소된다.

한편, 시간 TT4에서, 드라이버회로 DV1에 입력되는 입력신호 IN1이 0V로 설정된다.

다음에, 시간 TT4#에서, 드라이버회로 DV1의 출력신호 OUT1은 0V로 설정된다.

이때, 시간 TT4#에서, 출력신호 OUT2를 전달하는 신호선은, 출력신호 OUT1이 0V로 설정됨에 따라, 그 결합용량에 의해 0V로부터 약간 낮은 잡음이 발생한다. 이 경우, 출력신호 OUT1 및 출력신호 OUT2를 전달하는 신호선은, 동시에 0V이기 때문에 잡음레벨은 경미하고, 전류구동능력이 낮은 트랜지스터 NT4의 온에 의해 충분히 잡음을 해소할 수 있다.

따라서, 복수의 드라이버회로가 인접하게 배치되는 구성에서, 즉 잡음이 생기기 쉬운 상황에서도 본 실시예 8의 변형예 2에 따른 구성에 의해 충분히 잡음의 영향을 억제할 수 있다.

도 30을 참조하여, 드라이버회로 DV1#는, 입력신호 IN1에 응답하여 출력신호 OUT1을 설정한다. 드라이버회로 DV2#는, 입력신호 IN2에 응답하여 출력신호 OUT2를 설정한다. 구체적으로는, 드라이버회로 DV1# 및 DV2#은, 일례로서 실시예 8의 변형예 1에 따른 드라이버회로(600b)에 해당한다. 또한, 입력신호 IN2는, 제어신호 P로서 드라이버회로 DV1#에 입력된다. 입력신호 IN1은, 제어신호 P로서 드라이버회로 DV2#에 입력된다. 이때, 도 30에 도시된 커패시터 Cp는, 드라이버회로 DV1#, DV2#의 출력신호 OUT1 및 OUT2가 각각 전달되는 신호선간에 생기는 결합용량이다.

동작에 관해서는, 상기한 도 29의 타이밍도에서 설명한 것과 마찬가지다. 구체적으로는, 한쪽의 드라이버회로의 입력신호 IN1(IN2)이 1V로 설정됨에 따라, 다른쪽의 드라이버회로의 출력신호 OUT2(OUT1)에 잡음이 생기는 경우가 있다. 이 경우, 한쪽의 드라이버회로의 입력신호 IN1(IN2)이 1V로 설정됨에 따라, 다른쪽의 드라이버회로에 제어신호 P(1V)가 입력된다.

이에 따라, 실시예 8의 변형예 1의 드라이버회로(600b)에 제어신호 P가 입력된 경우와 같은 동작을 실행하여, 생기는 잡음을 해소한다.

따라서, 복수의 드라이버회로가 인접하게 배치되는 구성에서, 즉 잡음이 생기기 쉬운 상황에서나 본 실시예 8의 변형예 2에 따른 도 30의 구성에서도 충분히 잡음의 영향을 억제할 수 있다.

이때, 본 실시예 8의 변형예 2에서는, 드라이버회로 600a 및 600b를 사용하여 잡음의 영향을 억제하는 구성에 관해서 설명하였지만, 본 실시예 8 및 그 변형예 1에서 설명한 구성을 실시예 6의 변형예에서 설명한 드라이버회로에 관해서 적용한 구성에 관해서도 마찬가지로 적용 가능하다.

이때, 상기한 실시예의 드라이버회로에서는, 게이트 산화막을 박막화함으로써, 게이트 누설전류가 증대하는 것에 관해서 설명하였다. 한편, 트랜지스터 NT1과 마찬가지로 동작속도가 요구되는 트랜지스터에 관해서는, 게이트 산화막을 박막화해야 하지만, 그 이외의 고속성이 요구되지 않는 트랜지스터에 관해서는 박막화할 필요는 없다. 따라서, 트랜지스터 NT1 및 PT1만 박막화하고, 그 이외의 트랜지스터에 관해서는 게이트 산화막을 통상의 막두께로 함으로써, 전체적으로 트랜지스터의 게이트 누설전류를 감소하는 것이 가능하다. 구체적으로는, 트랜지스터 NT1 및 PT1에 관해서는 박막화하는 공정을 다른 트랜지스터와 분리함으로써 제조가 가능해진다.

또한, 비유전율이 높은 소위 고 유전체의 게이트 산화막을 사용함으로써, 이산화규소로 구성된 게이트 산화막의 경우와 비교하여 전계 강도를 상승시킬 수 있다. 즉, 고 유전체의 게이트 산화막을 사용함으로써 고속의 트랜지스터를 실현하는 것이 가능해진다.

따라서, 게이트 산화막 두께를 박막화한 경우에, 게이트전압을 일시적으로 높게 하지 않은 경우이더라도, 성능이 동일한 고속 트랜지스터를 실현하는 것이 가 능해진다. 즉, 이러한 고 유전체의 게이트 산화막을, 예를 들면 트랜지스터 NT1 및 PT1에 사용함으로써, 결과적으로 게이트 누설전류를 감소하는 것이 가능해진다.

이상 설명한 것처럼, 본 발명의 반도체장치는, 제 1 및 제 2 내부노드의 전압레벨에 따라서 온하는 제 1 및 제 2 트랜지스터와, 제 1 및 제 2 내부노드의 전압을 제어하는 제어회로를 포함한다. 또한, 제어회로는, 접속되는 내부노드의 전압을 제 1 및 제 2 전압과는 다른 레벨로 설정하는 전압조정회로를 포함한다. 이 전압조정회로에 의해, 접속된 트랜지스터의 게이트전압을 조정할 수 있고, 트랜지스터에 공급되는 게이트전압에 의해 생기는 게이트 누설전류를 감소할 수 있다.

또한, 본 발명의 반도체장치는, 제 1 및 제 2 내부노드의 전압레벨에 따라서 온하는 제 1 및 제 2 트랜지스터와, 제 2 트랜지스터와 병렬로 출력노드와 제 2 전압 사이에 접속된 제 3 트랜지스터와, 제 1 및 제 2 내부노드의 전압을 제어하는 제어회로를 설치한다. 제어회로는, 제 2 및 제 3 트랜지스터의 턴 온시에, 제 1 트랜지스터를 턴 오프하기 위한 제 1 및 제 2 전압 중 한쪽을 소정 기간 제 2 내부노드에 공급한다. 또한, 제 2 트랜지스터는, 제 3 트랜지스터보다도 제 2 전압을 공급하는 구동력이 크다. 이 구성에 따라, 소정 기간 구동력이 큰 제 2 트랜지스터를 사용하여 제 2 전압을 출력노드에 공급한다. 이에 따라, 구동력이 큰 제 2 트랜지스터를 사용하여 드라이버회로를 고속 동작시킴과 동시에, 소정 기간만 누설이 큰 제 2 트랜지스터를 동작시키기 때문에 누설전류를 감소할 수 있다.

또한, 본 발명의 반도체장치는, 제 1 및 제 2 내부노드의 전압레벨에 따라서 온하는 제 1 및 제 2 트랜지스터와, 제 3 내부노드의 전압레벨에 따라서 상보적으로 온하는 제 3 및 제 4 트랜지스터와, 제 1, 제 2 및 제 3 내부노드의 전압을 제어하는 제어회로를 설치한다. 제어회로는, 입력신호에 응답하여 제 3 내부노드를 제 1 및 제 2 전압 중 한쪽에 설정하고, 제 3 내부노드를 제 1 및 제 2 내부노드 중 어느 하나와 소정 기간 접속하는 접속회로를 갖는다. 또한, 제 1 및 제 2 트랜지스터의 구동력은, 제 3 및 제 4 트랜지스터의 구동력보다도 크다. 이 구성에 따라, 소정 기간 구동력이 큰 제 1 및 제 2 트랜지스터를 사용하여 제 1 및 제 2 전압을 각각 출력노드에 공급한다. 이에 따라, 구동력이 큰 제 1 및 제 2 트랜지스터를 사용하여 드라이버회로를 고속 동작시킴과 동시에, 소정기간만 누설이 큰 제 1 및 제 2 트랜지스터를 동작시키기 때문에 누설전류를 감소할 수 있다.

또한, 본 발명의 반도체장치는, 제어회로에서, 대기시에 인접한 드라이버회로에 입력된 입력신호에 따라서 제 2 및 제 3 트랜지스터가 턴 온하는 제 1 및 제 2 전압 중 한쪽을 제 1 내부노드에 공급한다. 이에 따라, 대기시에, 제 1 내부노드에 트랜지스터가 턴 온하는 전압이 공급되어, 잡음이 생긴 경우에도 그 잡음을 해소할 수 있다.

Claims (3)

1. 입력노드에 수신된 입력신호에 따라서 출력노드에 전압을 구동하기 위한 드라이버회로를 구비하고,

   상기 드라이버회로는,

   제 1 전압과 상기 출력노드 사이에 접속되어, 제 1 내부노드의 전압레벨에 따라서 온·오프하는 제 1 트랜지스터와,

   상기 출력노드와 제 2 전압 사이에 접속되어, 제 2 내부노드의 전압레벨에 따라서 상기 제 1 트랜지스터와 상보적으로 온·오프하는 제 2 트랜지스터와,

   상기 입력신호에 따라서 상기 제 1 및 제 2 트랜지스터를 상보적으로 온시키기 위해서, 상기 제 1 및 제 2 내부노드의 전압을 제어하기 위한 제어회로를 포함하고,

   상기 제어회로는, 상기 제 1 및 제 2 내부노드의 적어도 한쪽에 접속되는 전압조정회로를 갖고,

   상기 전압조정회로는, 접속되는 내부노드의 전압레벨에 따라서 상기 접속되는 내부노드에 대응하는 트랜지스터가 턴 온 상태일 때, 상기 접속되는 내부노드의 전압을 상기 제 1 및 제 2 전압과는 다른 레벨로 설정하고,

   상기 제어회로는 상기 적어도 한쪽의 트랜지스터에 대응하여 설치되는 타이밍 회로를 더욱 구비하고,

   상기 타이밍 회로는 상기 대응하는 트랜지스터의 턴 온시에 있어서, 상기 제1 및 제 2 전압 중 상기 대응하는 트랜지스터를 온시키는 상기 제 1 및 제 2 전압의 한쪽과, 상기 접속되는 내부노드를 소정기간 접속하는 것을 특징으로 하는 반도체장치.
2. 입력노드에 수신된 입력신호에 따라서 출력노드에 전압을 구동하기 위한 드라이버회로를 구비하고,

   상기 드라이버회로는,

   제 1 전압과 상기 출력노드 사이에 접속되어, 제 1 내부노드의 전압레벨에 따라서 온·오프하는 제 1 트랜지스터와,

   상기 출력노드와 제 2 전압 사이에 접속되어, 제 2 내부노드의 전압레벨에 따라서 온·오프하는 제 2 트랜지스터와,

   상기 출력노드와 상기 제 2 전압 사이에 상기 제 2 트랜지스터와 병렬로 접속되고, 상기 제 1 내부노드의 전압레벨에 따라서 상기 제 1 트랜지스터와 상보적으로 온·오프하는 제 3 트랜지스터와,

   상기 입력신호에 따라서 상기 제 1 트랜지스터와 제 2 및 제 3 트랜지스터를 상보적으로 온시키기 위해서, 상기 제 1 및 제 2 내부노드의 전압을 제어하기 위한 제어회로를 포함하고,

   상기 제어회로는, 상기 제 2 및 제 3 트랜지스터의 턴 온시에, 상기 제 1 트랜지스터를 턴 오프하기 위해서 상기 제 2 및 제 3 트랜지스터가 턴 온하는 제 1 및 제 2 전압 중 한쪽을 상기 제 1 내부노드에 설정함과 동시에, 소정기간, 상기 제 2 내부노드에 대하여 상기 한쪽의 전압을 공급하고,

   상기 제 2 트랜지스터는, 상기 제 3 트랜지스터로부터 상기 제 2 전압을 상기 출력노드로 공급하는 구동력이 큰 것을 특징으로 하는 반도체장치.
3. 서로 인접하게 배치되어, 각각이, 입력노드에 수신된 입력신호에 따라서 출력노드에 전압을 구동하기 위한 제 1 및 제 2 드라이버회로를 구비하고,

   각 상기 드라이버회로는,

   제 1 전압과 상기 출력노드 사이에 접속되어, 제 1 내부노드의 전압레벨에 따라서 온·오프하는 제 1 트랜지스터와,

   상기 출력노드와 제 2 전압 사이에 접속되어, 제 2 내부노드의 전압레벨에 따라서 온·오프하는 제 2 트랜지스터와,

   상기 출력노드와 상기 제 2 전압 사이에 상기 제 2 트랜지스터와 병렬로 접속되어, 상기 제 1 내부노드의 전압레벨에 따라서 상기 제 1 트랜지스터와 상보적으로 온· 오프하는 제 3 트랜지스터와,

   상기 입력신호에 따라서, 상기 제 1 트랜지스터와 제 2 및 제 3 트랜지스터를 상보적으로 온시키기 위해서, 상기 제 1 및 제 2 내부노드의 전압을 제어하기 위한 제어회로를 포함하고,

   각 상기 제어회로는, 상기 제 2 및 제 3 트랜지스터의 턴 온시에, 상기 제 1 트랜지스터를 턴 오프하기 위해서 상기 제 2 및 제 3 트랜지스터가 턴 온하는 제 1 및 제 2 전압 중 한쪽을 상기 제 1 내부노드에 설정함과 동시에, 소정기간, 상기 제 2 내부노드에 대하여 상기 한쪽의 전압을 공급하고,

   상기 제 2 트랜지스터는, 상기 제 3 트랜지스터로부터 상기 제 2 전압을 상기 출력노드로 공급하는 구동력이 크고,

   각 상기 제어회로는, 대기시에 인접하는 드라이버회로에 입력된 입력신호에 따라서 상기 제 2 및 제 3 트랜지스터가 턴 온하는 상기 제 1 및 제 2 전압 중 한쪽을 상기 제 1 내부노드에 공급하는 잡음조정회로를 포함한 것을 특징으로 하는 반도체장치.

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