JPH113157A - バスドライバ回路 - Google Patents
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- JPH113157A JPH113157A JP9154101A JP15410197A JPH113157A JP H113157 A JPH113157 A JP H113157A JP 9154101 A JP9154101 A JP 9154101A JP 15410197 A JP15410197 A JP 15410197A JP H113157 A JPH113157 A JP H113157A
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Abstract
(57)【要約】
【課題】 ドライバトランジスタに電源側および接地側
リークカットスイッチを直列に接続しており、この直列
接続によりバス駆動力が低下する。 【解決手段】 ＶＰＰ＜−＞ＧＮＤの否定スリープ信号
により制御されるｐＭＯＳトランジスタＰ６と、ＶＤＤ
＜−＞ＶＢＢのスリープ信号により制御されるｎＭＯＳ
トランジスタＮ７と、データおよびイネーブル信号によ
り制御される第１，第２のＭＯＳトランジスタ群と、Ｖ
ＤＤに接続され、第１のＭＯＳトランジスタ群の出力信
号により制御されるドライバトランジスタＰ１と、第２
のＭＯＳトランジスタ群により制御されるドライバトラ
ンジスタＮ１とを備えた。
リークカットスイッチを直列に接続しており、この直列
接続によりバス駆動力が低下する。 【解決手段】 ＶＰＰ＜−＞ＧＮＤの否定スリープ信号
により制御されるｐＭＯＳトランジスタＰ６と、ＶＤＤ
＜−＞ＶＢＢのスリープ信号により制御されるｎＭＯＳ
トランジスタＮ７と、データおよびイネーブル信号によ
り制御される第１，第２のＭＯＳトランジスタ群と、Ｖ
ＤＤに接続され、第１のＭＯＳトランジスタ群の出力信
号により制御されるドライバトランジスタＰ１と、第２
のＭＯＳトランジスタ群により制御されるドライバトラ
ンジスタＮ１とを備えた。
Description
【０００１】
【発明の属する技術分野】この発明は、低閾値電圧のＣ
ＭＯＳ回路のリーク電流をカットする構成を有する半導
体装置におけるバスドライバ回路に関するものである。
ＭＯＳ回路のリーク電流をカットする構成を有する半導
体装置におけるバスドライバ回路に関するものである。
【０００２】
【従来の技術】図１３は例えば特願平２−２７１５７４
号に示された従来の半導体装置を示すブロック構成図で
あり、図において、ＶＤＤは電源電圧、ＧＮＤはＶＤＤ
よりも小さい電源電圧であるグランド電圧（０Ｖ）、Ｑ
１，Ｑ２はそれぞれｐＭＯＳトランジスタ，ｎＭＯＳト
ランジスタである。ＶＤＤＶはｐＭＯＳトランジスタＱ
１を介してＶＤＤが印加された仮想電源線、ＧＮＤＶは
ｎＭＯＳトランジスタＱ２を介してＧＮＤが印加された
仮想グランド線、ＳＬおよび￣ＳＬはそれぞれｐＭＯＳ
トランジスタＱ１，ｎＭＯＳトランジスタＱ２のゲート
電極に供給されるスリープ信号である。
号に示された従来の半導体装置を示すブロック構成図で
あり、図において、ＶＤＤは電源電圧、ＧＮＤはＶＤＤ
よりも小さい電源電圧であるグランド電圧（０Ｖ）、Ｑ
１，Ｑ２はそれぞれｐＭＯＳトランジスタ，ｎＭＯＳト
ランジスタである。ＶＤＤＶはｐＭＯＳトランジスタＱ
１を介してＶＤＤが印加された仮想電源線、ＧＮＤＶは
ｎＭＯＳトランジスタＱ２を介してＧＮＤが印加された
仮想グランド線、ＳＬおよび￣ＳＬはそれぞれｐＭＯＳ
トランジスタＱ１，ｎＭＯＳトランジスタＱ２のゲート
電極に供給されるスリープ信号である。
【０００３】１１はＶＤＤＶ、ＧＮＤＶの電圧を電源電
圧としたトランジスタ回路で構成され、例えば図のよう
にＮＡＮＤ回路１１ａを含んだ論理回路部である。１２
は論理回路部１１がアクティブ状態またはスタンバイ状
態となることを示す制御信号Ｓ１，Ｓ２を生成する状態
制御回路、１３はＶＤＤより高い電圧（以下、ＶＰＰ）
を発生する高電圧発生回路、１４はＧＮＤより低い電圧
（以下、ＶＢＢ）を発生する低電圧発生回路、１５は入
力されるＶＰＰとＧＮＤとを制御信号Ｓ１に応じて選択
的に出力する選択回路、１６は入力されるＶＤＤとＶＢ
Ｂとを制御信号Ｓ２に応じて選択的に出力する選択回路
である。
圧としたトランジスタ回路で構成され、例えば図のよう
にＮＡＮＤ回路１１ａを含んだ論理回路部である。１２
は論理回路部１１がアクティブ状態またはスタンバイ状
態となることを示す制御信号Ｓ１，Ｓ２を生成する状態
制御回路、１３はＶＤＤより高い電圧（以下、ＶＰＰ）
を発生する高電圧発生回路、１４はＧＮＤより低い電圧
（以下、ＶＢＢ）を発生する低電圧発生回路、１５は入
力されるＶＰＰとＧＮＤとを制御信号Ｓ１に応じて選択
的に出力する選択回路、１６は入力されるＶＤＤとＶＢ
Ｂとを制御信号Ｓ２に応じて選択的に出力する選択回路
である。
【０００４】次に動作について説明する。近年、低消費
電力の観点からＣＭＯＳＬＳＩの電源電圧が低下してき
ており、今後はこの傾向が一層強くなる。低電源電圧下
でも性能を維持するためにはトランジスタのドレイン電
流を確保すると共に、閾値による損失を少なくする必要
がある。即ち、電源電圧の低下に併せてＭＯＳトランジ
スタの閾値電圧も小さくする必要がある。しかしなが
ら、閾値電圧を下げるとサブスレッショホールド電流が
増加するため、待機時のリーク電流が大きくなってしま
う。そこで、このリーク電流をカットする方策として図
１３の回路構成が提案されている。
電力の観点からＣＭＯＳＬＳＩの電源電圧が低下してき
ており、今後はこの傾向が一層強くなる。低電源電圧下
でも性能を維持するためにはトランジスタのドレイン電
流を確保すると共に、閾値による損失を少なくする必要
がある。即ち、電源電圧の低下に併せてＭＯＳトランジ
スタの閾値電圧も小さくする必要がある。しかしなが
ら、閾値電圧を下げるとサブスレッショホールド電流が
増加するため、待機時のリーク電流が大きくなってしま
う。そこで、このリーク電流をカットする方策として図
１３の回路構成が提案されている。
【０００５】図１３において、状態制御回路１２は、制
御信号Ｓ１，Ｓ２を生成し、選択回路１５は、その制御
信号Ｓ１に応じて選択的にスリープ信号ＳＬであるＶＤ
Ｄより高い電圧であるＶＰＰとＧＮＤとを出力する。ま
た、選択回路１６は、その制御信号Ｓ２に応じて選択的
にスリープ信号￣ＳＬであるＶＤＤとＧＮＤより低い電
圧であるＶＢＢとを出力する。ここで、電源側リークカ
ットスイッチのｐＭＯＳトランジスタＱ１の場合は、ス
リープ信号ＳＬが“Ｌｏｗ”の時は、ｐＭＯＳトランジ
スタＱ１がオンし、ＶＤＤから電荷が供給され論理回路
部１１は通常どおりに動作する。スリープ信号ＳＬが
“Ｈｉｇｈ”の時は、ｐＭＯＳトランジスタＱ１がオフ
し、論理回路部１１は停止する。
御信号Ｓ１，Ｓ２を生成し、選択回路１５は、その制御
信号Ｓ１に応じて選択的にスリープ信号ＳＬであるＶＤ
Ｄより高い電圧であるＶＰＰとＧＮＤとを出力する。ま
た、選択回路１６は、その制御信号Ｓ２に応じて選択的
にスリープ信号￣ＳＬであるＶＤＤとＧＮＤより低い電
圧であるＶＢＢとを出力する。ここで、電源側リークカ
ットスイッチのｐＭＯＳトランジスタＱ１の場合は、ス
リープ信号ＳＬが“Ｌｏｗ”の時は、ｐＭＯＳトランジ
スタＱ１がオンし、ＶＤＤから電荷が供給され論理回路
部１１は通常どおりに動作する。スリープ信号ＳＬが
“Ｈｉｇｈ”の時は、ｐＭＯＳトランジスタＱ１がオフ
し、論理回路部１１は停止する。
【０００６】この時、ｐＭＯＳトランジスタＱ１のゲー
ト電極には、ＶＰＰ＞ＶＤＤなる高い電源電圧ＶＰＰが
印加されるので、ｐＭＯＳトランジスタＱ１のリーク電
流はカットされる。サブスレッショホールド電流は、ゲ
ート電圧に比例して指数関数的に小さくなるので、ｄＶ
＝ＶＰＰ−ＶＤＤの指数で効果が現れる。例えば、ディ
ープサブミクロンプロセスでは、ｄＶが０．１Ｖでリー
ク電流は１桁小さくなるので、電源を数百ｍＶ動かすだ
けでリーク電流を無視できるレベルまで下げることがで
きる。
ト電極には、ＶＰＰ＞ＶＤＤなる高い電源電圧ＶＰＰが
印加されるので、ｐＭＯＳトランジスタＱ１のリーク電
流はカットされる。サブスレッショホールド電流は、ゲ
ート電圧に比例して指数関数的に小さくなるので、ｄＶ
＝ＶＰＰ−ＶＤＤの指数で効果が現れる。例えば、ディ
ープサブミクロンプロセスでは、ｄＶが０．１Ｖでリー
ク電流は１桁小さくなるので、電源を数百ｍＶ動かすだ
けでリーク電流を無視できるレベルまで下げることがで
きる。
【０００７】同様に接地側リークカットスイッチのｎＭ
ＯＳトランジスタＱ２の場合は、否定スリープ信号￣Ｓ
Ｌが“Ｈｉｇｈ”の時は、ｎＭＯＳトランジスタＱ２が
オンし、論理回路部１１からＧＮＤに電荷が流れ、論理
回路部１１は通常どおりに動作する。否定スリープ信号
￣ＳＬが“Ｌｏｗ”の時は、ｎＭＯＳトランジスタＱ２
がオフし、論理回路部１１は停止する。この時、ｎＭＯ
ＳトランジスタＱ２のゲート電極には、ＶＢＢ＜ＧＮＤ
なる低い電源電圧ＶＢＢが印加されるので、ｎＭＯＳト
ランジスタＱ２のリーク電流はカットされる。この場合
もサブスレッショホールド電流は、ゲート電圧に比例し
て指数関数的に小さくなるので、ｄＶ＝ＧＮＤ−ＶＢＢ
の指数で効果が現れる。
ＯＳトランジスタＱ２の場合は、否定スリープ信号￣Ｓ
Ｌが“Ｈｉｇｈ”の時は、ｎＭＯＳトランジスタＱ２が
オンし、論理回路部１１からＧＮＤに電荷が流れ、論理
回路部１１は通常どおりに動作する。否定スリープ信号
￣ＳＬが“Ｌｏｗ”の時は、ｎＭＯＳトランジスタＱ２
がオフし、論理回路部１１は停止する。この時、ｎＭＯ
ＳトランジスタＱ２のゲート電極には、ＶＢＢ＜ＧＮＤ
なる低い電源電圧ＶＢＢが印加されるので、ｎＭＯＳト
ランジスタＱ２のリーク電流はカットされる。この場合
もサブスレッショホールド電流は、ゲート電圧に比例し
て指数関数的に小さくなるので、ｄＶ＝ＧＮＤ−ＶＢＢ
の指数で効果が現れる。
【０００８】また、図１４は図１３の半導体装置をバス
ドライバ回路に応用した場合の回路図であり、図におい
て、ＮＡＮＤ３は否定論理積回路、ＮＯＲ３は否定論理
和回路、ＩＮＶ３０は否定回路、１７はそれらＮＡＮＤ
３，ＮＯＲ３およびＩＮＶ３０の電源線である。Ｐ３１
はＶＰＰ＜−＞ＧＮＤから成る振幅のスリープ信号によ
って動作する電源側リークカットスイッチとしてのｐＭ
ＯＳトランジスタ、Ｎ３１はＶＤＤ＜−＞ＶＢＢから成
る振幅の否定スリープ信号によって動作する接地側リー
クカットスイッチとしてのｎＭＯＳトランジスタであ
る。Ｐ３０はＮＡＮＤ３にゲート電極が接続されたドラ
イバトランジスタとしてのｐＭＯＳトランジスタ、Ｎ３
０はＮＯＲ３にゲート電極が接続されたドライバトラン
ジスタとしてのｎＭＯＳトランジスタである。ここで、
ＶＰＰ＜−＞ＧＮＤとは、ＶＤＤよりも高いＶＰＰから
ＧＮＤの間の振幅を持たせることを意味し、また、ＶＤ
Ｄ＜−＞ＶＢＢとは、ＶＤＤからＧＮＤよりも低いＶＢ
Ｂの間の振幅を持たせることを意味するものである。
ドライバ回路に応用した場合の回路図であり、図におい
て、ＮＡＮＤ３は否定論理積回路、ＮＯＲ３は否定論理
和回路、ＩＮＶ３０は否定回路、１７はそれらＮＡＮＤ
３，ＮＯＲ３およびＩＮＶ３０の電源線である。Ｐ３１
はＶＰＰ＜−＞ＧＮＤから成る振幅のスリープ信号によ
って動作する電源側リークカットスイッチとしてのｐＭ
ＯＳトランジスタ、Ｎ３１はＶＤＤ＜−＞ＶＢＢから成
る振幅の否定スリープ信号によって動作する接地側リー
クカットスイッチとしてのｎＭＯＳトランジスタであ
る。Ｐ３０はＮＡＮＤ３にゲート電極が接続されたドラ
イバトランジスタとしてのｐＭＯＳトランジスタ、Ｎ３
０はＮＯＲ３にゲート電極が接続されたドライバトラン
ジスタとしてのｎＭＯＳトランジスタである。ここで、
ＶＰＰ＜−＞ＧＮＤとは、ＶＤＤよりも高いＶＰＰから
ＧＮＤの間の振幅を持たせることを意味し、また、ＶＤ
Ｄ＜−＞ＶＢＢとは、ＶＤＤからＧＮＤよりも低いＶＢ
Ｂの間の振幅を持たせることを意味するものである。
【０００９】図１４において、ドライバトランジスタＰ
３０，Ｎ３０の動作は、ＮＡＮＤ３，ＮＯＲ３およびＩ
ＮＶ３０から成る回路で実現され、それらドライバトラ
ンジスタＰ３０，Ｎ３０に直列に電源側リークカットス
イッチＰ３１、接地側リークカットスイッチＮ３１を接
続する。スリープ信号が“Ｌｏｗ”、否定スリープ信号
が“Ｈｉｇｈ”の時は、Ｐ３１およびＮ３１が共にオン
し、回路は動作する。さらに、イネーブル信号が“Ｈｉ
ｇｈ”の時は、ＮＡＮＤ３およびＮＯＲ３の出力は共に
ＤＡＴＡの反転になるので、出力端ＢＵＳにはＤＡＴＡ
が出力される。また、イネーブル信号が“Ｌｏｗ”の時
は、ＮＡＮＤ３の出力は“Ｈｉｇｈ”になってＰ３０は
オフし、ＮＯＲ３の出力は“Ｌｏｗ”になってＮ３０も
オフするので、出力端ＢＵＳはハイインピーダンスにな
る。いずれにしても、この時は、Ｐ３１，Ｐ３０，Ｎ３
０，Ｎ３１からなるパスを介してリーク電流が流れ、Ｐ
３１とＮ３１はオンしているので、その値はＰ３０，Ｎ
３０のオフ時のリーク電流によって決まる。
３０，Ｎ３０の動作は、ＮＡＮＤ３，ＮＯＲ３およびＩ
ＮＶ３０から成る回路で実現され、それらドライバトラ
ンジスタＰ３０，Ｎ３０に直列に電源側リークカットス
イッチＰ３１、接地側リークカットスイッチＮ３１を接
続する。スリープ信号が“Ｌｏｗ”、否定スリープ信号
が“Ｈｉｇｈ”の時は、Ｐ３１およびＮ３１が共にオン
し、回路は動作する。さらに、イネーブル信号が“Ｈｉ
ｇｈ”の時は、ＮＡＮＤ３およびＮＯＲ３の出力は共に
ＤＡＴＡの反転になるので、出力端ＢＵＳにはＤＡＴＡ
が出力される。また、イネーブル信号が“Ｌｏｗ”の時
は、ＮＡＮＤ３の出力は“Ｈｉｇｈ”になってＰ３０は
オフし、ＮＯＲ３の出力は“Ｌｏｗ”になってＮ３０も
オフするので、出力端ＢＵＳはハイインピーダンスにな
る。いずれにしても、この時は、Ｐ３１，Ｐ３０，Ｎ３
０，Ｎ３１からなるパスを介してリーク電流が流れ、Ｐ
３１とＮ３１はオンしているので、その値はＰ３０，Ｎ
３０のオフ時のリーク電流によって決まる。
【００１０】一方、スリープ信号が“Ｈｉｇｈ”、否定
スリープ信号が“Ｌｏｗ”の時は、Ｐ３１およびＮ３１
が共にオフして、回路は動作しなくなる。この時、Ｐ３
１はＶＰＰなるソース電極よりも高い電圧に接続される
ので、Ｐ３１を流れるリーク電流は無視できるほどに小
さくなる。同様にＮ３１はＶＢＢなるソース電極よりも
低い電圧に接続されるので、Ｎ３１を流れるリーク電流
は無視できるほどに小さくなる。従って、Ｐ３１，Ｐ３
０，Ｎ３０，Ｎ３１からなるパスを介したリーク電流
は、Ｐ３１とＮ３１によって制限されるので、無視でき
るほどのリーク電流しか流れない。
スリープ信号が“Ｌｏｗ”の時は、Ｐ３１およびＮ３１
が共にオフして、回路は動作しなくなる。この時、Ｐ３
１はＶＰＰなるソース電極よりも高い電圧に接続される
ので、Ｐ３１を流れるリーク電流は無視できるほどに小
さくなる。同様にＮ３１はＶＢＢなるソース電極よりも
低い電圧に接続されるので、Ｎ３１を流れるリーク電流
は無視できるほどに小さくなる。従って、Ｐ３１，Ｐ３
０，Ｎ３０，Ｎ３１からなるパスを介したリーク電流
は、Ｐ３１とＮ３１によって制限されるので、無視でき
るほどのリーク電流しか流れない。
【００１１】また、図１５は図１の半導体装置をバスド
ライバ回路に応用した場合の回路図であり、図におい
て、Ｐ３２はＶＰＰ＜−＞ＧＮＤから成る振幅のスリー
プ信号によって動作する電源側リークカットスイッチと
してのｐＭＯＳトランジスタ、Ｎ３２はＶＤＤ＜−＞Ｖ
ＢＢから成る振幅の否定スリープ信号によって動作する
接地側リークカットスイッチとしてのｎＭＯＳトランジ
スタである。Ｐ３３は否定イネーブル信号によって動作
するｐＭＯＳトランジスタ、Ｎ３３はイネーブル信号に
よって動作するｎＭＯＳトランジスタ、Ｐ３４，Ｎ３４
は否定ＤＡＴＡによって動作するドライバトランジスタ
としてのｐＭＯＳトランジスタ，ｎＭＯＳトランジスタ
である。
ライバ回路に応用した場合の回路図であり、図におい
て、Ｐ３２はＶＰＰ＜−＞ＧＮＤから成る振幅のスリー
プ信号によって動作する電源側リークカットスイッチと
してのｐＭＯＳトランジスタ、Ｎ３２はＶＤＤ＜−＞Ｖ
ＢＢから成る振幅の否定スリープ信号によって動作する
接地側リークカットスイッチとしてのｎＭＯＳトランジ
スタである。Ｐ３３は否定イネーブル信号によって動作
するｐＭＯＳトランジスタ、Ｎ３３はイネーブル信号に
よって動作するｎＭＯＳトランジスタ、Ｐ３４，Ｎ３４
は否定ＤＡＴＡによって動作するドライバトランジスタ
としてのｐＭＯＳトランジスタ，ｎＭＯＳトランジスタ
である。
【００１２】図１５において、イネーブル信号が“Ｌｏ
ｗ”で、否定イネーブル信号が“Ｈｉｇｈ”の時は、Ｐ
３３とＮ３３は共にオンするので、出力端ＢＵＳにはＤ
ＡＴＡが出力される。一方、イネーブル信号が“Ｈｉｇ
ｈ”で、否定イネーブル信号が“Ｌｏｗ”の時は、Ｐ３
３とＮ３３は共にオフするので、出力端ＢＵＳはハイイ
ンピーダンスになる。他の動作は、図１４と同様であ
り、Ｐ３２，Ｐ３３，Ｐ３４，Ｎ３４，Ｎ３３，Ｎ３２
からなるパスを介したリーク電流は、Ｐ３２とＮ３２に
よって制限されるので、無視できるほどのリーク電流し
か流れない。
ｗ”で、否定イネーブル信号が“Ｈｉｇｈ”の時は、Ｐ
３３とＮ３３は共にオンするので、出力端ＢＵＳにはＤ
ＡＴＡが出力される。一方、イネーブル信号が“Ｈｉｇ
ｈ”で、否定イネーブル信号が“Ｌｏｗ”の時は、Ｐ３
３とＮ３３は共にオフするので、出力端ＢＵＳはハイイ
ンピーダンスになる。他の動作は、図１４と同様であ
り、Ｐ３２，Ｐ３３，Ｐ３４，Ｎ３４，Ｎ３３，Ｎ３２
からなるパスを介したリーク電流は、Ｐ３２とＮ３２に
よって制限されるので、無視できるほどのリーク電流し
か流れない。
【００１３】
【発明が解決しようとする課題】従来のバスドライバ回
路は以上のように構成されているので、ドライバトラン
ジスタに電源側および接地側リークカットスイッチを直
列に接続しており、この直列接続によりバス駆動力が低
下し、また、このバス駆動力の低下を補償するためにト
ランジスタサイズを大きくすると、バス配線の寄生容量
が増え、動作時の消費電力が増大したり、ゲート容量が
増え、リーク電流制御のための電力オーバーヘッドが増
大するなどの課題があった。
路は以上のように構成されているので、ドライバトラン
ジスタに電源側および接地側リークカットスイッチを直
列に接続しており、この直列接続によりバス駆動力が低
下し、また、このバス駆動力の低下を補償するためにト
ランジスタサイズを大きくすると、バス配線の寄生容量
が増え、動作時の消費電力が増大したり、ゲート容量が
増え、リーク電流制御のための電力オーバーヘッドが増
大するなどの課題があった。
【００１４】この発明は上記のような課題を解決するた
めになされたもので、ドライバトランジスタに電源側お
よび接地側リークカットスイッチを直列に接続すること
なく、ドライバトランジスタのリーク電流を抑制するバ
スドライバ回路を得ることを目的とする。
めになされたもので、ドライバトランジスタに電源側お
よび接地側リークカットスイッチを直列に接続すること
なく、ドライバトランジスタのリーク電流を抑制するバ
スドライバ回路を得ることを目的とする。
【００１５】
【課題を解決するための手段】請求項１記載の発明に係
るバスドライバ回路は、高電源に接続され、高電源から
グランド間の振幅に応じた第１のスリープ信号により制
御される第１のＭＯＳトランジスタと、低電源に接続さ
れ、低電源から電源間の振幅に応じた第２のスリープ信
号により制御される第２のＭＯＳトランジスタと、電源
に接続され、データおよびイネーブル信号により制御さ
れ、第１のＭＯＳトランジスタと共に論理積回路を構成
する第１のＭＯＳトランジスタ群と、電源に接続され、
データおよびイネーブル信号により制御され、第２のＭ
ＯＳトランジスタと共に論理和回路を構成する第２のＭ
ＯＳトランジスタ群と、電源に接続され、論理積回路の
出力信号により制御される第１のドライバトランジスタ
と、第１のドライバトランジスタに直列接続され、論理
和回路の出力信号により制御され、第１のドライバトラ
ンジスタとの接続点において出力端が設けられた第２の
ドライバトランジスタとを備えたものである。
るバスドライバ回路は、高電源に接続され、高電源から
グランド間の振幅に応じた第１のスリープ信号により制
御される第１のＭＯＳトランジスタと、低電源に接続さ
れ、低電源から電源間の振幅に応じた第２のスリープ信
号により制御される第２のＭＯＳトランジスタと、電源
に接続され、データおよびイネーブル信号により制御さ
れ、第１のＭＯＳトランジスタと共に論理積回路を構成
する第１のＭＯＳトランジスタ群と、電源に接続され、
データおよびイネーブル信号により制御され、第２のＭ
ＯＳトランジスタと共に論理和回路を構成する第２のＭ
ＯＳトランジスタ群と、電源に接続され、論理積回路の
出力信号により制御される第１のドライバトランジスタ
と、第１のドライバトランジスタに直列接続され、論理
和回路の出力信号により制御され、第１のドライバトラ
ンジスタとの接続点において出力端が設けられた第２の
ドライバトランジスタとを備えたものである。
【００１６】請求項２記載の発明に係るバスドライバ回
路は、第１のＭＯＳトランジスタ群に第３のＭＯＳトラ
ンジスタを含み、また、第２のＭＯＳトランジスタ群に
第４のＭＯＳトランジスタを含み、それら第３および第
４のＭＯＳトランジスタは、高電源から低電源間の振幅
に応じた第３および第４のスリープ信号により制御され
るようにしたものである。
路は、第１のＭＯＳトランジスタ群に第３のＭＯＳトラ
ンジスタを含み、また、第２のＭＯＳトランジスタ群に
第４のＭＯＳトランジスタを含み、それら第３および第
４のＭＯＳトランジスタは、高電源から低電源間の振幅
に応じた第３および第４のスリープ信号により制御され
るようにしたものである。
【００１７】請求項３記載の発明に係るバスドライバ回
路は、スリープ信号とイネーブル信号とを整合させ、ス
リープ信号を省略したものである。
路は、スリープ信号とイネーブル信号とを整合させ、ス
リープ信号を省略したものである。
【００１８】請求項４記載の発明に係るバスドライバ回
路は、第１のＭＯＳトランジスタ群と電源との間に第１
のリークカットスイッチを接続すると共に、第２のＭＯ
Ｓトランジスタ群と接地との間に第２のリークカットス
イッチを接続し、第１のリークカットスイッチは第４の
スリープ信号により制御されると共に、第２のリークカ
ットスイッチは第３のスリープ信号により制御されるよ
うにしたものである。
路は、第１のＭＯＳトランジスタ群と電源との間に第１
のリークカットスイッチを接続すると共に、第２のＭＯ
Ｓトランジスタ群と接地との間に第２のリークカットス
イッチを接続し、第１のリークカットスイッチは第４の
スリープ信号により制御されると共に、第２のリークカ
ットスイッチは第３のスリープ信号により制御されるよ
うにしたものである。
【００１９】請求項５記載の発明に係るバスドライバ回
路は、第１のＭＯＳトランジスタ群と電源との間に第１
のリークカットスイッチを接続すると共に、第２のＭＯ
Ｓトランジスタ群と接地との間に第２のリークカットス
イッチを接続し、第１のリークカットスイッチは第１の
スリープ信号により制御されると共に、第２のリークカ
ットスイッチは第２のスリープ信号により制御されるよ
うにしたものである。
路は、第１のＭＯＳトランジスタ群と電源との間に第１
のリークカットスイッチを接続すると共に、第２のＭＯ
Ｓトランジスタ群と接地との間に第２のリークカットス
イッチを接続し、第１のリークカットスイッチは第１の
スリープ信号により制御されると共に、第２のリークカ
ットスイッチは第２のスリープ信号により制御されるよ
うにしたものである。
【００２０】請求項６記載の発明に係るバスドライバ回
路は、電源およびグランドよりも低い低電源に接続さ
れ、データ，イネーブル信号およびスリープ信号により
制御される論理和回路と、電源に接続され、クロック信
号により制御される第３のドライバトランジスタと、第
３のドライバトランジスタに直列接続され、論理和回路
の出力信号により制御され、第３のドライバトランジス
タとの接続点において出力端が設けられた第４のドライ
バトランジスタとを備えたものである。
路は、電源およびグランドよりも低い低電源に接続さ
れ、データ，イネーブル信号およびスリープ信号により
制御される論理和回路と、電源に接続され、クロック信
号により制御される第３のドライバトランジスタと、第
３のドライバトランジスタに直列接続され、論理和回路
の出力信号により制御され、第３のドライバトランジス
タとの接続点において出力端が設けられた第４のドライ
バトランジスタとを備えたものである。
【００２１】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体装置を示すブロック構成図であり、図において、Ｖ
ＤＤは電源電圧、ＧＮＤはＶＤＤよりも小さい電源電圧
であるグランド電圧（０Ｖ）、ＳＬおよび￣ＳＬはそれ
ぞれバスドライバ回路２１に供給されるスリープ信号で
ある。２１はトランジスタ回路で構成されたバスドライ
バ回路、１２はバスドライバ回路２１がアクティブ状態
またはスタンバイ状態となることを示す制御信号Ｓ１，
Ｓ２を生成する状態制御回路、１３はＶＤＤより高い電
圧（以下、ＶＰＰ）を発生する高電圧発生回路、１４は
ＧＮＤより低い電圧（以下、ＶＢＢ）を発生する低電圧
発生回路、１５は入力されるＶＰＰとＧＮＤとを制御信
号Ｓ１に応じて選択的に出力する選択回路、１６は入力
されるＶＤＤとＶＢＢとを制御信号Ｓ２に応じて選択的
に出力する選択回路である。
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体装置を示すブロック構成図であり、図において、Ｖ
ＤＤは電源電圧、ＧＮＤはＶＤＤよりも小さい電源電圧
であるグランド電圧（０Ｖ）、ＳＬおよび￣ＳＬはそれ
ぞれバスドライバ回路２１に供給されるスリープ信号で
ある。２１はトランジスタ回路で構成されたバスドライ
バ回路、１２はバスドライバ回路２１がアクティブ状態
またはスタンバイ状態となることを示す制御信号Ｓ１，
Ｓ２を生成する状態制御回路、１３はＶＤＤより高い電
圧（以下、ＶＰＰ）を発生する高電圧発生回路、１４は
ＧＮＤより低い電圧（以下、ＶＢＢ）を発生する低電圧
発生回路、１５は入力されるＶＰＰとＧＮＤとを制御信
号Ｓ１に応じて選択的に出力する選択回路、１６は入力
されるＶＤＤとＶＢＢとを制御信号Ｓ２に応じて選択的
に出力する選択回路である。
【００２２】また、図２はこの発明の実施の形態１によ
るバスドライバ回路を示す回路図であり、図において、
ＮＡＮＤ１は否定論理積回路（論理積回路）、ＮＯＲ１
は否定論理和回路（論理和回路）、ＩＮＶ１は否定回
路、２２はそれらＮＡＮＤ１，ＮＯＲ１およびＩＮＶ１
の電源線であり、この電源線２２には、ＶＤＤより高い
電圧であるＶＰＰと、ＧＮＤより低い電圧であるＶＢＢ
が供給されるものである。Ｐ１はＮＡＮＤ１にゲート電
極が接続された第１のドライバトランジスタとしてのｐ
ＭＯＳトランジスタ、Ｎ１はＮＯＲ１にゲート電極が接
続された第２のドライバトランジスタとしてのｎＭＯＳ
トランジスタである。これらドライバトランジスタＰ
１，Ｎ１から成る直列回路は、ＶＤＤとＧＮＤ間に接続
され、ドライバトランジスタＰ１，Ｎ１間には出力端Ｂ
ＵＳが設けられている。
るバスドライバ回路を示す回路図であり、図において、
ＮＡＮＤ１は否定論理積回路（論理積回路）、ＮＯＲ１
は否定論理和回路（論理和回路）、ＩＮＶ１は否定回
路、２２はそれらＮＡＮＤ１，ＮＯＲ１およびＩＮＶ１
の電源線であり、この電源線２２には、ＶＤＤより高い
電圧であるＶＰＰと、ＧＮＤより低い電圧であるＶＢＢ
が供給されるものである。Ｐ１はＮＡＮＤ１にゲート電
極が接続された第１のドライバトランジスタとしてのｐ
ＭＯＳトランジスタ、Ｎ１はＮＯＲ１にゲート電極が接
続された第２のドライバトランジスタとしてのｎＭＯＳ
トランジスタである。これらドライバトランジスタＰ
１，Ｎ１から成る直列回路は、ＶＤＤとＧＮＤ間に接続
され、ドライバトランジスタＰ１，Ｎ１間には出力端Ｂ
ＵＳが設けられている。
【００２３】さらに、図３はこの発明の実施の形態１に
よるバスドライバ回路の詳細を示す回路図であり、図に
おいて、Ｐ２，Ｐ４，Ｐ６はｐＭＯＳトランジスタ、Ｎ
２，Ｎ４，Ｎ６はｎＭＯＳトランジスタであり、これら
トランジスタによりＮＡＮＤ１を構成している。ここ
で、ｐＭＯＳトランジスタＰ６を第１のＭＯＳトランジ
スタ、それ以外のＭＯＳトランジスタＰ２，Ｐ４，Ｎ
２，Ｎ４，Ｎ６を第１のＭＯＳトランジスタ群とする。
また、Ｐ３，Ｐ５，Ｐ７はｐＭＯＳトランジスタ、Ｎ
３，Ｎ５，Ｎ７はｎＭＯＳトランジスタであり、これら
トランジスタによりＮＯＲ１を構成している。ここで、
ｎＭＯＳトランジスタＮ７を第２のＭＯＳトランジス
タ、それ以外のＭＯＳトランジスタＰ３，Ｐ５，Ｐ７，
Ｎ３，Ｎ５を第２のＭＯＳトランジスタ群とする。な
お、否定スリープ信号（第１のスリープ信号）は、ＶＰ
Ｐ＜−＞ＧＮＤから成る振幅、スリープ信号（第２のス
リープ信号）は、ＶＤＤ＜−＞ＶＢＢから成る振幅によ
って与えられる。ここで、ＶＰＰ＜−＞ＧＮＤとは、Ｖ
ＤＤよりも高いＶＰＰからＧＮＤの間の振幅を持たせる
ことを意味し、また、ＶＤＤ＜−＞ＶＢＢとは、ＶＤＤ
からＧＮＤよりも低いＶＢＢの間の振幅を持たせること
を意味するものである。
よるバスドライバ回路の詳細を示す回路図であり、図に
おいて、Ｐ２，Ｐ４，Ｐ６はｐＭＯＳトランジスタ、Ｎ
２，Ｎ４，Ｎ６はｎＭＯＳトランジスタであり、これら
トランジスタによりＮＡＮＤ１を構成している。ここ
で、ｐＭＯＳトランジスタＰ６を第１のＭＯＳトランジ
スタ、それ以外のＭＯＳトランジスタＰ２，Ｐ４，Ｎ
２，Ｎ４，Ｎ６を第１のＭＯＳトランジスタ群とする。
また、Ｐ３，Ｐ５，Ｐ７はｐＭＯＳトランジスタ、Ｎ
３，Ｎ５，Ｎ７はｎＭＯＳトランジスタであり、これら
トランジスタによりＮＯＲ１を構成している。ここで、
ｎＭＯＳトランジスタＮ７を第２のＭＯＳトランジス
タ、それ以外のＭＯＳトランジスタＰ３，Ｐ５，Ｐ７，
Ｎ３，Ｎ５を第２のＭＯＳトランジスタ群とする。な
お、否定スリープ信号（第１のスリープ信号）は、ＶＰ
Ｐ＜−＞ＧＮＤから成る振幅、スリープ信号（第２のス
リープ信号）は、ＶＤＤ＜−＞ＶＢＢから成る振幅によ
って与えられる。ここで、ＶＰＰ＜−＞ＧＮＤとは、Ｖ
ＤＤよりも高いＶＰＰからＧＮＤの間の振幅を持たせる
ことを意味し、また、ＶＤＤ＜−＞ＶＢＢとは、ＶＤＤ
からＧＮＤよりも低いＶＢＢの間の振幅を持たせること
を意味するものである。
【００２４】次に動作について説明する。図１におい
て、状態制御回路１２は、制御信号Ｓ１，Ｓ２を生成
し、選択回路１５は、その制御信号Ｓ１に応じて選択的
にスリープ信号ＳＬであるＶＤＤより高い電圧であるＶ
ＰＰとＧＮＤとを出力する。また、選択回路１６は、そ
の制御信号Ｓ２に応じて選択的にスリープ信号￣ＳＬで
あるＶＤＤとＧＮＤより低い電圧であるＶＢＢとを出力
する。図３において、否定スリープ信号が“Ｈｉｇｈ”
で、スリープ信号が“Ｌｏｗ”の時は、Ｎ２，Ｐ７がオ
ン、Ｐ６，Ｎ７がオフする。ここで、イネーブル信号を
“Ｈｉｇｈ”にすれば、Ｐ４，Ｎ５がオフ、Ｎ４，Ｐ５
がオンして、ＤＡＴＡに応じてＰ２，Ｎ６およびＰ３，
Ｎ３がオンオフして、ドライバトランジスタＰ１，Ｎ１
の動作に応じて出力端ＢＵＳにはＤＡＴＡが出力され
る。
て、状態制御回路１２は、制御信号Ｓ１，Ｓ２を生成
し、選択回路１５は、その制御信号Ｓ１に応じて選択的
にスリープ信号ＳＬであるＶＤＤより高い電圧であるＶ
ＰＰとＧＮＤとを出力する。また、選択回路１６は、そ
の制御信号Ｓ２に応じて選択的にスリープ信号￣ＳＬで
あるＶＤＤとＧＮＤより低い電圧であるＶＢＢとを出力
する。図３において、否定スリープ信号が“Ｈｉｇｈ”
で、スリープ信号が“Ｌｏｗ”の時は、Ｎ２，Ｐ７がオ
ン、Ｐ６，Ｎ７がオフする。ここで、イネーブル信号を
“Ｈｉｇｈ”にすれば、Ｐ４，Ｎ５がオフ、Ｎ４，Ｐ５
がオンして、ＤＡＴＡに応じてＰ２，Ｎ６およびＰ３，
Ｎ３がオンオフして、ドライバトランジスタＰ１，Ｎ１
の動作に応じて出力端ＢＵＳにはＤＡＴＡが出力され
る。
【００２５】また、否定スリープ信号が“Ｌｏｗ”で、
スリープ信号が“Ｈｉｇｈ”の時は、Ｎ２，Ｐ７がオ
フ、Ｐ６，Ｎ７がオンする。従って、ドライバトランジ
スタＰ１のゲート電極には、ＶＰＰなるソース電極に印
加される電圧ＶＤＤよりも高い電圧に接続されるので、
Ｐ１を流れるリーク電流は無視できるほどに小さくな
る。同様にドライバトランジスタＮ１のゲート電極に
は、ＶＢＢなるソース電極に印加される電圧ＧＮＤより
も低い電圧に接続されるので、Ｎ１を流れるリーク電流
は無視できるほどに小さくなる。
スリープ信号が“Ｈｉｇｈ”の時は、Ｎ２，Ｐ７がオ
フ、Ｐ６，Ｎ７がオンする。従って、ドライバトランジ
スタＰ１のゲート電極には、ＶＰＰなるソース電極に印
加される電圧ＶＤＤよりも高い電圧に接続されるので、
Ｐ１を流れるリーク電流は無視できるほどに小さくな
る。同様にドライバトランジスタＮ１のゲート電極に
は、ＶＢＢなるソース電極に印加される電圧ＧＮＤより
も低い電圧に接続されるので、Ｎ１を流れるリーク電流
は無視できるほどに小さくなる。
【００２６】以上のように、この実施の形態１によれ
ば、ドライバトランジスタＰ１，Ｎ１に電源側および接
地側リークカットスイッチを直列に接続することなく、
ドライバトランジスタＰ１，Ｎ１のリーク電流を抑制す
ることができ、また、Ｐ６，Ｎ７以外は、低い電源電圧
ＶＤＤ−ＧＮＤで動作するので、消費電力を抑えること
ができる。
ば、ドライバトランジスタＰ１，Ｎ１に電源側および接
地側リークカットスイッチを直列に接続することなく、
ドライバトランジスタＰ１，Ｎ１のリーク電流を抑制す
ることができ、また、Ｐ６，Ｎ７以外は、低い電源電圧
ＶＤＤ−ＧＮＤで動作するので、消費電力を抑えること
ができる。
【００２７】実施の形態２．図４はこの発明の実施の形
態２によるバスドライバ回路の詳細を示す回路図であ
り、図において、否定スリープ信号（第３のスリープ信
号）およびスリープ信号（第４のスリープ信号）として
ＶＰＰ＜−＞ＶＢＢから成る振幅を与えたものである。
なお、Ｎ８を第３のＭＯＳトランジスタ、Ｐ９を第４の
ＭＯＳトランジスタとする。その他の構成は、図３と同
一なのでその重複する説明を省略する。
態２によるバスドライバ回路の詳細を示す回路図であ
り、図において、否定スリープ信号（第３のスリープ信
号）およびスリープ信号（第４のスリープ信号）として
ＶＰＰ＜−＞ＶＢＢから成る振幅を与えたものである。
なお、Ｎ８を第３のＭＯＳトランジスタ、Ｐ９を第４の
ＭＯＳトランジスタとする。その他の構成は、図３と同
一なのでその重複する説明を省略する。
【００２８】次に動作について説明する。上記実施の形
態１における図３では、否定スリープ信号が“Ｌｏｗ”
で、スリープ信号が“Ｈｉｇｈ”の時は、Ｎ２，Ｐ７が
オフ、Ｐ６，Ｎ７がオンし、ドライバトランジスタＰ１
のゲート電極には、ＶＰＰが印加され、また、ドライバ
トランジスタＮ１のゲート電極には、ＶＢＢが印加され
る。従って、Ｐ６，Ｎ６，Ｎ４，Ｎ２を介して、また、
Ｐ７，Ｐ５，Ｐ３，Ｎ３を介して、リーク電流が流れて
しまう。そこで、否定スリープ信号およびスリープ信号
としてＶＰＰ＜−＞ＶＢＢから成る振幅を与えることに
より、Ｎ８，Ｐ９のゲート電極を逆バイアスし、そのリ
ーク電流を無視できる程度にすることができる。
態１における図３では、否定スリープ信号が“Ｌｏｗ”
で、スリープ信号が“Ｈｉｇｈ”の時は、Ｎ２，Ｐ７が
オフ、Ｐ６，Ｎ７がオンし、ドライバトランジスタＰ１
のゲート電極には、ＶＰＰが印加され、また、ドライバ
トランジスタＮ１のゲート電極には、ＶＢＢが印加され
る。従って、Ｐ６，Ｎ６，Ｎ４，Ｎ２を介して、また、
Ｐ７，Ｐ５，Ｐ３，Ｎ３を介して、リーク電流が流れて
しまう。そこで、否定スリープ信号およびスリープ信号
としてＶＰＰ＜−＞ＶＢＢから成る振幅を与えることに
より、Ｎ８，Ｐ９のゲート電極を逆バイアスし、そのリ
ーク電流を無視できる程度にすることができる。
【００２９】以上のように、この実施の形態２によれ
ば、否定スリープ信号およびスリープ信号としてＶＰＰ
＜−＞ＶＢＢから成る振幅を与えることにより、Ｎ８，
Ｐ９のゲート電極を逆バイアスし、そのリーク電流を無
視できる程度にすることができ、さらに、消費電力を抑
えることができる。
ば、否定スリープ信号およびスリープ信号としてＶＰＰ
＜−＞ＶＢＢから成る振幅を与えることにより、Ｎ８，
Ｐ９のゲート電極を逆バイアスし、そのリーク電流を無
視できる程度にすることができ、さらに、消費電力を抑
えることができる。
【００３０】実施の形態３．図５はこの発明の実施の形
態３によるバスドライバ回路を示す回路図であり、図２
におけるバスドライバ回路のスリープ時には必ずイネー
ブル信号が“Ｌｏｗ”になるように制御論理を工夫し、
スリープ信号および否定スリープ信号を省略したもので
ある。また、図６はこの発明の実施の形態３によるバス
ドライバ回路の詳細を示す回路図であり、図において、
Ｐ２１はＶＰＰ＜−＞ＶＢＢから成る振幅のイネーブル
信号によって動作する電源側リークカットスイッチとし
てのｐＭＯＳトランジスタ、Ｎ２１はＶＰＰ＜−＞ＶＢ
Ｂから成る振幅の否定イネーブル信号によって動作する
接地側リークカットスイッチとしてのｎＭＯＳトランジ
スタ、Ｐ２２，Ｎ２２はＤＡＴＡによって動作するドラ
イバトランジスタとしてのｐＭＯＳトランジスタ，ｎＭ
ＯＳトランジスタである。
態３によるバスドライバ回路を示す回路図であり、図２
におけるバスドライバ回路のスリープ時には必ずイネー
ブル信号が“Ｌｏｗ”になるように制御論理を工夫し、
スリープ信号および否定スリープ信号を省略したもので
ある。また、図６はこの発明の実施の形態３によるバス
ドライバ回路の詳細を示す回路図であり、図において、
Ｐ２１はＶＰＰ＜−＞ＶＢＢから成る振幅のイネーブル
信号によって動作する電源側リークカットスイッチとし
てのｐＭＯＳトランジスタ、Ｎ２１はＶＰＰ＜−＞ＶＢ
Ｂから成る振幅の否定イネーブル信号によって動作する
接地側リークカットスイッチとしてのｎＭＯＳトランジ
スタ、Ｐ２２，Ｎ２２はＤＡＴＡによって動作するドラ
イバトランジスタとしてのｐＭＯＳトランジスタ，ｎＭ
ＯＳトランジスタである。
【００３１】次に動作について説明する。図５のよう
に、図２におけるバスドライバ回路のスリープ時には必
ずイネーブル信号が“Ｌｏｗ”になるように制御論理を
工夫すれば、スリープ信号および否定スリープ信号を省
略することができる。また、図６は図１４に基づいて同
様に制御論理を工夫したものであり、イネーブル信号お
よび否定イネーブル信号をＶＰＰ＜−＞ＶＢＢから成る
振幅で動作させることにより、Ｐ２１，Ｎ２１をリーク
カットトランジスタとして動作させることができ、スリ
ープ信号，否定スリープ信号およびＰ３２，Ｎ３２を省
略することができる。
に、図２におけるバスドライバ回路のスリープ時には必
ずイネーブル信号が“Ｌｏｗ”になるように制御論理を
工夫すれば、スリープ信号および否定スリープ信号を省
略することができる。また、図６は図１４に基づいて同
様に制御論理を工夫したものであり、イネーブル信号お
よび否定イネーブル信号をＶＰＰ＜−＞ＶＢＢから成る
振幅で動作させることにより、Ｐ２１，Ｎ２１をリーク
カットトランジスタとして動作させることができ、スリ
ープ信号，否定スリープ信号およびＰ３２，Ｎ３２を省
略することができる。
【００３２】以上のように、この実施の形態３によれ
ば、バスドライバ回路のスリープ時には必ずイネーブル
信号が“Ｌｏｗ”になるように制御論理を工夫すること
により、スリープ信号，否定スリープ信号およびＭＯＳ
トランジスタを省略でき、寄生容量をさらに小さくで
き、低消費電力にできる。
ば、バスドライバ回路のスリープ時には必ずイネーブル
信号が“Ｌｏｗ”になるように制御論理を工夫すること
により、スリープ信号，否定スリープ信号およびＭＯＳ
トランジスタを省略でき、寄生容量をさらに小さくで
き、低消費電力にできる。
【００３３】実施の形態４．図７はこの発明の実施の形
態４によるバスドライバ回路の詳細を示す回路図であ
り、図４におけるバスドライバ回路のスリープ時には必
ずイネーブル信号が“Ｌｏｗ”になるように制御論理を
工夫し、スリープ信号および否定スリープ信号を省略し
たものである。図において、Ｐ１０，Ｎ１０はＶＰＰ＜
−＞ＶＢＢから成る振幅のイネーブル信号によって動作
するｐＭＯＳトランジスタ，ｎＭＯＳトランジスタ、Ｐ
１１，Ｎ１１はＩＮＶ５を介した、即ち、否定イネーブ
ル信号によって動作するｐＭＯＳトランジスタ，ｎＭＯ
Ｓトランジスタである。
態４によるバスドライバ回路の詳細を示す回路図であ
り、図４におけるバスドライバ回路のスリープ時には必
ずイネーブル信号が“Ｌｏｗ”になるように制御論理を
工夫し、スリープ信号および否定スリープ信号を省略し
たものである。図において、Ｐ１０，Ｎ１０はＶＰＰ＜
−＞ＶＢＢから成る振幅のイネーブル信号によって動作
するｐＭＯＳトランジスタ，ｎＭＯＳトランジスタ、Ｐ
１１，Ｎ１１はＩＮＶ５を介した、即ち、否定イネーブ
ル信号によって動作するｐＭＯＳトランジスタ，ｎＭＯ
Ｓトランジスタである。
【００３４】次に動作について説明する。図７のよう
に、図４におけるバスドライバ回路のスリープ時には必
ずイネーブル信号が“Ｌｏｗ”になるように制御論理を
工夫すれば、スリープ信号，否定スリープ信号およびＰ
４，Ｎ４，Ｐ５，Ｎ５を省略することができる。
に、図４におけるバスドライバ回路のスリープ時には必
ずイネーブル信号が“Ｌｏｗ”になるように制御論理を
工夫すれば、スリープ信号，否定スリープ信号およびＰ
４，Ｎ４，Ｐ５，Ｎ５を省略することができる。
【００３５】以上のように、この実施の形態４によれ
ば、バスドライバ回路のスリープ時には必ずイネーブル
信号が“Ｌｏｗ”になるように制御論理を工夫すること
により、スリープ信号，否定スリープ信号およびＭＯＳ
トランジスタを省略でき、寄生容量をさらに小さくで
き、低消費電力にできる。また、実施の形態３に比較し
て、Ｐ１０，Ｎ１１以外は、ＶＤＤ−ＧＮＤで動作する
ので、低消費電力にできる。
ば、バスドライバ回路のスリープ時には必ずイネーブル
信号が“Ｌｏｗ”になるように制御論理を工夫すること
により、スリープ信号，否定スリープ信号およびＭＯＳ
トランジスタを省略でき、寄生容量をさらに小さくで
き、低消費電力にできる。また、実施の形態３に比較し
て、Ｐ１０，Ｎ１１以外は、ＶＤＤ−ＧＮＤで動作する
ので、低消費電力にできる。
【００３６】実施の形態５．図８はこの発明の実施の形
態５によるバスドライバ回路の詳細を示す回路図であ
り、図４におけるバスドライバ回路において、ＶＤＤ側
に第１のリークカットスイッチとしてのｐＭＯＳトラン
ジスタＰ１８を、また、ＧＮＤ側に第２のリークカット
スイッチとしてのｎＭＯＳトランジスタＮ１８を接続し
たものである。なお、Ｐ１８およびＮ１８は、ＶＰＰ＜
−＞ＶＢＢから成る振幅のスリープ信号および否定スリ
ープ信号によって動作するものである。
態５によるバスドライバ回路の詳細を示す回路図であ
り、図４におけるバスドライバ回路において、ＶＤＤ側
に第１のリークカットスイッチとしてのｐＭＯＳトラン
ジスタＰ１８を、また、ＧＮＤ側に第２のリークカット
スイッチとしてのｎＭＯＳトランジスタＮ１８を接続し
たものである。なお、Ｐ１８およびＮ１８は、ＶＰＰ＜
−＞ＶＢＢから成る振幅のスリープ信号および否定スリ
ープ信号によって動作するものである。
【００３７】次に動作について説明する。Ｐ１８は、Ｖ
ＰＰ＜−＞ＶＢＢから成る振幅のスリープ信号によって
動作するので、待機時のリーク電流がカットされる。ま
た、ｎＭＯＳトランジスタ側のリーク電流については、
Ｎ１２でカットされるので、新たにＭＯＳトランジスタ
を追加する必要はない。また、Ｎ１８は、ＶＰＰ＜−＞
ＶＢＢから成る振幅の否定スリープ信号によって動作す
るので、待機時のリーク電流がカットされる。
ＰＰ＜−＞ＶＢＢから成る振幅のスリープ信号によって
動作するので、待機時のリーク電流がカットされる。ま
た、ｎＭＯＳトランジスタ側のリーク電流については、
Ｎ１２でカットされるので、新たにＭＯＳトランジスタ
を追加する必要はない。また、Ｎ１８は、ＶＰＰ＜−＞
ＶＢＢから成る振幅の否定スリープ信号によって動作す
るので、待機時のリーク電流がカットされる。
【００３８】以上のように、この実施の形態５によれ
ば、実施の形態２と比較して、ＤＡＴＡ信号の“Ｈｉｇ
ｈ”，“Ｌｏｗ”に関わらずリーク電流をカットするこ
とができる。
ば、実施の形態２と比較して、ＤＡＴＡ信号の“Ｈｉｇ
ｈ”，“Ｌｏｗ”に関わらずリーク電流をカットするこ
とができる。
【００３９】実施の形態６．図９はこの発明の実施の形
態６によるバスドライバ回路の詳細を示す回路図であ
り、図８におけるバスドライバ回路において、ＶＤＤ側
の第１のリークカットスイッチとしてのｐＭＯＳトラン
ジスタＰ１９のスリープ信号に、ＶＰＰ＜−＞ＧＮＤか
ら成る振幅を、ＧＮＤ側の第２のリークカットスイッチ
としてのｎＭＯＳトランジスタＮ１９の否定スリープ信
号に、ＶＤＤ＜−＞ＶＢＢから成る振幅を供給し、ま
た、Ｐ１６，Ｎ１６の否定スリープ信号に、ＶＰＰ＜−
＞ＧＮＤから成る振幅を、Ｐ１７，Ｎ１７のスリープ信
号に、ＶＤＤ＜−＞ＶＢＢから成る振幅を供給したもの
である。また、図１０はこの発明の実施の形態６による
バスドライバ回路の詳細を示す回路図であり、図６にお
けるバスドライバ回路において、否定イネーブル信号に
ＶＰＰ＜−＞ＧＮＤから成る振幅を、イネーブル信号に
ＶＤＤ＜−＞ＶＢＢから成る振幅を供給したものであ
る。
態６によるバスドライバ回路の詳細を示す回路図であ
り、図８におけるバスドライバ回路において、ＶＤＤ側
の第１のリークカットスイッチとしてのｐＭＯＳトラン
ジスタＰ１９のスリープ信号に、ＶＰＰ＜−＞ＧＮＤか
ら成る振幅を、ＧＮＤ側の第２のリークカットスイッチ
としてのｎＭＯＳトランジスタＮ１９の否定スリープ信
号に、ＶＤＤ＜−＞ＶＢＢから成る振幅を供給し、ま
た、Ｐ１６，Ｎ１６の否定スリープ信号に、ＶＰＰ＜−
＞ＧＮＤから成る振幅を、Ｐ１７，Ｎ１７のスリープ信
号に、ＶＤＤ＜−＞ＶＢＢから成る振幅を供給したもの
である。また、図１０はこの発明の実施の形態６による
バスドライバ回路の詳細を示す回路図であり、図６にお
けるバスドライバ回路において、否定イネーブル信号に
ＶＰＰ＜−＞ＧＮＤから成る振幅を、イネーブル信号に
ＶＤＤ＜−＞ＶＢＢから成る振幅を供給したものであ
る。
【００４０】以上のように、この実施の形態６によれ
ば、実施の形態３および実施の形態５と比較して、ＭＯ
Ｓトランジスタのゲート電極に供給される電圧がＶＰＰ
＜−＞ＶＢＢからＶＰＰ＜−＞ＧＮＤまたはＶＤＤ＜−
＞ＶＢＢに軽減されるので、半導体装置によって構成す
る場合におけるゲート酸化膜に印加される電圧が小さく
て済み、ゲート酸化膜の負担が小さくなって信頼性が向
上する。
ば、実施の形態３および実施の形態５と比較して、ＭＯ
Ｓトランジスタのゲート電極に供給される電圧がＶＰＰ
＜−＞ＶＢＢからＶＰＰ＜−＞ＧＮＤまたはＶＤＤ＜−
＞ＶＢＢに軽減されるので、半導体装置によって構成す
る場合におけるゲート酸化膜に印加される電圧が小さく
て済み、ゲート酸化膜の負担が小さくなって信頼性が向
上する。
【００４１】実施の形態７．図１１はこの発明の実施の
形態７によるバスドライバ回路の詳細を示す回路図であ
り、図７におけるバスドライバ回路において、ＶＤＤ側
に第１のリークカットスイッチとしてのｐＭＯＳトラン
ジスタＰ２０を、また、ＧＮＤ側に第２のリークカット
スイッチとしてのｎＭＯＳトランジスタＮ２０を接続し
たものである。なお、Ｐ２０およびＮ２０は、ＶＰＰ＜
−＞ＶＢＢから成る振幅のイネーブル信号および否定イ
ネーブル信号によって動作するものである。
形態７によるバスドライバ回路の詳細を示す回路図であ
り、図７におけるバスドライバ回路において、ＶＤＤ側
に第１のリークカットスイッチとしてのｐＭＯＳトラン
ジスタＰ２０を、また、ＧＮＤ側に第２のリークカット
スイッチとしてのｎＭＯＳトランジスタＮ２０を接続し
たものである。なお、Ｐ２０およびＮ２０は、ＶＰＰ＜
−＞ＶＢＢから成る振幅のイネーブル信号および否定イ
ネーブル信号によって動作するものである。
【００４２】次に動作について説明する。Ｐ２０は、Ｖ
ＰＰ＜−＞ＶＢＢから成る振幅のイネーブル信号によっ
て動作するので、待機時のリーク電流がカットされる。
また、ｎＭＯＳトランジスタ側のリーク電流について
は、Ｎ１２でカットされるので、新たにＭＯＳトランジ
スタを追加する必要はない。また、Ｎ２０は、ＶＰＰ＜
−＞ＶＢＢから成る振幅の否定イネーブル信号によって
動作するので、待機時のリーク電流がカットされる。
ＰＰ＜−＞ＶＢＢから成る振幅のイネーブル信号によっ
て動作するので、待機時のリーク電流がカットされる。
また、ｎＭＯＳトランジスタ側のリーク電流について
は、Ｎ１２でカットされるので、新たにＭＯＳトランジ
スタを追加する必要はない。また、Ｎ２０は、ＶＰＰ＜
−＞ＶＢＢから成る振幅の否定イネーブル信号によって
動作するので、待機時のリーク電流がカットされる。
【００４３】以上のように、この実施の形態７によれ
ば、実施の形態４と比較して、ＤＡＴＡ信号の“Ｈｉｇ
ｈ”，“Ｌｏｗ”に関わらずリーク電流をカットするこ
とができる。また、実施の形態６と比較して、少ないＭ
ＯＳトランジスタで構成でき、構成を簡単にすることが
できる。
ば、実施の形態４と比較して、ＤＡＴＡ信号の“Ｈｉｇ
ｈ”，“Ｌｏｗ”に関わらずリーク電流をカットするこ
とができる。また、実施の形態６と比較して、少ないＭ
ＯＳトランジスタで構成でき、構成を簡単にすることが
できる。
【００４４】実施の形態８．図１２はこの発明の実施の
形態８によるバスドライバ回路の詳細を示す回路図であ
り、この実施の形態８は、上記実施の形態１の発明をプ
リチャージバスの回路に適用したものであり、ｐＭＯＳ
トランジスタ（第３のドライバトランジスタ）Ｐ１のゲ
ート電極をＣＬＫ（クロック信号）でプリチャージし、
ｎＭＯＳトランジスタ（第４のドライバトランジスタ）
Ｎ１側のみにリークカット回路機構を設けたものであ
る。その他、上記実施の形態２から７の発明についても
全く同様な回路変更でプリチャージバスの回路に変更す
ることができる。
形態８によるバスドライバ回路の詳細を示す回路図であ
り、この実施の形態８は、上記実施の形態１の発明をプ
リチャージバスの回路に適用したものであり、ｐＭＯＳ
トランジスタ（第３のドライバトランジスタ）Ｐ１のゲ
ート電極をＣＬＫ（クロック信号）でプリチャージし、
ｎＭＯＳトランジスタ（第４のドライバトランジスタ）
Ｎ１側のみにリークカット回路機構を設けたものであ
る。その他、上記実施の形態２から７の発明についても
全く同様な回路変更でプリチャージバスの回路に変更す
ることができる。
【００４５】以上のように、この実施の形態８によれ
ば、リーク電流が大きくなると、プリチャージバスのよ
うなダイナミック回路は、動作の安定性が悪くなってし
まうが、この発明をプリチャージバスに適用した場合、
リーク電流によるダイナミックノードの電位低下が抑制
されるので、ダイナミック動作の安定性が向上する。
ば、リーク電流が大きくなると、プリチャージバスのよ
うなダイナミック回路は、動作の安定性が悪くなってし
まうが、この発明をプリチャージバスに適用した場合、
リーク電流によるダイナミックノードの電位低下が抑制
されるので、ダイナミック動作の安定性が向上する。
【００４６】上記実施の形態１から実施の形態８では、
バスドライバ回路について説明したが、出力の負荷容量
が大きくて、出力の状態がハイ・インピーダンスになる
ような全ての回路に対して、これら発明を適用すること
ができる。そしていずれの場合も、ドライバトランジス
タと直列にリークスイッチトランジスタを接続すること
による問題点を回避できる。
バスドライバ回路について説明したが、出力の負荷容量
が大きくて、出力の状態がハイ・インピーダンスになる
ような全ての回路に対して、これら発明を適用すること
ができる。そしていずれの場合も、ドライバトランジス
タと直列にリークスイッチトランジスタを接続すること
による問題点を回避できる。
【００４７】
【発明の効果】以上のように、請求項１記載の発明によ
れば、高電源に接続され、高電源からグランド間の振幅
に応じた第１のスリープ信号により制御される第１のＭ
ＯＳトランジスタと、低電源に接続され、低電源から電
源間の振幅に応じた第２のスリープ信号により制御され
る第２のＭＯＳトランジスタと、電源に接続され、デー
タおよびイネーブル信号により制御され、第１のＭＯＳ
トランジスタと共に論理積回路を構成する第１のＭＯＳ
トランジスタ群と、電源に接続され、データおよびイネ
ーブル信号により制御され、第２のＭＯＳトランジスタ
と共に論理和回路を構成する第２のＭＯＳトランジスタ
群と、電源に接続され、論理積回路の出力信号により制
御される第１のドライバトランジスタと、第１のドライ
バトランジスタに直列接続され、論理和回路の出力信号
により制御され、第１のドライバトランジスタとの接続
点において出力端が設けられた第２のドライバトランジ
スタとを備えるように構成したので、第１，第２のドラ
イバトランジスタに電源側および接地側リークカットス
イッチを直列に接続することなく、第１，第２のドライ
バトランジスタのリーク電流を抑制することができ、ま
た、第１，第２のＭＯＳトランジスタ群は、高電源より
も低い電源で動作するので、消費電力を抑えることがで
きる効果がある。
れば、高電源に接続され、高電源からグランド間の振幅
に応じた第１のスリープ信号により制御される第１のＭ
ＯＳトランジスタと、低電源に接続され、低電源から電
源間の振幅に応じた第２のスリープ信号により制御され
る第２のＭＯＳトランジスタと、電源に接続され、デー
タおよびイネーブル信号により制御され、第１のＭＯＳ
トランジスタと共に論理積回路を構成する第１のＭＯＳ
トランジスタ群と、電源に接続され、データおよびイネ
ーブル信号により制御され、第２のＭＯＳトランジスタ
と共に論理和回路を構成する第２のＭＯＳトランジスタ
群と、電源に接続され、論理積回路の出力信号により制
御される第１のドライバトランジスタと、第１のドライ
バトランジスタに直列接続され、論理和回路の出力信号
により制御され、第１のドライバトランジスタとの接続
点において出力端が設けられた第２のドライバトランジ
スタとを備えるように構成したので、第１，第２のドラ
イバトランジスタに電源側および接地側リークカットス
イッチを直列に接続することなく、第１，第２のドライ
バトランジスタのリーク電流を抑制することができ、ま
た、第１，第２のＭＯＳトランジスタ群は、高電源より
も低い電源で動作するので、消費電力を抑えることがで
きる効果がある。
【００４８】請求項２記載の発明によれば、第１のＭＯ
Ｓトランジスタ群に第３のＭＯＳトランジスタを含み、
また、第２のＭＯＳトランジスタ群に第４のＭＯＳトラ
ンジスタを含み、それら第３および第４のＭＯＳトラン
ジスタは、高電源から低電源間の振幅に応じた第３およ
び第４のスリープ信号により制御されるように構成した
ので、第３のスリープ信号および第４のスリープ信号と
して高電源から低電源間の振幅を与えることにより、第
３および第４のＭＯＳトランジスタを逆バイアスし、そ
のリーク電流を抑えることができると共に、消費電力を
抑えることができる効果がある。
Ｓトランジスタ群に第３のＭＯＳトランジスタを含み、
また、第２のＭＯＳトランジスタ群に第４のＭＯＳトラ
ンジスタを含み、それら第３および第４のＭＯＳトラン
ジスタは、高電源から低電源間の振幅に応じた第３およ
び第４のスリープ信号により制御されるように構成した
ので、第３のスリープ信号および第４のスリープ信号と
して高電源から低電源間の振幅を与えることにより、第
３および第４のＭＯＳトランジスタを逆バイアスし、そ
のリーク電流を抑えることができると共に、消費電力を
抑えることができる効果がある。
【００４９】請求項３記載の発明によれば、スリープ信
号とイネーブル信号とを整合させ、スリープ信号を省略
するように構成したので、スリープ信号およびＭＯＳト
ランジスタを省略でき、寄生容量をさらに小さくでき、
低消費電力にできる効果がある。
号とイネーブル信号とを整合させ、スリープ信号を省略
するように構成したので、スリープ信号およびＭＯＳト
ランジスタを省略でき、寄生容量をさらに小さくでき、
低消費電力にできる効果がある。
【００５０】請求項４記載の発明によれば、第１のＭＯ
Ｓトランジスタ群と電源との間に第１のリークカットス
イッチを接続すると共に、第２のＭＯＳトランジスタ群
と接地との間に第２のリークカットスイッチを接続し、
第１のリークカットスイッチは第４のスリープ信号によ
り制御されると共に、第２のリークカットスイッチは第
３のスリープ信号により制御されるように構成したの
で、データに関わらずリーク電流を抑えることができる
効果がある。
Ｓトランジスタ群と電源との間に第１のリークカットス
イッチを接続すると共に、第２のＭＯＳトランジスタ群
と接地との間に第２のリークカットスイッチを接続し、
第１のリークカットスイッチは第４のスリープ信号によ
り制御されると共に、第２のリークカットスイッチは第
３のスリープ信号により制御されるように構成したの
で、データに関わらずリーク電流を抑えることができる
効果がある。
【００５１】請求項５記載の発明によれば、第１のＭＯ
Ｓトランジスタ群と電源との間に第１のリークカットス
イッチを接続すると共に、第２のＭＯＳトランジスタ群
と接地との間に第２のリークカットスイッチを接続し、
第１のリークカットスイッチは第１のスリープ信号によ
り制御されると共に、第２のリークカットスイッチは第
２のスリープ信号により制御されるように構成したの
で、第１，第２のＭＯＳトランジスタ群に供給される電
圧が、高電源からグランド間の振幅に応じた第１のスリ
ープ信号、および低電源から電源間の振幅に応じた第２
のスリープ信号に軽減され、半導体装置によって構成す
る場合におけるゲート酸化膜に印加される電圧が小さく
て済み、ゲート酸化膜の負担が小さくなって信頼性が向
上する効果がある。
Ｓトランジスタ群と電源との間に第１のリークカットス
イッチを接続すると共に、第２のＭＯＳトランジスタ群
と接地との間に第２のリークカットスイッチを接続し、
第１のリークカットスイッチは第１のスリープ信号によ
り制御されると共に、第２のリークカットスイッチは第
２のスリープ信号により制御されるように構成したの
で、第１，第２のＭＯＳトランジスタ群に供給される電
圧が、高電源からグランド間の振幅に応じた第１のスリ
ープ信号、および低電源から電源間の振幅に応じた第２
のスリープ信号に軽減され、半導体装置によって構成す
る場合におけるゲート酸化膜に印加される電圧が小さく
て済み、ゲート酸化膜の負担が小さくなって信頼性が向
上する効果がある。
【００５２】請求項６記載の発明によれば、電源および
グランドよりも低い低電源に接続され、データ，イネー
ブル信号およびスリープ信号により制御される論理和回
路と、電源に接続され、クロック信号により制御される
第３のドライバトランジスタと、第３のドライバトラン
ジスタに直列接続され、論理和回路の出力信号により制
御され、第３のドライバトランジスタとの接続点におい
て出力端が設けられた第４のドライバトランジスタとを
備えるように構成したので、リーク電流によるダイナミ
ックノードの電位低下が抑制され、ダイナミック動作の
安定性が向上したプリチャージバスが得られる効果があ
る。
グランドよりも低い低電源に接続され、データ，イネー
ブル信号およびスリープ信号により制御される論理和回
路と、電源に接続され、クロック信号により制御される
第３のドライバトランジスタと、第３のドライバトラン
ジスタに直列接続され、論理和回路の出力信号により制
御され、第３のドライバトランジスタとの接続点におい
て出力端が設けられた第４のドライバトランジスタとを
備えるように構成したので、リーク電流によるダイナミ
ックノードの電位低下が抑制され、ダイナミック動作の
安定性が向上したプリチャージバスが得られる効果があ
る。
【図１】 この発明の実施の形態１による半導体装置を
示すブロック構成図である。
示すブロック構成図である。
【図２】 この発明の実施の形態１によるバスドライバ
回路を示す回路図である。
回路を示す回路図である。
【図３】 この発明の実施の形態１によるバスドライバ
回路の詳細を示す回路図である。
回路の詳細を示す回路図である。
【図４】 この発明の実施の形態２によるバスドライバ
回路の詳細を示す回路図である。
回路の詳細を示す回路図である。
【図５】 この発明の実施の形態３によるバスドライバ
回路を示す回路図である。
回路を示す回路図である。
【図６】 この発明の実施の形態３によるバスドライバ
回路の詳細を示す回路図である。
回路の詳細を示す回路図である。
【図７】 この発明の実施の形態４によるバスドライバ
回路の詳細を示す回路図である。
回路の詳細を示す回路図である。
【図８】 この発明の実施の形態５によるバスドライバ
回路の詳細を示す回路図である。
回路の詳細を示す回路図である。
【図９】 この発明の実施の形態６によるバスドライバ
回路の詳細を示す回路図である。
回路の詳細を示す回路図である。
【図１０】 この発明の実施の形態６によるバスドライ
バ回路の詳細を示す回路図である。
バ回路の詳細を示す回路図である。
【図１１】 この発明の実施の形態７によるバスドライ
バ回路の詳細を示す回路図である。
バ回路の詳細を示す回路図である。
【図１２】 この発明の実施の形態８によるバスドライ
バ回路の詳細を示す回路図である。
バ回路の詳細を示す回路図である。
【図１３】 従来の半導体装置を示すブロック構成図で
ある。
ある。
【図１４】 図１３の半導体装置をバスドライバ回路に
応用した場合の回路図である。
応用した場合の回路図である。
【図１５】 図１３の半導体装置をバスドライバ回路に
応用した場合の回路図である。
応用した場合の回路図である。
ＮＡＮＤ１ 否定論理積回路（論理積回路）、ＮＯＲ１
否定論理和回路（論理和回路）、Ｐ１ ｐＭＯＳトラ
ンジスタ（第１のドライバトランジスタ，第３のドライ
バトランジスタ）、Ｎ１ ｎＭＯＳトランジスタ（第２
のドライバトランジスタ，第４のドライバトランジス
タ）、Ｐ６ ｐＭＯＳトランジスタ（第１のＭＯＳトラ
ンジスタ）、Ｐ２，Ｐ４ ｐＭＯＳトランジスタ（第１
のＭＯＳトランジスタ群）、Ｎ２，Ｎ４，Ｎ６ ｎＭＯ
Ｓトランジスタ（第１のＭＯＳトランジスタ群）、Ｎ７
ｎＭＯＳトランジスタ（第２のＭＯＳトランジス
タ）、Ｐ３，Ｐ５，Ｐ７ ｐＭＯＳトランジスタ（第２
のＭＯＳトランジスタ群）、Ｎ３，Ｎ５ ｎＭＯＳトラ
ンジスタ（第２のＭＯＳトランジスタ群）、Ｐ１８，Ｐ
２０ ｐＭＯＳトランジスタ（第１のリークカットスイ
ッチ）、Ｎ１８，Ｎ２０ｎＭＯＳトランジスタ（第２の
リークカットスイッチ）。
否定論理和回路（論理和回路）、Ｐ１ ｐＭＯＳトラ
ンジスタ（第１のドライバトランジスタ，第３のドライ
バトランジスタ）、Ｎ１ ｎＭＯＳトランジスタ（第２
のドライバトランジスタ，第４のドライバトランジス
タ）、Ｐ６ ｐＭＯＳトランジスタ（第１のＭＯＳトラ
ンジスタ）、Ｐ２，Ｐ４ ｐＭＯＳトランジスタ（第１
のＭＯＳトランジスタ群）、Ｎ２，Ｎ４，Ｎ６ ｎＭＯ
Ｓトランジスタ（第１のＭＯＳトランジスタ群）、Ｎ７
ｎＭＯＳトランジスタ（第２のＭＯＳトランジス
タ）、Ｐ３，Ｐ５，Ｐ７ ｐＭＯＳトランジスタ（第２
のＭＯＳトランジスタ群）、Ｎ３，Ｎ５ ｎＭＯＳトラ
ンジスタ（第２のＭＯＳトランジスタ群）、Ｐ１８，Ｐ
２０ ｐＭＯＳトランジスタ（第１のリークカットスイ
ッチ）、Ｎ１８，Ｎ２０ｎＭＯＳトランジスタ（第２の
リークカットスイッチ）。
Claims (6)
- 【請求項１】 電源よりも高い高電源に接続され且つそ
の高電源からグランド間の振幅に応じた第１のスリープ
信号により制御される第１のＭＯＳトランジスタと、グ
ランドよりも低い低電源に接続され且つその低電源から
上記電源間の振幅に応じた第２のスリープ信号により制
御される第２のＭＯＳトランジスタと、上記電源に接続
され且つデータおよびイネーブル信号により制御され、
上記第１のＭＯＳトランジスタと共に論理積回路を構成
する第１のＭＯＳトランジスタ群と、上記電源に接続さ
れ且つデータおよびイネーブル信号により制御され、上
記第２のＭＯＳトランジスタと共に論理和回路を構成す
る第２のＭＯＳトランジスタ群と、上記電源に接続され
且つ上記論理積回路の出力信号により制御される第１の
ドライバトランジスタと、上記第１のドライバトランジ
スタに直列接続され且つ上記論理和回路の出力信号によ
り制御され、その第１のドライバトランジスタとの接続
点において出力端が設けられた第２のドライバトランジ
スタとを備えたバスドライバ回路。 - 【請求項２】 第１のＭＯＳトランジスタ群は、第３の
ＭＯＳトランジスタを含み、第２のＭＯＳトランジスタ
群は、第４のＭＯＳトランジスタを含み、それら第３お
よび第４のＭＯＳトランジスタは、高電源から低電源間
の振幅に応じた第３および第４のスリープ信号により制
御されることを特徴とする請求項１記載のバスドライバ
回路。 - 【請求項３】 スリープ信号とイネーブル信号とを整合
させ、スリープ信号を省略したことを特徴とする請求項
１または請求項２記載のバスドライバ回路。 - 【請求項４】 第１のＭＯＳトランジスタ群と電源との
間に第１のリークカットスイッチを接続すると共に、第
２のＭＯＳトランジスタ群と接地との間に第２のリーク
カットスイッチを接続し、その第１のリークカットスイ
ッチは第４のスリープ信号により制御されると共に、そ
の第２のリークカットスイッチは第３のスリープ信号に
より制御されることを特徴とする請求項２記載のバスド
ライバ回路。 - 【請求項５】 第１のＭＯＳトランジスタ群と電源との
間に第１のリークカットスイッチを接続すると共に、第
２のＭＯＳトランジスタ群と接地との間に第２のリーク
カットスイッチを接続し、その第１のリークカットスイ
ッチは第１のスリープ信号により制御されると共に、そ
の第２のリークカットスイッチは第２のスリープ信号に
より制御されることを特徴とする請求項２記載のバスド
ライバ回路。 - 【請求項６】 電源およびグランドよりも低い低電源に
接続され且つデータ，イネーブル信号およびスリープ信
号により制御される論理和回路と、上記電源に接続され
且つ上記クロック信号により制御される第３のドライバ
トランジスタと、その第３のドライバトランジスタに直
列接続され且つ上記論理和回路の出力信号により制御さ
れ、その第３のドライバトランジスタとの接続点におい
て出力端が設けられた第４のドライバトランジスタとを
備えたバスドライバ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9154101A JPH113157A (ja) | 1997-06-11 | 1997-06-11 | バスドライバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9154101A JPH113157A (ja) | 1997-06-11 | 1997-06-11 | バスドライバ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH113157A true JPH113157A (ja) | 1999-01-06 |
Family
ID=15576949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9154101A Pending JPH113157A (ja) | 1997-06-11 | 1997-06-11 | バスドライバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH113157A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004104754A (ja) * | 2002-07-15 | 2004-04-02 | Renesas Technology Corp | 半導体装置 |
| JP2008293604A (ja) * | 2007-05-25 | 2008-12-04 | Elpida Memory Inc | 半導体記憶装置の出力回路、および半導体記憶装置の出力回路のデータ出力方法 |
| US7514963B2 (en) | 2003-06-23 | 2009-04-07 | Rohm Co., Ltd. | Semiconductor integrated circuit device |
| JP2016126448A (ja) * | 2014-12-26 | 2016-07-11 | キヤノン株式会社 | 半導体回路装置 |
| JP2021090143A (ja) * | 2019-12-04 | 2021-06-10 | キオクシア株式会社 | 出力回路 |
-
1997
- 1997-06-11 JP JP9154101A patent/JPH113157A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004104754A (ja) * | 2002-07-15 | 2004-04-02 | Renesas Technology Corp | 半導体装置 |
| US7514963B2 (en) | 2003-06-23 | 2009-04-07 | Rohm Co., Ltd. | Semiconductor integrated circuit device |
| JP2008293604A (ja) * | 2007-05-25 | 2008-12-04 | Elpida Memory Inc | 半導体記憶装置の出力回路、および半導体記憶装置の出力回路のデータ出力方法 |
| JP2016126448A (ja) * | 2014-12-26 | 2016-07-11 | キヤノン株式会社 | 半導体回路装置 |
| JP2021090143A (ja) * | 2019-12-04 | 2021-06-10 | キオクシア株式会社 | 出力回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
| RD01 | Notification of change of attorney |
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|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061205 |