JP2021090143A - 出力回路 - Google Patents

Abstract

【課題】出力回路のスタンバイ状態における消費電力を抑制する。【解決手段】実施形態に係る出力回路は、第１乃至第３電源線と、パッド５０と、第１乃至第２トランジスタと、第１回路と、を備える。第１トランジスタＴＲ７は、第１端が第１電源線に接続され、第２端がパッドに接続される。第２トランジスタＴＲ８は、第１端が第２電源線に接続され、第２端がパッド５０に接続される。第１回路は、第３電源線と第１トランジスタのゲートとの間に接続される。第１電源線には、第１電圧ＶＣＣＱが印加される。第２電源線には、第１電圧よりも低い第２電圧ＶＳＳが印加される。第３電源線には、第１電圧及び第２電圧のいずれとも異なる第３電圧ＶＤＤ１が印加される。第１の場合に、第１回路は第１トランジスタのゲートに第３電圧を印加する。第２の場合に、第１回路は第３電源線と第１トランジスタのゲートとを電気的に非接続とする。【選択図】図６

Description

実施形態は、出力回路に関する。

信号を出力する出力回路が知られている。

特許第５３８８６６３号明細書

出力回路のスタンバイ状態における消費電力を抑制する。

実施形態に係る出力回路は、第１電源線と、第２電源線と、第３電源線と、パッドと、第１トランジスタと、第２トランジスタと、第１回路と、を備える。第１トランジスタは、第１端が第１電源線に接続され、第２端がパッドに接続される。第２トランジスタは、第１端が第２電源線に接続され、第２端がパッドに接続される。第１回路は、第３電源線と第１トランジスタのゲートとの間に接続される。第１電源線には、第１電圧が印加される。第２電源線には、第１電圧よりも低い第２電圧が印加される。第３電源線には、第１電圧及び第２電圧のいずれとも異なる第３電圧が印加される。第１の場合に、第１回路は第１トランジスタのゲートに第３電圧を印加する。第２の場合に、第１回路は第３電源線と第１トランジスタのゲートとを電気的に非接続とする。

第１実施形態に係る半導体記憶装置を含むメモリシステムの構成例を示すブロック図。 第１実施形態に係る半導体記憶装置の構成例を示すブロック図。 第１実施形態に係る半導体記憶装置の備える電源回路の構成例を示すブロック図。 第１実施形態に係る半導体記憶装置の備える入出力モジュールの構成例を示すブロック図。 第１実施形態に係る半導体記憶装置の備える入出力モジュールに含まれる入出力ユニットの構成例を示すブロック図。 第１実施形態に係る半導体記憶装置の備える入出力モジュールに含まれる入出力ユニットに含まれる出力回路の構成例を示す回路図。 第１実施形態に係る半導体記憶装置の備える入出力モジュールに含まれる入出力制御回路の構成例を示すブロック図。 第１実施形態に係る半導体記憶装置が送受信する各種信号の一例を示したタイミングチャート。 第１実施形態に係る半導体記憶装置における各種信号の論理レベルと電圧との関係を示すテーブル。 第１実施形態に係る半導体記憶装置に含まれる出力回路の第１の状態における動作の一例を示す回路図。 第１実施形態に係る半導体記憶装置に含まれる出力回路の第２の状態における動作の一例を示す回路図。 第１実施形態に係る半導体記憶装置に含まれる出力回路の第２の状態における動作の一例を示す回路図。 第１実施形態の変形例に係る半導体記憶装置に含まれる出力回路の構成例を示す回路図。 第２実施形態に係る半導体記憶装置の備える電源回路の構成例を示すブロック図。 第２実施形態に係る半導体記憶装置に含まれる出力回路の構成例を示す回路図。 第２実施形態に係る半導体記憶装置に含まれる入出力制御回路の構成例を示すブロック図。 第２実施形態に係る半導体記憶装置における各種信号の論理レベルと電圧との関係を示すテーブル。 第３実施形態に係る半導体記憶装置に含まれる出力回路の構成例を示す回路図。 第３実施形態に係る半導体記憶装置に含まれる入出力制御回路の構成例を示すブロック図。 第３実施形態に係る半導体記憶装置における各種信号の論理レベルと電圧との関係を示すテーブル。 第４実施形態に係る半導体記憶装置に含まれる出力回路の構成例を示す回路図。 第４実施形態に係る半導体記憶装置に含まれる入出力制御回路の構成例を示すブロック図。 第４実施形態に係る半導体記憶装置における各種信号の論理レベルと電圧との関係を示すテーブル。 第５実施形態に係る半導体記憶装置に含まれる出力回路の構成例を示す回路図。 第５実施形態の変形例に係る半導体記憶装置に含まれる出力回路の構成例を示す回路図。 第１実施形態の変形例に係る半導体記憶装置に含まれるメインドライバの構成例を示す回路図。 第１実施形態の変形例に係る半導体記憶装置に含まれるプリドライバの構成例を示す回路図。 第１実施形態の変形例に係る半導体記憶装置に含まれる出力回路の構成例を示すブロック図。

以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術的思想は、構成要素の形状、構造、配置等によって特定されるものではない。

尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。

［１］第１実施形態
以下に、第１実施形態に係る半導体記憶装置１について説明する。

［１−１］構成
図１は、第１実施形態に係る半導体記憶装置１を含むメモリシステムＳＹＳの構成例を示している。図１に示すように、メモリシステムＳＹＳは、半導体記憶装置１と、メモリコントローラ２とを含む。半導体記憶装置１は、例えばＮＡＮＤフラッシュメモリである。メモリシステムＳＹＳは、図示しない外部のホスト機器に接続され、ホスト機器からの命令に応じて、データの記憶や読み出し等の動作を実行する。

半導体記憶装置１とメモリコントローラ２とは、例えばＮＡＮＤバスで接続される。ＮＡＮＤバスによる通信は、例えば信号ＤＱ０〜７、ＤＱＳ、／ＤＱＳ、／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、ＲＥ、／ＲＥ、／ＷＰ、及び／ＲＢを含む。

信号ＤＱ０〜７は、例えば８ビットの信号であり、半導体記憶装置１とメモリコントローラ２との間で送受信される。信号ＤＱ０〜７は、半導体記憶装置１とメモリコントローラ２との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータのいずれかを含み得る。

信号ＤＱＳ及び／ＤＱＳは、半導体記憶装置１とメモリコントローラ２との間で送受信される。信号ＤＱＳ及び／ＤＱＳは、信号ＤＱ０〜７を受信する際の動作タイミングを制御するために用いられる。

信号／ＣＥは、メモリコントローラ２から半導体記憶装置１に送信される。信号／ＣＥは、半導体記憶装置１を選択状態又は非選択状態にするための信号である。例えば、メモリコントローラに複数の半導体記憶装置が接続されている場合、メモリコントローラ２は信号／ＣＥを用いて動作させる半導体記憶装置を選択することが出来る。信号／ＣＥが“Ｈ”レベルの場合、メモリコントローラ２は半導体記憶装置１を非選択状態にする。信号／ＣＥが“Ｌ”レベルの場合、メモリコントローラ２は半導体記憶装置１を選択状態にする。

信号ＣＬＥ、ＡＬＥ、／ＷＥ、ＲＥ、／ＲＥ、及び／ＷＰのそれぞれは、メモリコントローラ２から半導体記憶装置１に送信される。信号ＣＬＥは、信号ＤＱ０〜７がコマンドであることを通知する信号である。信号ＡＬＥは、信号ＤＱ０〜７がアドレスであることを通知する信号である。信号／ＷＥは、半導体記憶装置１に信号ＤＱ０〜７を取り込むことを指示する信号である。信号ＲＥ及び／ＲＥは、半導体記憶装置１に信号ＤＱ０〜７を出力することを指示する信号である。また、信号ＲＥ及び／ＲＥは、信号ＤＱ０〜７を出力する際に、半導体記憶装置１の動作タイミングを制御する。信号／ＷＰは、半導体記憶装置１に書き込み及び消去動作を禁止させる信号である。

信号／ＲＢは、半導体記憶装置１からメモリコントローラ２へと送信される。信号／ＲＢは、半導体記憶装置１がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す信号である。

図２は、半導体記憶装置１の構成例を示している。図２に示すように、半導体記憶装置１は、外部から供給された電圧ＶＣＣ、ＶＣＣＱ及びＶＳＳを用いて動作する。ＶＣＣは、例えば２．５Ｖ程度の電圧である。ＶＣＣＱは、例えば１．２Ｖ程度の電圧である。本実施形態においては、ＶＣＣはＶＣＣＱよりも高い電圧である。ＶＳＳは、例えば、０Ｖの接地電圧である。また、半導体記憶装置１は、入出力モジュール１０、ロジック制御回路１１、レジスタ１２、シーケンサ１３、メモリセルアレイ１４，ロウデコーダ１５、センスアンプ１６、ドライバセット１７、及び電源回路１８を備えている。電圧ＶＣＣ（電圧ＶＣＣから生成される後述の電圧ＶＤＤ、ＶＤＤ１、及びＶＤＤ２）は、例えば、ロジック制御回路１１、レジスタ１２、シーケンサ１３、メモリセルアレイ１４，ロウデコーダ１５、センスアンプ１６、ドライバセット１７、及び電源回路１８に供給される。電圧ＶＣＣＱは、例えば、入出力モジュール１０の少なくとも一部に供給される。

入出力モジュール１０は、信号ＤＱ０〜７、信号ＤＱＳ、及び信号／ＤＱＳを送受信する。入出力モジュール１０は、データバスに接続される。データバスは、半導体記憶装置１内でデータの送受信に用いられる配線の集合であり、例えば入出力モジュール１０、レジスタ１２及びセンスアンプ１６が接続される。入出力モジュール１０は、信号ＤＱ０〜７内のコマンド及びアドレスをレジスタ１２に転送する。入出力モジュール１０は、書き込みデータ及び読み出しデータをセンスアンプ１６と送受信する。入出力モジュール１０は、信号ＤＱＳ及び／ＤＱＳを、信号ＲＥ及び／ＲＥに基づいて生成する。

ロジック制御回路１１は、信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、ＲＥ、／ＲＥ、及び／ＷＰを受信し、信号／ＲＢを送信する。ロジック制御回路１１は、受信した信号に基づいた信号を、入出力モジュール１０及びシーケンサ１３へ送信する。

レジスタ１２は、入出力モジュール１０を介して受信したコマンド及びアドレスを一時的に保持する。レジスタ１２は、アドレスをロウデコーダ１５及びセンスアンプ１６に転送する。また、レジスタ１２は、コマンドをシーケンサ１３に転送する。

シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、レジスタ１２からコマンドを受信し、受信したコマンドに基づいて読み出し動作等を実行する。また、シーケンサ１３は、ロジック制御回路１１の制御に基づいて、入出力モジュール１０を制御する。

メモリセルアレイ１４は、データを不揮発に保持する。メモリセルアレイ１４は、複数のビット線ＢＬ、複数のワード線ＷＬ、及び複数のメモリセルＭＣを含む。複数のメモリセルＭＣは、例えばロウ方向とカラム方向とに配列して設けられる。複数のビット線ＢＬは、カラム方向に対応して設けられ、同一のカラムに対応する複数のメモリセルＭＣと接続される。複数のワード線ＷＬは、ロウ方向に対応して設けられ、同一のロウに対応する複数のメモリセルＭＣと接続される。

ロウデコーダ１５は、レジスタ１２からアドレス中のロウアドレスを受信し、当該ロウアドレスに基づく行のメモリセルＭＣを選択する。そして、選択された行のメモリセルＭＣには、ロウデコーダ１５を介してドライバセット１７からの電圧が転送される。

センスアンプ１６は、データの読み出し時には、メモリセルＭＣからビット線ＢＬに読み出された読み出しデータをセンスし、センスした読み出しデータを入出力モジュール１０に転送する。センスアンプ１６は、データの書き込み時には、ビット線ＢＬを介して書き込まれる書き込みデータをメモリセルＭＣに転送する。またセンスアンプ１６は、レジスタ１２からアドレス中のカラムアドレスを受信し、当該カラムアドレスに基づくカラムのデータを出力する。

ドライバセット１７は、メモリセルアレイ１４、ロウデコーダ１５及びセンスアンプ１６の動作に用いられる電圧を生成する。

電源回路１８は、半導体記憶装置１で用いられる電源電圧を生成する。例えば、電源回路１８は、電圧ＶＣＣを用いて、入出力モジュール１０で用いられる各種電圧を生成する。

図３は、電源回路１８の構成例を示している。図３に示すように、電源回路１８は、レギュレータ２０、レギュレータ２１、及びレギュレータ２２を含む。レギュレータ２０は、電圧ＶＣＣから、電圧ＶＤＤを生成する。レギュレータ２１は、電圧ＶＣＣから、電圧ＶＤＤ１を生成する。レギュレータ２２は、電圧ＶＣＣから、電圧ＶＤＤ２を生成する。電圧ＶＤＤ、ＶＤＤ１、及びＶＤＤ２の詳細は後述する。

図４は、入出力モジュール１０の構成例を示している。図４に示すように、入出力モジュール１０は、入出力ユニット３０−０乃至３０−９、入出力制御回路４０、並びにパッド５０−０乃至５０−９を含む。入出力ユニット３０のそれぞれは、対応するパッド５０と接続される。入出力ユニット３０−０乃至３０−７は、それぞれ信号ＤＱ０乃至ＤＱ７に対応する。入出力ユニット３０−８は、信号ＤＱＳに対応する。入出力ユニット３０−９は、信号／ＤＱＳに対応する。入出力ユニット３０−０乃至３０−７は、データバスと接続される。入出力ユニット３０−８及び３０−９は、ロジック制御回路１１と接続される。入出力制御回路４０は、ロジック制御回路１１から信号ＳＴＢＹを受信する。信号ＳＴＢＹは、信号／ＣＥに基づく信号である。入出力制御回路４０は、信号ＳＴＢＹに基づいて、入出力ユニット３０−０乃至３０−９を制御する。

図５は、入出力ユニット３０の構成例を示している。図５に示すように、入出力ユニット３０は、入力回路３１及び出力回路３２を含む。入力回路３１と出力回路３２とは、パッド５０とデータバスとの間に並列に接続される。パッド５０に信号が入力される場合、入力回路３１はパッド５０に入力された信号を受信し、受信した信号をデータバスに転送する。パッド５０から信号が出力される場合、出力回路３２はデータバスの信号を受信し、受信した信号をパッド５０に出力する。入力回路３１及び出力回路３２のそれぞれは、入出力制御回路４０によって制御される。

図６は、出力回路３２の構成例を示している。図６に示すように、出力回路３２は、ロジック部６０、プリドライバ７０、及びメインドライバ８０を含む。

ロジック部６０は、信号ＳＴＢＹに基づいて、出力回路３２に入力された信号又はスタンバイ用の電圧をプリドライバ７０に出力する。ロジック部６０は、ＡＮＤゲート６１及びＯＲゲート６２を含む。ＡＮＤゲート６１は、信号ＳＰと信号／ＳＴＢＹとをＡＮＤ演算し、演算結果をノードＮ２に出力する。ＯＲゲート６２は、信号ＳＮと信号ＳＴＢＹとをＯＲ演算し、演算結果をノードＮ４に出力する。信号ＳＰ及びＳＮは、例えばデータバスから出力回路３２に入力された信号である。

プリドライバ７０は、信号ＳＴＢＹに基づいて、ロジック部６０から入力された信号又はスタンバイ用の電圧をメインドライバ８０に出力する。プリドライバ７０は、トランジスタＴＲ１乃至ＴＲ６を含む。トランジスタＴＲ１、トランジスタＴＲ４、及びトランジスタＴＲ５は、例えばＰ型のＭＯＳＦＥＴ（ＰＭＯＳ）である。トランジスタＴＲ２、トランジスタＴＲ３、トランジスタＴＲ６は、例えばＮ型のＭＯＳＦＥＴ（ＮＭＯＳ）である。

トランジスタＴＲ１のソースとバックゲートとのそれぞれには、電圧ＶＣＣＱが印加される。トランジスタＴＲ１のゲートはノードＮ２に接続される。トランジスタＴＲ２のドレインは、トランジスタＴＲ１のドレインに接続される。トランジスタＴＲ２のソースは、ノードＮ１に接続される。トランジスタＴＲ２のバックゲートは、接地される。トランジスタＴＲ２のゲートには、信号Ｓ２が印加される。トランジスタＴＲ３のソースとバックゲートとのそれぞれは、接地される。トランジスタＴＲ３のドレインは、ノードＮ１に接続される。トランジスタＴＲ３のゲートは、ノードＮ２に接続される。トランジスタＴＲ４のソースとバックゲートとのそれぞれには、電圧ＶＤＤ１が印加される。トランジスタＴＲ４のドレインは、ノードＮ１に接続される。トランジスタＴＲ４のゲートには、信号Ｓ１が印加される。

トランジスタＴＲ５のソースとバックゲートとのそれぞれには、電圧ＶＣＣＱが印加される。トランジスタＴＲ５のドレインは、ノードＮ３に接続される。トランジスタＴＲ５のゲートは、ノードＮ４に接続される。トランジスタＴＲ６のソースとバックゲートとは、接地される。トランジスタＴＲ６のドレインは、ノードＮ３に接続される。トランジスタＴＲ６のゲートは、ノードＮ４に接続される。

メインドライバ８０は、プリドライバの出力に基づいて、パッド５０に電圧を出力する、又はメインドライバ８０の出力ノードをハイインピーダンス状態にする。メインドライバ８０は、トランジスタＴＲ７及びトランジスタＴＲ８を含む。トランジスタＴＲ７のソースとバックゲートとのそれぞれには、電圧ＶＣＣＱが印加される。トランジスタＴＲ７のドレインは、パッド５０に接続される。トランジスタＴＲ７のゲートは、ノードＮ１に接続される。トランジスタＴＲ８のソースとバックゲートとのそれぞれは、接地される。トランジスタＴＲ８のドレインは、パッド５０に接続される。トランジスタＴＲ８のゲートは、ノードＮ３に接続される。トランジスタＴＲ７のドレイン及びトランジスタＴＲ８のドレインは、メインドライバ８０の出力ノードでもある。メインドライバ８０の出力インピーダンスは、トランジスタＴＲ７又はトランジスタＴＲ８のオン抵抗に基づく。また、出力回路３２の出力インピーダンスは、メインドライバ８０の出力インピーダンスに基づく。

出力回路３２には、複数の電圧が供給される。ロジック部６０には、電圧ＶＤＤが供給される。プリドライバ７０には、電圧ＶＣＣＱと、電圧ＶＣＣＱとは異なる電圧とが供給される。電圧ＶＣＣＱとは異なる電圧は、例えば電圧ＶＤＤ１である。メインドライバ８０には、電圧ＶＣＣＱが供給される。また、信号ＳＴＢＹ、／ＳＴＢＹ、Ｓ１、及びＳ２は、入出力制御回路４０によって出力される信号である。なお、信号ＳＴＢＹは入出力制御回路４０を介さずに入出力ユニット３０に入力されても良い。

図７は、入出力制御回路４０の構成を示している。図７に示すように、入出力制御回路４０は、インバータ４１、レベルシフタ４２及びレベルシフタ４３を含む。インバータ４１は、信号ＳＴＢＹを論理反転させた信号／ＳＴＢＹを出力する。レベルシフタ４２は、信号／ＳＴＢＹの“Ｈ”レベルの電圧を電圧ＶＤＤ１にシフトさせた信号Ｓ１を出力する。レベルシフタ４３は、信号／ＳＴＢＹの“Ｈ”レベルの電圧を電圧ＶＤＤ２にシフトさせた信号Ｓ２を出力する。

［１−２］動作
次に、第１実施形態に係る半導体記憶装置１の動作について説明する。なお、第１実施形態では、電圧ＶＣＣが電圧ＶＤＤ、ＶＤＤ１、及びＶＤＤ２よりも大きく、電圧ＶＤＤ１が電圧ＶＤＤよりも大きく、電圧ＶＤＤ２が電圧ＶＤＤ及びＶＤＤ１よりも大きく、電圧ＶＤＤ２が電圧ＶＣＣＱとトランジスタＴＲ２の閾値電圧との合計以上であるものと仮定する。第１実施形態に係る半導体記憶装置１に含まれる出力回路３２は、信号ＳＴＢＹの論理レベルに応じて異なる動作を行う。以降、各種信号の詳細と出力回路３２の動作について、順に説明する。

図８は、第１実施形態に係る半導体記憶装置１が送受信する各種信号の一例を示したタイミングチャートである。図８は、複数の出力回路３２がメモリコントローラ２に信号を出力する際の信号ＤＱＳ、／ＤＱＳ、ＤＱ０〜７、／ＣＥ、／ＲＥ、及びＲＥの動作の一例を示している。時刻ｔ０において、信号／ＣＥは“Ｈ”レベルであり、半導体記憶装置１は非選択状態とされている。信号ＳＴＢＹは“Ｈ”レベルであり、出力回路３２それぞれの出力ノードはハイインピーダンス状態となっている。時刻ｔ１において、メモリコントローラ２は信号／ＣＥを“Ｈ”レベルから“Ｌ”レベルへと遷移させる。信号／ＣＥが“Ｌ”レベルとなったことで、半導体記憶装置１は選択状態となる。その後、時刻ｔ２において、選択状態となった半導体記憶装置１のロジック制御回路１１は、信号／ＣＥに基づいて信号ＳＴＢＹを“Ｈ”レベルから“Ｌ”レベルへと遷移させる。信号ＳＴＢＹが“Ｌ”レベルに遷移したことで、出力回路３２のそれぞれは信号を出力することが可能な状態となる。その後、複数の出力回路３２から、メモリコントローラ２から受信した信号ＲＥ及び／ＲＥに基づいて、信号ＤＱＳ、／ＤＱＳ、及びＤＱ０〜７が順次出力される。その後、半導体記憶装置１がデータの出力を完了すると、メモリコントローラ２は時刻ｔ３において、信号／ＣＥを“Ｈ”レベルに遷移させる。信号／ＣＥが“Ｈ”レベルとなったことに基づいて、時刻ｔ４においてロジック制御回路１１は、信号ＳＴＢＹを“Ｈ”レベルに遷移させる。信号ＳＴＢＹが“Ｈ”レベルに遷移すると、出力回路３２の出力ノードはハイインピーダンス状態になる。本動作の詳細については後述する。

このように、第１実施形態に係る半導体記憶装置１は、信号ＳＴＢＹが“Ｌ”レベルの間に、信号ＤＱＳ、／ＤＱＳ、及び信号ＤＱ０〜７を送信する。また、半導体記憶装置１は、信号ＳＴＢＹが“Ｈ”レベルの間に、信号ＤＱＳ、／ＤＱＳ、及び信号ＤＱ０〜７に対応する各出力回路３２の出力ノードをハイインピーダンス状態とする。

図９は、第１実施形態に係る半導体記憶装置１における各種信号の論理レベルと電圧との関係を示している。尚、信号ＳＴＢＹは、チップイネーブル信号／ＣＥに基づいた信号である。図９に示すように、第１実施形態に係る半導体記憶装置１は、第１の状態と第２の状態とになり得る。

第１の状態では、信号ＳＴＢＹ、／ＳＴＢＹ、Ｓ１、及びＳ２が、それぞれ“Ｈ”レベル、“Ｌ”レベル、“Ｌ”レベル、及び“Ｌ”レベルに制御される。このとき、出力回路３２の出力ノードは、ハイインピーダンス状態になる。以下では、第１の状態のことを、出力回路３２のスタンバイ状態と呼ぶ。つまり、信号ＳＴＢＹが“Ｈ”レベルの場合、出力回路３２はスタンバイ状態となる。

第２の状態では、信号ＳＴＢＹ、／ＳＴＢＹ、Ｓ１、及びＳ２が、それぞれ“Ｌ”レベル、“Ｈ”レベル、“Ｈ”レベル、及び“Ｈ”レベルに制御される。このとき、出力回路３２は、信号ＳＰ及びＳＮに基づいた信号を出力可能な状態になる。以下では、第２の状態のことを、出力回路３２のアクティブ状態と呼ぶ。つまり、信号ＳＴＢＹが“Ｌ”レベルの場合、出力回路３２はアクティブ状態となる。

以上のように、入出力モジュール１０内の各出力回路３２は、信号ＳＴＢＹによってスタンバイ状態又はアクティブ状態に制御され得る。尚、信号ＳＴＢＹの“Ｈ”レベルは、電圧ＶＤＤに対応する。信号ＳＴＢＹの“Ｌ”レベルは、電圧ＶＳＳに対応する。信号／ＳＴＢＹの“Ｈ”レベルは、電圧ＶＳＳに対応する。信号／ＳＴＢＹの“Ｌ”レベルは、電圧ＶＤＤに対応する。信号Ｓ１の“Ｈ”レベルは、電圧ＶＤＤ１に対応する。信号Ｓ１の“Ｌ”レベルは、電圧ＶＳＳに対応する。信号Ｓ２の“Ｈ”レベルは、電圧ＶＤＤ２に対応する。信号Ｓ２の“Ｌ”レベルは、電圧ＶＳＳに対応する。

図１０は、第１実施形態に係る半導体記憶装置１に含まれる出力回路３２の第１の状態における動作の一例を示している。第１の状態では、信号ＳＴＢＹは“Ｈ”レベルであるから、出力回路３２はスタンバイ状態である。スタンバイ状態の出力回路３２について、ロジック部６０、プリドライバ７０、メインドライバ８０の順に説明する。

ロジック部６０の動作について説明する。ＡＮＤゲート６１には、“Ｌ”レベルの信号／ＳＴＢＹが入力される。よって、ＡＮＤゲート６１は、信号ＳＰの論理レベルに関わらず、ノードＮ２に“Ｌ”レベルを出力する。ＡＮＤゲート６１が出力する“Ｌ”レベルは、例えば電圧ＶＳＳである。ＯＲゲート６２には、“Ｈ”レベルの信号ＳＴＢＹが入力される。よって、ＯＲゲート６２は、信号ＳＮの論理レベルに関わらず、ノードＮ４に“Ｈ”レベルを出力する。ＯＲゲート６２が出力する“Ｈ”レベルは、例えば電圧ＶＣＣＱである。

プリドライバ７０の動作について説明する。ＰＭＯＳトランジスタＴＲ４は、ゲートに電圧ＶＳＳの信号Ｓ１が印加されたため、オン状態となる。ＮＭＯＳトランジスタＴＲ３は、ゲートにノードＮ２から“Ｌ”レベルが印加されたため、オフ状態となる。ＮＭＯＳトランジスタＴＲ２は、ゲートに電圧ＶＳＳの信号Ｓ２が印加されたため、オフ状態となる。ＰＭＯＳトランジスタＴＲ１は、ゲートにノードＮ２から“Ｌ”レベルが印加されたためオン状態となるが、ドレインに接続されているトランジスタＴＲ２がオフ状態となっており電流が流れないため、実質的にオフ状態となる。この結果、オン状態となったトランジスタＴＲ４によって、ノードＮ１の電圧が電圧ＶＤＤ１に定められる。ＰＭＯＳトランジスタＴＲ５は、ゲートにノードＮ４から“Ｈ”レベルが印加されたため、オフ状態となる。ＮＭＯＳトランジスタＴＲ６は、ゲートにノードＮ４から“Ｈ”レベルが印加されたため、オン状態となる。この結果、オン状態となったトランジスタＴＲ６によって、ノードＮ３の電圧が電圧ＶＳＳに定められる。

メインドライバ８０の動作について説明する。ＰＭＯＳトランジスタＴＲ７は、ゲートにノードＮ１から電圧ＶＤＤ１が印加されたため、オフ状態となる。ＮＭＯＳトランジスタＴＲ８は、ゲートにノードＮ３から電圧ＶＳＳが印加されたため、オフ状態となる。この結果、出力回路３２の出力ノードはハイインピーダンス状態となる。

このように、スタンバイ状態の出力回路３２は、トランジスタＴＲ７及びトランジスタＴＲ８がオフ状態となり、出力回路３２の出力ノードがハイインピーダンス状態となる。このとき、ＰＭＯＳトランジスタＴＲ７のゲートには電圧ＶＤＤ１が印加されている。

図１１は、第１実施形態に係る半導体記憶装置１に含まれる出力回路３２の第２の状態における動作の一例を示している。第２の状態では、信号ＳＴＢＹは“Ｌ”レベルであるため、出力回路３２はアクティブ状態である。図１０に示した例では、アクティブ状態の出力回路３２は“Ｌ”レベルを出力している。ロジック部６０、プリドライバ７０、メインドライバ８０の順に説明する。

ロジック部６０の動作について説明する。第２の状態において、信号ＳＴＢＹは“Ｌ”レベルであり、信号／ＳＴＢＹは“Ｈ”レベルである。ＡＮＤゲート６１は、信号ＳＰの論理レベルと、信号／ＳＴＢＹの“Ｈ”レベルとをＡＮＤ演算し、演算結果をノードＮ２に出力する。図１０に示した例では、信号ＳＰは“Ｌ”レベルであるため、ＡＮＤゲート６１は、ノードＮ２に“Ｌ”レベルを出力する。ＡＮＤゲート６１が出力する“Ｌ”レベルは、例えば電圧ＶＳＳである。ＯＲゲート６２は、信号ＳＮの論理レベルと、信号ＳＴＢＹの“Ｌ”レベルとをＯＲ演算し、演算結果をノードＮ４に出力する。図１０に示した例では、信号ＳＮは“Ｌ”レベルであるため、ＯＲゲート６２は、ノードＮ４に“Ｌ”レベルを出力する。ＯＲゲート６２が出力する“Ｌ”レベルは、例えば電圧ＶＳＳである。

プリドライバ７０の動作について説明する。ＰＭＯＳトランジスタＴＲ４は、ゲートに電圧ＶＤＤ１の信号Ｓ１が印加されたため、オフ状態となる。ＰＭＯＳトランジスタＴＲ１は、ゲートにノードＮ２から“Ｌ”レベルが印加されているため、オン状態となる。ＮＭＯＳトランジスタＴＲ２のゲートには、電圧ＶＤＤ２の信号Ｓ２が印加されたため、オン状態となる。ＰＭＯＳトランジスタＴＲ３１は、ゲートにノードＮ２から“Ｌ”レベルが印加されているため、オフ状態となる。この結果、電圧ＶＣＣＱがオン状態となったＰＭＯＳトランジスタＴＲ１及びＮＭＯＳトランジスタＴＲ２を介してノードＮ１に伝達される。ここで、ＮＭＯＳトランジスタＴＲ２のゲートに印加されている電圧ＶＤＤ２は、トランジスタＴＲ２の閾値電圧と電圧ＶＣＣＱとの合計よりも大きい。従って、ＰＭＯＳトランジスタＴＲ１のソースから供給される電圧ＶＣＣＱは、ＮＭＯＳトランジスタＴＲ２による閾値ドロップ（Ｖｔｈ ｄｒｏｐ）によって低下することなく、そのままノードＮ１に伝達される。ＰＭＯＳトランジスタＴＲ５は、ゲートにノードＮ４から“Ｌ”レベルが印加され、ゲート−ソース間電圧が閾値電圧よりも大きいため、オン状態となる。ＮＭＯＳトランジスタＴＲ６は、ゲートにノードＮ４から“Ｌ”レベルが印加され、ゲート−ソース間電圧が略０Ｖであるため、オフ状態となる。この結果、ノードＮ３にはオン状態となったＰＭＯＳトランジスタＴＲ５を介して電圧ＶＣＣＱが印加される。

メインドライバ８０の動作について説明する。ＰＭＯＳトランジスタＴＲ７は、ゲートにノードＮ１から電圧ＶＣＣＱが印加され、ゲート−ソース間電圧が略０Ｖであるため、オフ状態となる。ＮＭＯＳトランジスタＴＲ８は、ゲートにノードＮ３から電圧ＶＣＣＱが印加され、ゲート−ソース間電圧が閾値電圧よりも大きいため、オン状態となる。この結果、パッド５０にはオン状態となったトランジスタＴＲ８を介して、電圧ＶＳＳが印加される。

図１２は、第１実施形態に係る半導体記憶装置１に含まれる出力回路３２の第２の状態における動作の一例を示している。図１１に示した例では、アクティブ状態の出力回路３２は“Ｈ”レベルを出力している。ロジック部６０、プリドライバ７０、メインドライバ８０の順に説明する。

ロジック部６０の動作について説明する。第２の状態において、信号ＳＴＢＹは“Ｌ”レベルであり、信号／ＳＴＢＹは“Ｈ”レベルである。ＡＮＤゲート６１は、信号ＳＰの論理レベルと、信号／ＳＴＢＹの“Ｈ”レベルとをＡＮＤ演算し、演算結果をノードＮ２に出力する。図１１に示した例では、信号ＳＰは“Ｈ”レベルであるため、ＡＮＤゲート６１は、ノードＮ２に“Ｈ”レベルを出力する。ＡＮＤゲート６１が出力する“Ｈ”レベルは、例えば電圧ＶＣＣＱである。ＯＲゲート６２は、信号ＳＮの論理レベルと、信号ＳＴＢＹの“Ｌ”レベルとをＯＲ演算し、演算結果をノードＮ４に出力する。図１１に示した例では、信号ＳＮは“Ｈ”レベルであるため、ＯＲゲート６２は、ノードＮ４に“Ｈ”レベルを出力する。ＯＲゲート６２が出力する“Ｈ”レベルは、例えば電圧ＶＣＣＱである。

プリドライバ７０の動作について説明する。トランジスタＴＲ４は、ゲートに電圧ＶＤＤ１の信号Ｓ１が印加されたため、オフ状態となる。トランジスタＴＲ１のゲート−ソース間電圧が略０Ｖであるため、トランジスタＴＲ１はオフ状態となる。トランジスタＴＲ２のゲートには、トランジスタＴＲ２の閾値電圧と電圧ＶＣＣＱとの合計よりも大きい電圧である電圧ＶＤＤ２が印加されている。しかし、トランジスタＴＲ１がオフ状態のため、トランジスタＴＲ２はノードＮ１に電圧を印加しない。トランジスタＴＲ３は、ゲート−ソース間電圧が閾値電圧よりも大きいため、オン状態となる。この結果、オン状態となったトランジスタＴＲ３を介して、ノードＮ１には電圧ＶＳＳが供給される。トランジスタＴＲ５は、ゲート−ソース間電圧が略０Ｖであるため、オフ状態となる。トランジスタＴＲ６は、ゲート−ソース間電圧が閾値電圧よりも大きいため、オン状態となる。この結果、オン状態となったトランジスタＴＲ６を介して、ノードＮ３には電圧ＶＳＳが印加される。

メインドライバ８０の動作について説明する。トランジスタＴＲ７は、ゲート−ソース間電圧が閾値電圧よりも大きいため、オン状態となる。トランジスタＴＲ８は、ゲート−ソース間電圧が略０Ｖであるため、オフ状態となる。この結果、パッド５０にはオン状態となったトランジスタＴＲ７を介して、電圧ＶＣＣＱが印加される。

図１１及び図１２を参照して説明したように、第１実施形態に係る半導体記憶装置１に含まれる出力回路３２は、アクティブ状態において、ノードＮ１の電圧を電圧ＶＣＣＱ又は電圧ＶＳＳに制御し、出力ノードに“Ｈ”レベル又は“Ｌ”レベルを出力することが出来る。

［１−３］第１実施形態の効果
以上で説明した第１実施形態に係る半導体記憶装置１に依れば、スタンバイ状態におけるリーク電流を抑制することが出来る。以下に、第１実施形態に係る半導体記憶装置１の効果の詳細について説明する。

半導体記憶装置からメモリコントローラへ信号を送信する際、信号品質を保つために、インピーダンスマッチングが行われる。具体的には、出力回路の出力インピーダンスと、伝送線路の特性インピーダンスと、受信回路の入力インピーダンスとのそれぞれが等しくなるように、出力回路と、伝送線路と、受信回路とのそれぞれが設けられる。高速に通信を行うためには、低いインピーダンスでインピーダンスマッチングを行うことが好ましい。

出力回路の出力インピーダンスを小さくするためには、メインドライバの電流供給能力を向上させる方法が考えられる。具体的には、例えば、サイズの大きいトランジスタをメインドライバに用いることが考えられる。しかし、トランジスタのサイズを大きくすると、半導体基板上に占めるトランジスタの面積が大きくなり、トランジスタのリーク電流が増加する場合がある。メインドライバの電流供給能力を向上させるその他の方法としては、閾値電圧の低いトランジスタをメインドライバに用いることも考えられる。閾値電圧の低いトランジスタは、閾値電圧の高いトランジスタに比べて、同じサイズであっても電流供給能力が大きくなる。このため、閾値電圧の低いトランジスタをメインドライバに用いることで、面積の増加を抑制しつつ電流供給能力を高めることが出来る。しかし、閾値電圧の低いトランジスタを用いると、閾値電圧の高いトランジスタを用いる場合と比べて、リーク電流が増加する場合がある。

また、トランジスタのリーク電流は、トランジスタの特性と、トランジスタのバイアス状態とによって変化し得る。トランジスタの特性は、例えば製造プロセスによって異なる。リーク電流が最小になるバイアス条件が、強い逆バイアスの場合、弱い逆バイアスの場合、ゼロバイアスの場合、及び弱い順バイアスの場合のいずれになるかは、トランジスタの特性に依存する。例えば、トランジスタＴＲ７が逆バイアス状態になると、ゼロバイアス状態と比べてリーク電流が小さくなる。

そこで、第１実施形態に係る半導体記憶装置１では、スタンバイ状態において、ノードＮ１に電圧ＶＤＤ１を印加している。電圧ＶＤＤ１は、電圧ＶＣＣＱよりも高い電圧である。よって、ＰＭＯＳトランジスタＴＲ７は、ソースに電圧ＶＣＣＱが印加され、ゲートに電圧ＶＣＣＱよりも高い電圧ＶＤＤ１が印加されるため、逆バイアス状態となる。これにより、第１実施形態に係る半導体記憶装置１では、スタンバイ状態において、トランジスタＴＲ７のリーク電流を抑制することが出来る。トランジスタＴＲ７のリーク電流が抑制されることで、半導体記憶装置１の消費電力を抑制することが出来る。

また、リーク電流の増加を抑制する方法として、リーク電流が流れる電流経路に、電流遮断能力に優れたトランジスタスイッチを挿入する方法も考えられる。具体的には、例えば、トランジスタＴＲ７のソースにトランジスタスイッチを介して電圧ＶＣＣＱを印加する方法が考えられる。スタンバイ状態において、トランジスタスイッチをオフ状態にすることで、リーク電流が流れることを抑制することが出来る。しかし、電源電圧と出力回路との間にトランジスタスイッチを設けた場合、出力回路の出力インピーダンスは、トランジスタスイッチのオン抵抗とメインドライバの出力抵抗との合計となる。電流遮断能力に優れたトランジスタスイッチは、一般的なトランジスタに比べて、オン抵抗が大きくなる場合がある。電流遮断能力に優れたトランジスタスイッチを、オン抵抗が小さくなるように設けると、大きな面積を占有する場合がある。

これに対して、第１実施形態に係る半導体記憶装置１では、スタンバイ状態において、メインドライバ８０を構成するＰＭＯＳトランジスタＴＲ７及びＮＭＯＳトランジスタＴＲ８のうちＰＭＯＳトランジスタＴＲ７のゲート電圧を制御することで、リーク電流の増加を抑制している。具体的には、トランジスタＴＲ２とトランジスタＴＲ４とを制御することで、スタンバイ状態におけるノードＮ１の電圧を制御している。トランジスタＴＲ４は、スタンバイ時にノードＮ１に電圧ＶＤＤ１を与えることが出来るサイズで設けられる。トランジスタＴＲ２は、アクティブ状態において、信号ＳＰに基づいてノードＮ１の電圧を電圧ＶＣＣＱ又は電圧ＶＳＳにすることが出来るサイズで設けられる。トランジスタＴＲ２及びＴＲ４は、電源電圧ＶＣＣＱとメインドライバ８０との間にスイッチを設ける場合と比べて、小さいサイズで設けることが出来る。すなわち、リーク電流を抑制するための回路を追加することによる回路面積の増加を抑制することが出来る。

また、第１実施形態に係る半導体記憶装置１では、スタンバイ時にトランジスタＴＲ１がオン状態となりノードＮ１に電圧ＶＤＤ１を供給することとあわせて、トランジスタＴＲ２がオフ状態となるように制御される。

半導体基板上にトランジスタを設ける場合、ソース又はドレインとして機能する拡散領域は、例えばウェル領域内に設けられる。例えばＰ型のＭＯＳＦＥＴの場合、ソース又はドレインとして機能する拡散領域はＰ型であり、拡散領域が設けられるウェル領域はＮ型である。拡散領域とウェル領域との間に存在するＰＮ接合は、ＰＮ接合の閾値電圧よりも高い電圧差が印加されるとオン状態となり、電流経路として機能し得る。

第１実施形態に係る半導体記憶装置１では、スタンバイ状態において、トランジスタＴＲ２がオフ状態に制御されることで、トランジスタＴＲ１のドレインに電圧ＶＤＤ１が印加されることを抑制している。これにより、電圧ＶＤＤ１の大きさが電圧ＶＣＣＱとＰＮ接合の閾値電圧との合計よりも大きい場合であっても、トランジスタＴＲ１のドレインとして機能する拡散領域に存在するＰＮ接合がオン状態となり電流が流れることを抑制出来る。

また、第１実施形態に係る半導体記憶装置１では、アクティブ状態においてＮＭＯＳトランジスタＴＲ２をオン状態に制御する際に、ゲートに電圧ＶＣＣＱとトランジスタＴＲ２の閾値電圧との合計よりも大きい電圧ＶＤＤ２を印加している。ＮＭＯＳトランジスタＴＲ２は、そのゲートに電圧ＶＤＤ２を印加することで、トランジスタＴＲ１を介してドレインに供給された電圧ＶＣＣＱを、いわゆる閾値ドロップ（Ｖｔｈ ｄｒｏｐ）なく、ソースに接続されたノードＮ１にそのまま転送することが出来る。これにより、トランジスタＴＲ１、トランジスタＴＲ２、及びトランジスタＴＲ３は、トランジスタＴＲ２をオン状態に制御している間は、電圧ＶＣＣＱ又は電圧ＶＳＳを出力するインバータとして動作することが出来る。

［１−４］第１実施形態の変形例
第１実施形態に係る半導体記憶装置１において、電圧ＶＣＣＱ、ＶＤＤ、ＶＤＤ１、及びＶＤＤ２の高低は、トランジスタの特性に応じて適宜変更され得る。また、各種電圧の高低関係に応じて、信号を兼用させても良い。トランジスタのリーク電流が小さくなるゲート電圧は、トランジスタの特性に応じて様々な場合が考えられる。例えば、強い逆バイアス状態とすることでリーク電流が抑制出来る場合は、強い逆バイアス状態となるように電圧ＶＤＤ１の値を定めれば良い。

また、例えばトランジスタがＧＩＤＬ（Gate-Induced Drain Leakage）が多い特性を有する場合、強い逆バイアス状態とすると、弱い逆バイアス状態よりもリーク電流が増加する場合がある。この場合は、弱い逆バイアス状態となるように電圧ＶＤＤ１の値を定めれば良い。また、例えばトランジスタがＧＩＤＬの顕著な特性を有する場合、弱い順バイアス状態の方が、逆バイアス状態及びゼロバイアス状態よりも、リーク電流が小さくなる場合がある。この場合は、弱い順バイアス状態となるように電圧ＶＤＤ１の値を定めれば良い。

これら複数の場合について、それぞれ例を挙げる。例えば、強い逆バイアス状態とする場合、電圧ＶＤＤ１は、例えば電圧ＶＤＤよりも高い電圧に設定される。例えば、弱い逆バイアス状態とする場合、電圧ＶＤＤ１は、例えば電圧ＶＤＤよりも低く、且つ電圧ＶＣＣＱよりも高い電圧に設定される。例えば、弱い順バイアス状態とする場合、電圧ＶＤＤ１は、例えば電圧ＶＣＣＱよりも低く、且つ電圧ＶＤＤ１と電圧ＶＣＣＱとの差がトランジスタＴＲ７の閾値電圧よりも小さい電圧に設定される。

このように、電圧ＶＤＤ１は様々な大きさに設定され得る。信号Ｓ１は、“Ｈ”レベルの電圧が電圧ＶＤＤ１以上の信号に兼ねさせても良い。例えば、電圧ＶＤＤ１が電圧ＶＤＤ以下の場合、信号Ｓ１の代わりに、信号／ＳＴＢＹを用いてもよい。また、例えば電圧ＶＤＤ１が電圧ＶＤＤ２以下の場合、信号Ｓ１の代わりに、信号Ｓ２を用いても良い。信号Ｓ１を信号Ｓ１以外の信号で兼用する場合は、レベルシフタ４２を省略しても良い。また、信号Ｓ１を信号Ｓ１以外の信号で兼用し、且つ電圧ＶＤＤ１が電圧ＶＤＤと等しい場合は、レギュレータ２１を省略しても良い。

また、電圧ＶＤＤ２及び信号Ｓ２についても、トランジスタの特性と各種電圧の高低関係に応じて、適宜変更が可能である。電圧ＶＤＤ２は、電圧ＶＣＣＱとトランジスタＴＲ２の閾値電圧との合計よりも大きい電圧であれば良い。例えば、電圧ＶＤＤが、電圧ＶＣＣＱとトランジスタＴＲ２の閾値電圧との合計以上の場合、信号Ｓ２の代わりに信号／ＳＴＢＹを用いても良い。例えば、電圧ＶＤＤ１が、電圧ＶＣＣＱとトランジスタＴＲ２の閾値電圧との合計以上の場合、信号Ｓ２の代わりに信号Ｓ１を用いても良い。また、信号Ｓ２を信号Ｓ２以外の信号で代用した場合、レギュレータ２２及びレベルシフタ４３を省略しても良い。

図１３は、第１実施形態の変形例に係る半導体記憶装置に含まれる出力回路３２の構成を示している。変形例に係る出力回路３２は、第１実施形態に係る出力回路３２と比べて、電圧ＶＤＤ１の代わりに電圧ＶＤＤが用いられ、信号Ｓ１及びＳ２の代わりに信号／ＳＴＢＹが用いられている。変形例に係る半導体記憶装置は、第１実施形態に係る半導体記憶装置１と比べて、レギュレータ２１及びレギュレータ２２、並びにレベルシフタ４２及び４３を省略することが出来る。これにより、リーク電流を抑制するための回路を設けることによる面積の増加をさらに抑制することが出来る。

［２］第２実施形態
第２実施形態に係る半導体記憶装置１は、第１実施形態に係る半導体記憶装置１に対して、電源回路１８、プリドライバ７１、及び入出力制御回路４０の構成が異なる。以下に、第２実施形態に係る半導体記憶装置１について、第１実施形態と異なる点を説明する。

［２−１］構成
図１４は、第２実施形態に係る半導体記憶装置１の備える電源回路１８の構成の一例を示している。図１４に示すように、第２実施形態に係る電源回路１８は、第１実施形態に係る電源回路１８におけるレギュレータ２１及び２２が、それぞれネガティブチャージポンプ２３及び２４に置き換えられた構成を有している。

ネガティブチャージポンプ２３は、電圧ＶＣＣから、電圧ＶＳＳ１を生成する。ネガティブチャージポンプ２４は、電圧ＶＣＣから、電圧ＶＳＳ２を生成する。電圧ＶＳＳ１及びＶＳＳ２のそれぞれは、ＶＳＳよりも低い負の電圧である。

図１５は、第２実施形態に係る出力回路３２の構成例を示している。図１５に示すように、第２実施形態に係る出力回路３２において、プリドライバ７１は、トランジスタＴＲ１１乃至ＴＲ１６を含む。トランジスタＴＲ１１、ＴＲ１３、及びＴＲ１４は、例えばＰ型のＭＯＳＦＥＴである。トランジスタＴＲ１２、ＴＲ１５、及びＴＲ１６は、例えばＮ型のＭＯＳＦＥＴである。

トランジスタＴＲ１１のソースとバックゲートとのそれぞれには、電圧ＶＣＣＱが印加される。トランジスタＴＲ１１のゲートはノードＮ２に接続される。トランジスタＴＲ１１のドレインはノードＮ１に接続される。トランジスタＴＲ１２のソースとバックゲートとのそれぞれは、接地される。トランジスタＴＲ１２のゲートはノードＮ２に接続される。トランジスタＴＲ１２のドレインはノードＮ１に接続される。

トランジスタＴＲ１３のソースとバックゲートとのそれぞれには、電圧ＶＣＣＱが印加される。トランジスタＴＲ１３のゲートはノードＮ４に接続される。トランジスタＴＲ１３のドレインはノードＮ３に接続される。トランジスタＴＲ１４のソースはノードＮ３に接続される。トランジスタＴＲ１４のバックゲートには、電圧ＶＣＣＱが印加される。トランジスタＴＲ１４のゲートには、信号Ｓ４が印加される。信号Ｓ４は、入出力制御回路４０によって出力される信号である。

トランジスタＴＲ１５のドレインは、トランジスタＴＲ１４のドレインと接続される。トランジスタＴＲ１５のソースとバックゲートとのそれぞれは、接地される。トランジスタＴＲ１５のゲートは、ノードＮ４と接続される。トランジスタＴＲ１６のソースとバックゲートとのそれぞれには、電圧ＶＳＳ１が印加される。トランジスタＴＲ１６のゲートには信号Ｓ３が印加される。信号Ｓ３は、入出力制御回路４０によって出力される信号である。トランジスタＴＲ１６のドレインはノードＮ３に接続される。

図１６は、第２実施形態に係る入出力制御回路４０の構成例を示している。図１６に示すように、第２実施形態に係る入出力制御回路４０は、第１実施形態に係る入出力制御回路４０におけるレベルシフタ４２及び４３が、それぞれレベルシフタ４４及び４５に置き換えられた構成を有している。

レベルシフタ４４は、信号ＳＴＢＹの“Ｌ”レベルの電圧を電圧ＶＳＳ１にシフトさせた信号Ｓ３を出力する。レベルシフタ４５は、信号ＳＴＢＹの“Ｌ”レベルの電圧を電圧ＶＳＳ２にシフトさせた信号Ｓ４を出力する。第２実施形態に係る半導体記憶装置１のその他の構成は、第１実施形態と同様である。

［２−２］出力回路３２の動作
次に、第２実施形態に係る半導体記憶装置１における出力回路３２の動作について説明する。なお、第２実施形態では、電圧ＶＳＳ１及びＶＳＳ２が、電圧ＶＳＳよりも低い負の電圧であり、電圧ＶＳＳ２の絶対値が電圧ＶＳＳ１の絶対値よりも大きく、電圧ＶＳＳ２の絶対値がトランジスタＴＲ１４の閾値電圧の絶対値以上であるものと仮定する。

図１７は、第２実施形態に係る半導体記憶装置１における各種信号の論理レベルと電圧との関係を示している。信号Ｓ３の“Ｈ”レベルは、電圧ＶＤＤに対応する。信号Ｓ３の“Ｌ”レベルは、電圧ＶＳＳ１に対応する。信号Ｓ４の“Ｈ”レベルは、電圧ＶＤＤに対応する。信号Ｓ４の“Ｌ”レベルは、電圧ＶＳＳ２に対応する。

まず、第２実施形態に係るプリドライバ７１の、第１の状態における動作について説明する。第１の状態では、出力回路３２はスタンバイ状態であり、ノードＮ２の論理レベルは“Ｌ”レベル、ノードＮ４の論理レベルは“Ｈ”レベルとなっている。

トランジスタＴＲ１１は、ゲートに“Ｌ”レベルが印加されたため、オン状態となる。トランジスタＴＲ１２は、ゲートに“Ｌ”レベルが印加されたため、オフ状態となる。この結果、オン状態となったトランジスタＴＲ１１によって、ノードＮ１の電圧が電圧ＶＣＣＱに定められる。

トランジスタＴＲ１６は、ゲートに電圧ＶＤＤの信号Ｓ３が印加されたため、オン状態となる。トランジスタＴＲ１３は、ゲートに“Ｈ”レベルが印加されたため、オフ状態となる。トランジスタＴＲ１４は、ゲートに電圧ＶＤＤの信号Ｓ４が印加されたため、オフ状態となる。トランジスタＴＲ１５は、トランジスタＴＲ１３及びＴＲ１４がオフ状態のため、オフ状態となる。この結果、オン状態となったトランジスタＴＲ１６によって、ノードＮ３の電圧は電圧ＶＳＳ１に定められる。

このようにプリドライバ７１が動作した結果、第１の状態において、メインドライバ８０のトランジスタＴＲ７及びＴＲ８のそれぞれはオフ状態となり、出力回路３２の出力ノードはハイインピーダンス状態となる。このとき、トランジスタＴＲ８のゲートには電圧ＶＳＳ１が印加されている。

続いて、第２実施形態に係るプリドライバ７１の、第２の状態における動作について、出力回路３２が“Ｌ”レベルを出力している場合と、出力回路３２が“Ｈ”レベルを出力している場合とについて、順に説明する。

第２の状態では、出力回路３２はアクティブ状態であり、ノードＮ２の論理レベルは信号ＳＰの論理レベルと等しく、ノードＮ４の論理レベルは信号ＳＮの論理レベルと等しい。まず、ノードＮ２の論理レベルが“Ｌ”レベル、且つノードＮ４の論理レベルが“Ｌ”レベルの場合について説明する。

トランジスタＴＲ１１は、ゲートに“Ｌ”レベルが印加されたため、オン状態となる。トランジスタＴＲ１２は、ゲートに“Ｌ”レベルが印加されたため、オフ状態となる。この結果、オン状態となったＴＲ１１によって、ノードＮ１の電圧が電圧ＶＣＣＱに定められる。

トランジスタＴＲ１６は、ゲートに電圧ＶＳＳ１の信号Ｓ３が印加されたため、オフ状態となる。トランジスタＴＲ１３は、ゲートに“Ｌ”レベルが印加されたため、オン状態となる。トランジスタＴＲ１５は、ゲートに“Ｌ”レベルが印加されたため、オフ状態となる。トランジスタＴＲ１４は、ゲートに、電圧ＶＳＳよりもトランジスタＴＲ１４の閾値電圧以上低い電圧である電圧ＶＳＳ２の信号Ｓ４が印加されている。しかし、トランジスタＴＲ１５がオフ状態のため、トランジスタＴＲ１４はノードＮ３に電圧を印加しない。この結果、オン状態となったトランジスタＴＲ１３によって、ノードＮ３の電圧が電圧ＶＣＣＱに定められる。

このようにプリドライバ７１が動作した結果、第２の状態において、メインドライバ８０のトランジスタＴＲ７はオフ状態となり、メインドライバ８０のトランジスタＴＲ８はオン状態となり、出力回路３２は電圧ＶＳＳの“Ｌ”レベルを出力することが出来る。

続いて、第２の状態において、ノードＮ２の論理レベルが“Ｈ”レベル、且つノードＮ４の論理レベルが“Ｈ”レベルの場合について説明する。

トランジスタＴＲ１１は、ゲートに“Ｈ”レベルが印加されたため、オフ状態となる。トランジスタＴＲ１２は、ゲートに“Ｈ”レベルが印加されたため、オン状態となる。この結果、オン状態となったトランジスタＴＲ１２によって、ノードＮ１の電圧が電圧ＶＳＳに定められる。

トランジスタＴＲ１６は、ゲートに電圧ＶＳＳ１の信号Ｓ３が印加されたため、オフ状態となる。トランジスタＴＲ１３は、ゲートに“Ｈ”レベルの信号が印加されたため、オフ状態となる。トランジスタＴＲ１４は、ゲートに電圧ＶＳＳよりもトランジスタＴＲ１４の閾値電圧以上低い電圧である電圧ＶＳＳ２の信号Ｓ４が印加されている。トランジスタＴＲ１５は、ゲートに“Ｈ”レベルが印加されている。このため、トランジスタＴＲ１４及びＴＲ１５はオン状態となる。この結果、オン状態となったトランジスタＴＲ１４及びＴＲ１５によって、ノードＮ３の電圧は電圧ＶＳＳに定められる。

このようにプリドライバ７１が動作した結果、第２の状態において、メインドライバ８０のトランジスタＴＲ７はオン状態となり、メインドライバ８０のトランジスタＴＲ８はオフ状態となり、出力回路３２は電圧ＶＣＣＱの“Ｈ”レベルを出力することが出来る。

上記説明したように、第２実施形態に係る半導体記憶装置１における出力回路３２は、アクティブ状態において、ノードＮ３の電圧を電圧ＶＳＳ又は電圧ＶＣＣＱに制御し、出力ノードに“Ｌ”レベル又は“Ｈ”レベルを出力することが出来る。

［２−３］第２実施形態の効果
以上のように、第２実施形態に係る半導体記憶装置１は、スタンバイ状態において、ノードＮ３に負の電圧である電圧ＶＳＳ１を印加している。これにより、第２実施形態に係る半導体記憶装置１では、スタンバイ状態におけるトランジスタＴＲ８が逆バイアス状態になり、トランジスタＴＲ８のリーク電流を抑制することが出来る。その結果、第２実施形態に係る半導体記憶装置１は、第１実施形態と同様に、スタンバイ状態における半導体記憶装置１の消費電力を抑制することが出来る。

なお、第２実施形態に係る半導体記憶装置１において、電圧ＶＳＳ１及びＶＳＳ２の高低は、トランジスタの特性に応じて適宜変更され得る。また、各種電圧の高低関係に応じて、信号を兼用させても良い。例えば、トランジスタＴＲ８が弱い順バイアスとなるように、電圧ＶＳＳ１を電圧ＶＳＳよりも高く、トランジスタＴＲ８の閾値電圧よりも低い電圧に設定しても良い。この場合、ネガティブチャージポンプ２３の代わりにレギュレータを用いて電圧ＶＳＳ１を生成しても良い。また、この場合、信号Ｓ３の代わりに信号ＳＴＢＹ又は信号Ｓ４を用いても良い。

［３］第３実施形態
第３実施形態に係る半導体記憶装置１は、第１実施形態に係る半導体記憶装置１に対して、プリドライバ７２及び入出力制御回路４０の構成が異なる。以下に、第３実施形態に係る半導体記憶装置１について、第１実施形態と異なる点を説明する。

［３−１］構成
図１８は、第３実施形態に係る出力回路３２の構成例を示している、図１８に示すように、第３実施形態に係る出力回路３２においてプリドライバ７２は、第１実施形態に係るプリドライバ７０におけるトランジスタＴＲ４が、電流源ＣＳ１、抵抗Ｒ１、及びトランジスタＴＲ９に置き換えられた構成を有している。

電流源ＣＳ１には電圧ＶＤＤ１が印加され、信号ＳＴＢＹに基づいて、ノードＮ１に電流を供給する。抵抗Ｒ１の一端は、ノードＮ１に接続される。トランジスタＴＲ９のドレインは、抵抗Ｒ１の他端に接続される。トランジスタＴＲ９のソースとバックゲートとのそれぞれは、接地される。トランジスタＴＲ９のゲートには、信号Ｓ５が印加される。信号Ｓ５は、入出力制御回路４０によって出力される信号である。

図１９は、第３実施形態に係る入出力制御回路４０の構成例を示している。図１９に示すように、第３実施形態に係る入出力制御回路４０は、第１実施形態に係る入出力制御回路４０に、インバータ４６が追加された構成を有している。インバータ４６は、信号Ｓ１を論理反転させた信号Ｓ５を出力する。第３実施形態に係る半導体記憶装置１のその他の構成は、第１実施形態と同様である。

［３−２］出力回路３２の動作
次に、第３実施形態に係る半導体記憶装置１における出力回路３２の動作について説明する。なお、第３実施形態では、第１実施形態で説明した時と同様、電圧ＶＣＣが電圧ＶＤＤ、ＶＤＤ１、及びＶＤＤ２よりも大きく、電圧ＶＤＤ１が電圧ＶＤＤよりも大きく、電圧ＶＤＤ２が電圧ＶＤＤ及びＶＤＤ１よりも大きく、電圧ＶＤＤ２が電圧ＶＣＣＱとトランジスタＴＲ２の閾値電圧との合計以上であるものと仮定する。

図２０は、第３実施形態に係る半導体記憶装置１における各種信号の論理レベルと電圧との関係を示している。信号Ｓ５の“Ｈ”レベルは、電圧ＶＤＤ１に対応する。信号Ｓ５の“Ｌ”レベルは、電圧ＶＳＳに対応する。

また、電流源ＣＳ１は、信号ＳＴＢＹが“Ｈ”レベルの場合、ノードＮ１に電流を供給する。電流源ＣＳ１は、信号ＳＴＢＹが“Ｌ”レベルの場合、ノードＮ１に電流を供給せず、ノードＮ１と電気的に非接続の状態になる。

第３実施形態に係るプリドライバ７２の、第１の状態における動作について説明する。第１の状態では、出力回路３２はスタンバイ状態であり、トランジスタＴＲ１、ＴＲ２、ＴＲ３、及びＴＲ５はオフ状態であり、トランジスタＴＲ６はオン状態である。

電流源ＣＳ１は、信号ＳＴＢＹが“Ｈ”レベルであるため、電圧ＶＤＤ１からノードＮ１へ電流を供給する。トランジスタＴＲ９は、ゲートに電圧ＶＤＤ１の信号Ｓ５が印加されたため、オン状態となる。この結果、電流源ＣＳ１によって電圧ＶＤＤ１から供給された電流は、抵抗Ｒ１とトランジスタＴＲ９とを介して、電圧ＶＳＳへと流れる。抵抗Ｒ１に電流が流れることにより、抵抗Ｒ１の両端に電圧差が生じる。抵抗Ｒ１の両端に生じた電圧差によって、ノードＮ１の電圧が、例えば電圧ＶＣＣＱよりも大きく、電圧ＶＤＤ１以下の電圧である電圧ＶＤＤ３となる。また、オン状態となったトランジスタＴＲ６によって、ノードＮ３の電圧は電圧ＶＳＳに定められる。

このようにプリドライバ７２が動作した結果、第１の状態において、メインドライバ８０のトランジスタＴＲ７及びＴＲ８のそれぞれはオフ状態となり、出力回路３２の出力ノードはハイインピーダンス状態となる。このとき、トランジスタＴＲ７のゲートには電圧ＶＤＤ３が印加されている。

続いて、第３実施形態に係るプリドライバ７２の、第２の状態における動作について説明する。第２の状態では、出力回路３２はアクティブ状態である。

電流源ＣＳ１は、信号ＳＴＢＹが“Ｌ”レベルであるため、ノードＮ１に電流を供給せず、ノードＮ１と電気的に非接続の状態となる。トランジスタＴＲ９は、ゲートに電圧ＶＳＳの信号Ｓ５が印加されたため、オフ状態となる。この結果、ノードＮ１の電圧は、トランジスタＴＲ１、ＴＲ２、及びＴＲ３によって定められ、ノードＮ３の電圧は、トランジスタＴＲ５及びＴＲ６によって定められる。すなわち、第２の状態において第３実施形態に係るプリドライバ７２は、第２の状態における第１実施形態に係るプリドライバ７０と同様に動作する。

例えば、第２の状態において、ノードＮ２の論理レベルが“Ｌ”レベル、ノードＮ４の論理レベルが“Ｌ”レベルの場合、トランジスタＴＲ１、ＴＲ２、及びＴＲ５がオン状態となり、トランジスタＴＲ３及びＴＲ６がオフ状態となる。この結果、ノードＮ１の電圧は電圧ＶＣＣＱとなり、ノードＮ３の電圧は電圧ＶＣＣＱとなる。また、例えば第２の状態において、ノードＮ２の論理レベルが“Ｈ”レベル、ノードＮ４の論理レベルが“Ｈ”レベルの場合、トランジスタＴＲ１、ＴＲ２、及びＴＲ５がオフ状態となり、トランジスタＴＲ３及びＴＲ６がオン状態となる。この結果、ノードＮ１の電圧は電圧ＶＳＳとなり、ノードＮ３の電圧は電圧ＶＳＳとなる。

このように、第３実施形態に係る半導体記憶装置１における出力回路３２は、アクティブ状態において、ノードＮ１の電圧を電圧ＶＣＣＱ又は電圧ＶＳＳに制御し、出力ノードに“Ｌ”レベル又は“Ｈ”レベルを出力することが出来る。

［３−３］第３実施形態の効果
以上のように、第３実施形態に係る半導体記憶装置１は、スタンバイ状態において、ノードＮ１に電圧ＶＣＣＱ以上の電圧ＶＤＤ３を印加している。第３実施形態に係る半導体記憶装置１では、スタンバイ状態におけるトランジスタＴＲ７が逆バイアス状態になり、トランジスタＴＲ７のリーク電流を抑制することが出来る。その結果、第３実施形態に係る半導体記憶装置１は、第１実施形態と同様に、スタンバイ状態における半導体記憶装置１の消費電力を抑制することが出来る。

なお、第３実施形態に係る半導体記憶装置１において、電圧ＶＤＤ１、ＶＤＤ２、及びＶＤＤ３の高低は、トランジスタの特性に応じて適宜変更され得る。また、電流源ＣＳ１が供給する電流の量及び抵抗Ｒ１の抵抗値も、トランジスタの特性に応じて適宜変更され得る。また、各種電圧の高低関係に応じて、信号を兼用させても良い。

例えば、トランジスタＴＲ７が弱い順バイアスとなるように、電圧ＶＤＤ３を電圧ＶＣＣＱよりも低い電圧に設定しても良い。この場合、電圧ＶＤＤ３を設定するために、例えば電流源ＣＳ１が供給する電流量を変更しても良いし、抵抗Ｒ１の抵抗値を変更しても良いし、電流源ＣＳ１の電流量及び抵抗Ｒ１の抵抗値とあわせて電圧ＶＤＤ１の大きさを変更しても良い。

［４］第４実施形態
第４実施形態に係る半導体記憶装置１は、第２実施形態に係る半導体記憶装置１に対して、プリドライバ７３及び入出力制御回路４０の構成が異なる。以下に、第３実施形態に係る半導体記憶装置１について、第２実施形態と異なる点を説明する。

［４−１］構成
図２１は、第４実施形態に係る出力回路３２の構成例を示している、図２１に示すように、第４実施形態に係る出力回路３２においてプリドライバ７３は、第２実施形態に係るプリドライバ７１におけるトランジスタＴＲ１６が、電流源ＣＳ２、抵抗Ｒ２、及びトランジスタＴＲ１７に置き換えられた構成を有している。

電流源ＣＳ２には電圧ＶＳＳ１が印加され、信号ＳＴＢＹに基づいて、ノードＮ３から電圧ＶＳＳ１へ電流を供給する。抵抗Ｒ２の一端は、ノードＮ３に接続される。トランジスタＴＲ１７のドレインは、抵抗Ｒ２の他端に接続される。トランジスタＴＲ１７のソースとバックゲートとのそれぞれには、電圧ＶＣＣＱが印加される。トランジスタＴＲ１７のゲートには、信号Ｓ６が印加される。信号Ｓ６は、入出力制御回路４０によって出力される信号である。

図２２は、第４実施形態に係る入出力制御回路４０の構成例を示している。図２２に示すように、第４実施形態に係る入出力制御回路４０は、第２実施形態に係る入出力制御回路４０に、インバータ４７が追加された構成を有している。インバータ４７は、信号Ｓ３を論理反転させた信号Ｓ６を出力する。第４実施形態に係る半導体記憶装置１のその他の構成は、第２実施形態と同様である。

［４−２］出力回路３２の動作
次に、第４実施形態に係る半導体記憶装置１における出力回路３２の動作について説明する。なお、第４実施形態では、第２実施形態で説明した時と同様、電圧ＶＳＳ１及びＶＳＳ２が、電圧ＶＳＳよりも低い負の電圧であり、電圧ＶＳＳ２の絶対値が電圧ＶＳＳ１の絶対値よりも大きく、電圧ＶＳＳ２の絶対値がトランジスタＴＲ１４の閾値電圧の絶対値以上であるものと仮定する。

図２３は、第４実施形態に係る半導体記憶装置１における各種信号の論理レベルと電圧との関係を示している。信号Ｓ６の“Ｌ”レベルは、電圧ＶＳＳ１に対応する。信号Ｓ６の“Ｈ”レベルは、電圧ＶＤＤに対応する。

また、電流源ＣＳ２は、信号ＳＴＢＹが“Ｈ”レベルの場合、ノードＮ３から電圧ＶＳＳ１に電流を供給する。電流源ＣＳ２は、信号ＳＴＢＹが“Ｌ”レベルの場合、ノードＮ３から電圧ＶＳＳ１に電流を供給せず、ノードＮ３と電気的に非接続の状態になる。

まず、第４実施形態に係るプリドライバ７３の、第１の状態における動作について説明する。第１の状態では、出力回路３２はスタンバイ状態であり、トランジスタＴＲ１１はオン状態であり、トランジスタＴＲ１２、ＴＲ１３、ＴＲ１４、及びＴＲ１５はオフ状態である。

電流源ＣＳ２は、信号ＳＴＢＹが“Ｈ”レベルであるため、ノードＮ３から電圧ＶＳＳ１へ電流を供給する。トランジスタＴＲ１７は、ゲートに電圧ＶＳＳ１の信号Ｓ６が印加されたため、オン状態となる。この結果、電圧ＶＣＣＱからトランジスタＴＲ１７及び抵抗Ｒ２を介してノードＮ３へ流れた電流が、電流源ＣＳ２によってノードＮ３から電圧ＶＳＳ１と供給される。抵抗Ｒ２に電流が流れたことにより、抵抗Ｒ２の両端に電圧差が生じる。抵抗Ｒ２の両端に生じた電圧差によって、ノードＮ３の電圧が、負の電圧であり、電圧ＶＳＳ１よりも高い電圧ＶＳＳ３となる。また、オン状態となったトランジスタＴＲ１１によって、ノードＮ１の電圧は電圧ＶＣＣＱに定められる。

このようにプリドライバ７３が動作した結果、第１の状態において、メインドライバ８０のトランジスタＴＲ７及びＴＲ８のそれぞれはオフ状態となり、出力回路３２の出力ノードはハイインピーダンス状態となる。このとき、トランジスタＴＲ８のゲートには電圧ＶＳＳ３が印加されている。

続いて、第４実施形態に係るプリドライバ７３の、第２の状態における動作について説明する。第２の状態では、出力回路３２はアクティブ状態である。

電流源ＣＳ２は、信号ＳＴＢＹが“Ｌ”レベルであるため、ノードＮ３から電圧ＶＳＳ１へ電流を供給せず、ノードＮ３と電気的に非接続の状態となる。トランジスタＴＲ１７は、ゲートに電圧ＶＤＤの信号Ｓ６が印加されたため、オフ状態となる。この結果、ノードＮ３の電圧は、トランジスタＴＲ１３、ＴＲ１４、及びＴＲ１５によって定められる。すなわち、第２の状態において第４実施形態に係るプリドライバ７３は、第２の状態における第２実施形態に係るプリドライバ７１と同様に動作する。

例えば、第２の状態において、ノードＮ２の論理レベルが“Ｌ”レベル、ノードＮ４の論理レベルが“Ｌ”レベルの場合、トランジスタＴＲ１１及びＴＲ１３がオン状態となり、トランジスタＴＲ１２、ＴＲ１４、及びＴＲ１５がオフ状態となる。この結果、ノードＮ１の電圧は電圧ＶＣＣＱとなり、ノードＮ３の電圧は電圧ＶＣＣＱとなる。また、例えば第２の状態において、ノードＮ２の論理レベルが“Ｈ”レベル、ノードＮ４の論理レベルが“Ｈ”レベルの場合、トランジスタＴＲ１１及びＴＲ１３がオフ状態となり、トランジスタＴＲ１２、ＴＲ１４、及びＴＲ１５がオン状態となる。この結果、ノードＮ１の電圧は電圧ＶＳＳとなり、ノードＮ３の電圧は電圧ＶＳＳとなる。

このように、第４実施形態に係る半導体記憶装置１における出力回路３２は、アクティブ状態において、ノードＮ３の電圧を電圧ＶＣＣＱ又は電圧ＶＳＳに制御し、出力ノードに“Ｌ”レベル又は“Ｈ”レベルを出力することが出来る。

［４−３］第４実施形態の効果
以上のように、第４実施形態に係る半導体記憶装置１は、スタンバイ状態において、ノードＮ３に負の電圧である電圧ＶＤＤ３を印加している。第４実施形態に係る半導体記憶装置１では、スタンバイ状態におけるトランジスタＴＲ８が逆バイアス状態になり、トランジスタＴＲ８のリーク電流を抑制することが出来る。その結果、第４実施形態に係る半導体記憶装置１は、第２実施形態と同様に、スタンバイ状態における半導体記憶装置１の消費電力を抑制することが出来る。

なお、第４実施形態に係る半導体記憶装置１において、電圧ＶＳＳ１、ＶＳＳ２、及びＶＳＳ３の高低は、トランジスタの特性に応じて適宜変更され得る。また、電流源ＣＳ２が供給する電流の量及び抵抗Ｒ２の抵抗値も、トランジスタの特性に応じて適宜変更され得る。また、各種電圧の高低関係に応じて、信号を兼用させても良い。

例えば、トランジスタＴＲ８が弱い順バイアスとなるように、電圧ＶＳＳ３を電圧ＶＳＳよりも高い電圧に設定しても良い。この場合、電圧ＶＳＳ３を設定するために、例えば電流源ＣＳ２が供給する電流量を変更しても良いし、抵抗Ｒ２の抵抗値を変更しても良いし、電流源ＣＳ２の電流量及び抵抗Ｒ２の抵抗値とあわせて電圧ＶＳＳ１の大きさを変更しても良い。

［５］第５実施形態
第５実施形態に係る半導体記憶装置１は、第１実施形態に係る半導体記憶装置１に対して、電源回路１８、プリドライバ７４、及び入出力制御回路４０の構成が異なる。以下に、第５実施形態に係る半導体記憶装置１について、第１実施形態と異なる点を説明する。

［５−１］構成
第５実施形態に係る半導体記憶装置１が備える電源回路１８は、第１実施形態に係る半導体記憶装置１が備える電源回路１８に対して、レギュレータ２２が省略された構成を有する。

図２４は、第５実施形態に係る出力回路３２の構成例を示している。図２４に示すように、第５実施形態に係る出力回路３２において、プリドライバ７４は、トランジスタＴＲ２１乃至ＴＲ２４並びにレベルシフタ９１を含む。トランジスタＴＲ２１及びＴＲ２３は、例えばＰ型のＭＯＳＦＥＴである。トランジスタＴＲ２２及びＴＲ２４は、例えばＮ型のＭＯＳＦＥＴである。

トランジスタＴＲ２１のソースとバックゲートとのそれぞれには、電圧ＶＤＤ１が印加される。トランジスタＴＲ２１のドレインは、ノードＮ１に接続される。トランジスタＴＲ２２のソースとバックゲートとのそれぞれは、接地される。トランジスタＴＲ２２のドレインは、ノードＮ１に接続される。レベルシフタ９１は、ノードＮ２の論理レベルに基づいた信号を、トランジスタＴＲ２１のゲート及びトランジスタＴＲ２２のゲートに印加する。トランジスタＴＲ２３のソースとバックゲートとのそれぞれには、電圧ＶＣＣＱが印加される。トランジスタＴＲ２３のゲートは、ノードＮ４に接続される。トランジスタＴＲ２３のドレインは、ノードＮ３に接続される。トランジスタＴＲ２４のソースとバックゲートとのそれぞれは、接地される。トランジスタＴＲ２４のゲートは、ノードＮ４に接続される。トランジスタＴＲ２４のドレインは、ノードＮ３に接続される。

第５実施形態に係る半導体記憶装置１に含まれる入出力制御回路４０は、第１実施形態に係る半導体記憶装置１に含まれる入出力制御回路４０に対して、レベルシフタ４２及び４３が省略された構成を有する。第５実施形態に係る半導体記憶装置１のその他の構成は、第１実施形態と同様である。

［５−２］出力回路３２の動作
次に、第５実施形態に係る半導体記憶装置１における出力回路３２の動作について説明する。なお、第５実施形態では、電圧ＶＤＤ１が、電圧ＶＣＣＱよりも高い電圧であるものと仮定する。

まず、第５実施形態に係るプリドライバ７４の、第１の状態における動作について説明する。第１の状態では、出力回路３２はスタンバイ状態であり、ノードＮ２の論理レベルは“Ｌ”レベル、ノードＮ４の論理レベルは“Ｈ”レベルとなっている。

レベルシフタ９１は、ノードＮ２の“Ｌ”レベルに基づいて、トランジスタＴＲ２１のゲート及びトランジスタＴＲ２２のゲートに、電圧ＶＳＳの“Ｌ”レベルを出力する。トランジスタＴＲ２１は、ゲートに“Ｌ”レベルが印加されたため、オン状態となる。トランジスタＴＲ２２は、ゲートに“Ｌ”レベルが印加されたため、オフ状態となる。この結果、オン状態となったトランジスタＴＲ２１によって、ノードＮ１の電圧は電圧ＶＤＤ１に定められる。

トランジスタＴＲ２３は、ゲートに“Ｈ”レベルが印加されたため、オフ状態となる。トランジスタＴＲ２４は、ゲートに“Ｈ”レベルが印加されたため、オン状態となる。この結果、オン状態となったトランジスタＴＲ２４によって、ノードＮ３の電圧は電圧ＶＳＳに定められる。

このようにプリドライバ７４が動作した結果、第１の状態において、メインドライバ８０のトランジスタＴＲ７及びＴＲ８のそれぞれはオフ状態となり、出力回路３２の出力ノードはハイインピーダンス状態となる。このとき、トランジスタＴＲ７のゲートには、電圧ＶＤＤ１が印加されている。

続いて、第５実施形態に係るプリドライバ７４の、第２の状態における動作について、出力回路３２が“Ｌ”レベルを出力している場合と、出力回路３２が“Ｈ”レベルを出力している場合とについて、順に説明する。

第２の状態では、出力回路３２はアクティブ状態であり、ノードＮ２の論理レベルは信号ＳＰの論理レベルと等しく、ノードＮ４の論理レベルは信号ＳＮの論理レベルと等しい。まず、ノードＮ２の論理レベルが“Ｌ”レベル、且つノードＮ４の論理レベルが“Ｌ”レベルの場合について説明する。

レベルシフタ９１は、ノードＮ２の“Ｌ”レベルに基づいて、トランジスタＴＲ２１のゲート及びトランジスタＴＲ２２のゲートに、電圧ＶＳＳの“Ｌ”レベルを出力する。トランジスタＴＲ２１は、ゲートに“Ｌ”レベルが印加されたため、オン状態となる。トランジスタＴＲ２２は、ゲートに“Ｌ”レベルが印加されたため、オフ状態となる。この結果、オン状態となったトランジスタＴＲ２１によって、ノードＮ１の電圧は電圧ＶＤＤ１に定められる。

トランジスタＴＲ２３は、ゲートに“Ｌ”レベルが印加されたため、オン状態となる。トランジスタＴＲ２４は、ゲートに“Ｌ”レベルが印加されたため、オフ状態となる。この結果、オン状態となったトランジスタＴＲ２３によって、ノードＮ３の電圧は電圧ＶＣＣＱに定められる。

このようにプリドライバ７４が動作した結果、第２の状態において、メインドライバ８０のトランジスタＴＲ７はオフ状態となり、メインドライバ８０のトランジスタＴＲ８はオン状態となり、出力回路３２は電圧ＶＳＳの“Ｌ”レベルを出力することが出来る。

続いて、ノードＮ２の論理レベルが“Ｈ”レベル、且つノードＮ４の論理レベルが“Ｈ”レベルの場合について説明する。

レベルシフタ９１は、ノードＮ２の“Ｈ”レベルに基づいて、トランジスタＴＲ２１のゲート及びトランジスタＴＲ２２のゲートに、電圧ＶＤＤ１の“Ｈ”レベルを出力する。トランジスタＴＲ２１は、ゲートに“Ｈ”レベルが印加されたため、オフ状態となる。トランジスタＴＲ２２は、ゲートに“Ｈ”レベルが印加されたため、オン状態となる。この結果、オン状態となったトランジスタＴＲ２２によって、ノードＮ１の電圧は電圧ＶＳＳに定められる。

トランジスタＴＲ２３は、ゲートに“Ｈ”レベルが印加されたため、オフ状態となる。トランジスタＴＲ２４は、ゲートに“Ｈ”レベルが印加されたため、オン状態となる。この結果、オン状態となったトランジスタＴＲ２４によって、ノードＮ３の電圧は電圧ＶＳＳに定められる。

このようにプリドライバ７４が動作した結果、第２の状態において、メインドライバ８０のトランジスタＴＲ７はオン状態となり、メインドライバ８０のトランジスタＴＲ８はオフ状態となり、出力回路３２は電圧ＶＣＣＱの“Ｈ”レベルを出力することが出来る。

上記説明したように、第５実施形態に係る半導体記憶装置１における出力回路３２は、アクティブ状態において、ノードＮ１の電圧を電圧ＶＳＳ又は電圧ＶＤＤ１に制御し、出力ノードに“Ｌ”レベル又は“Ｈ”レベルを出力することが出来る。

［５−３］第５実施形態の効果
以上のように、第５実施形態に係る半導体記憶装置１は、スタンバイ状態において、ノードＮ１に電圧ＶＣＣＱ以上の電圧ＶＤＤ１を印加している。第５実施形態に係る半導体記憶装置１では、スタンバイ状態におけるトランジスタＴＲ７が逆バイアス状態になり、トランジスタＴＲ７のリーク電流を抑制することが出来る。その結果、第５実施形態に係る半導体記憶装置１は、第１実施形態と同様に、スタンバイ状態における半導体記憶装置１の消費電力を抑制することが出来る。

なお、電圧ＶＤＤ１の高低は、トランジスタの特性に応じて適宜変更されうる。例えば、トランジスタＴＲ７が弱い順バイアスとなるように、電圧ＶＤＤ１を電圧ＶＣＣＱよりも低い電圧に設定しても良い。

［６］第６実施形態
第６実施形態に係る半導体記憶装置１は、第２実施形態に係る半導体記憶装置１に対して、電源回路１８、プリドライバ７５、及び入出力制御回路４０の構成が異なる。以下に、第６実施形態に係る半導体記憶装置１について、第２実施形態と異なる点を説明する。

［６−１］構成
第６実施形態に係る半導体記憶装置１が備える電源回路１８は、第２実施形態に係る半導体記憶装置１が備える電源回路１８に対して、ネガティブチャージポンプ２４が省略された構成を有する。

図２５は、第６実施形態に係る出力回路３２の構成例を示している。図２５に示すように、第６実施形態に係る出力回路３２において、プリドライバ７５は、トランジスタＴＲ２５乃至ＴＲ２８並びにレベルシフタ９２を含む。トランジスタＴＲ２５及びＴＲ２７は、例えばＰ型のＭＯＳＦＥＴである。トランジスタＴＲ２６及びＴＲ２８は、例えばＮ型のＭＯＳＦＥＴである。

トランジスタＴＲ２５のソースとバックゲートとのそれぞれには、電圧ＶＣＣＱが印加される。トランジスタＴＲ２５のゲートは、ノードＮ２に接続される。トランジスタＴＲ２５のドレインは、ノードＮ１に接続される。トランジスタＴＲ２６のソースとバックゲートとのそれぞれは、接地される。トランジスタＴＲ２６のゲートは、ノードＮ２に接続される。トランジスタＴＲ２４のドレインは、ノードＮ１に接続される。トランジスタＴＲ２７のソースとバックゲートとのそれぞれには、電圧ＶＣＣＱが印加される。トランジスタＴＲ２７のドレインは、ノードＮ３に接続される。トランジスタＴＲ２８のソースとバックゲートとのそれぞれには、電圧ＶＳＳ１が印加される。トランジスタＴＲ２８のドレインは、ノードＮ３に接続される。レベルシフタ９２は、ノードＮ４の論理レベルに基づいた信号を、トランジスタＴＲ２７のゲート及びトランジスタＴＲ２８のゲートに印加する。

第６実施形態に係る半導体記憶装置１に含まれる入出力制御回路４０は、第２実施形態に係る半導体記憶装置１に含まれる入出力制御回路４０に対して、レベルシフタ４４及び４５が省略された構成を有する。第６実施形態に係る半導体記憶装置１のその他の構成は、第２実施形態と同様である。

［６−２］出力回路３２の動作
次に、第６実施形態に係る半導体記憶装置１における出力回路３２の動作について説明する。なお、第６実施形態では、電圧ＶＳＳ１が負の電圧であるものと仮定する。

まず、第６実施形態に係るプリドライバ７５の、第１の状態における動作について説明する。第１の状態では、出力回路３２はスタンバイ状態であり、ノードＮ２の論理レベルは“Ｌ”レベル、ノードＮ４の論理レベルは“Ｈ”レベルとなっている。

トランジスタＴＲ２５は、ゲートに“Ｌ”レベルが印加されたため、オン状態となる。トランジスタＴＲ２６は、ゲートに“Ｌ”レベルが印加されたため、オフ状態となる。この結果、オン状態となったトランジスタＴＲ２５によって、ノードＮ１の電圧は電圧ＶＣＣＱに定められる。

レベルシフタ９２は、ノードＮ４の“Ｈ”レベルに基づいて、トランジスタＴＲ２７のゲート及びトランジスタＴＲ２８のゲートに、電圧ＶＣＣＱの“Ｈ”レベルを出力する。トランジスタＴＲ２７は、ゲートに“Ｈ”レベルが印加されたため、オフ状態となる。トランジスタＴＲ２８は、ゲートに“Ｈ”レベルが印加されたため、オン状態となる。この結果、オン状態となったトランジスタＴＲ２８によって、ノードＮ３の電圧は電圧ＶＳＳ１に定められる。

このようにプリドライバ７５が動作した結果、第１の状態において、メインドライバ８０のトランジスタＴＲ７及びＴＲ８のそれぞれはオフ状態となり、出力回路３２の出力ノードはハイインピーダンス状態となる。このとき、トランジスタＴＲ８のゲートには、電圧ＶＳＳ１が印加されている。

続いて、第６実施形態に係るプリドライバ７５の、第２の状態における動作について、出力回路３２が“Ｌ”レベルを出力している場合と、出力回路３２が“Ｈ”レベルを出力している場合とについて、順に説明する。

第２の状態では、出力回路３２はアクティブ状態であり、ノードＮ２の論理レベルは信号ＳＰの論理レベルと等しく、ノードＮ４の論理レベルは信号ＳＮの論理レベルと等しい。まず、ノードＮ２の論理レベルが“Ｌ”レベル、且つノードＮ４の論理レベルが“Ｌ”レベルの場合について説明する。

トランジスタＴＲ２５は、ゲートに“Ｌ”レベルが印加されたため、オン状態となる。トランジスタＴＲ２６は、ゲートに“Ｌ”レベルが印加されたため、オフ状態となる。この結果、オン状態となったトランジスタＴＲ２５によって、ノードＮ１の電圧は電圧ＶＣＣＱに定められる。

レベルシフタ９２は、ノードＮ４の“Ｌ”レベルに基づいて、トランジスタＴＲ２７のゲート及びトランジスタＴＲ２８のゲートに、電圧ＶＳＳ１の“Ｌ”レベルを出力する。トランジスタＴＲ２７は、ゲートに“Ｌ”レベルが印加されたため、オン状態となる。トランジスタＴＲ２８は、ゲートに“Ｌ”レベルが印加されたため、オフ状態となる。この結果、オン状態となったトランジスタＴＲ２７によって、ノードＮ１の電圧は電圧ＶＣＣＱに定められる。

このようにプリドライバ７５が動作した結果、第２の状態において、メインドライバ８０のトランジスタＴＲ７はオフ状態となり、メインドライバ８０のトランジスタＴＲ８はオン状態となり、出力回路３２は電圧ＶＳＳの“Ｌ”レベルを出力することが出来る。

続いて、ノードＮ２の論理レベルが“Ｈ”レベル、且つノードＮ４の論理レベルが“Ｈ”レベルの場合について説明する。

トランジスタＴＲ２５は、ゲートに“Ｈ”レベルが印加されたため、オフ状態となる。トランジスタＴＲ２６は、ゲートに“Ｈ”レベルが印加されたため、オン状態となる。この結果、オン状態となったトランジスタＴＲ２６によって、ノードＮ１の電圧は電圧ＶＳＳに定められる。

レベルシフタ９２は、ノードＮ４の“Ｈ”レベルに基づいて、トランジスタＴＲ２７のゲート及びトランジスタＴＲ２８のゲートに、電圧ＶＣＣＱの“Ｈ”レベルを出力する。トランジスタＴＲ２７は、ゲートに“Ｈ”レベルが印加されたため、オフ状態となる。トランジスタＴＲ２８は、ゲートに“Ｈ”レベルが印加されたため、オン状態となる。この結果、オン状態となったトランジスタＴＲ２８によって、ノードＮ１の電圧は電圧ＶＳＳ１に定められる。

このようにプリドライバ７５が動作した結果、第２の状態において、メインドライバ８０のトランジスタＴＲ７はオン状態となり、メインドライバ８０のトランジスタＴＲ８はオフ状態となり、出力回路３２は電圧ＶＣＣＱの“Ｈ”レベルを出力することが出来る。

上記説明したように、第６実施形態に係る半導体記憶装置１における出力回路３２は、アクティブ状態において、ノードＮ３の電圧を電圧ＶＳＳ１又は電圧ＶＣＣＱに制御し、出力ノードに“Ｌ”レベル又は“Ｈ”レベルを出力することが出来る。

［６−３］第６実施形態の効果
以上のように、第６実施形態に係る半導体記憶装置１は、スタンバイ状態において、ノードＮ３に負の電圧である電圧ＶＳＳ１を印加している。第６実施形態に係る半導体記憶装置１では、スタンバイ状態におけるトランジスタＴＲ８が逆バイアス状態になり、トランジスタＴＲ８のリーク電流を抑制することが出来る。その結果、第６実施形態に係る半導体記憶装置１は、第２実施形態と同様に、スタンバイ状態における半導体記憶装置１の消費電力を抑制することが出来る。

なお、電圧ＶＳＳ１の高低は、トランジスタの特性に応じて適宜変更されうる。例えば、トランジスタＴＲ８が弱い順バイアスとなるように、電圧ＶＳＳ１を正の電圧に設定しても良い。

［７］その他の変形例等
上記実施形態では、出力回路３２がスタンバイ状態とアクティブ状態との２つの状態を取り得る場合を例示したが、出力回路３２の動作する状態はこれらに限定されない。出力回路３２は、スタンバイ状態及びアクティブ状態とは異なる状態となっても良い。また、上記実施形態では、出力回路３２が信号／ＣＥに基づく信号ＳＴＢＹによって制御される場合を例示したが、出力回路３２を制御する信号は信号ＳＴＢＹに限定されない。出力回路３２は、例えば信号ＳＴＢＹ以外の信号に基づいて動作しても良い。

上記実施形態では、半導体記憶装置１は外部から供給された電圧を用いて動作し、入出力モジュール１０は電源回路１８で生成された電圧を用いて動作する場合を例示した。これらの電圧は、例えば電源線と呼ばれる配線によって各回路ブロックへ供給されても良い。例えば、半導体記憶装置１は、電圧ＶＣＣＱの電源線、電圧ＶＳＳの電源線、電圧ＶＤＤの電源線、電圧ＶＤＤ１の電源線、及び電圧ＶＤＤ２の電源線等を含んでも良い。また、例えば、電圧ＶＣＣＱを供給する電源線には、電圧ＶＣＣＱを用いて動作する回路が複数接続されても良い。

上記実施形態では、プリドライバ７０が、ＰＮ接合がオン状態となることを抑制するトランジスタを含む場合について例示した。第１実施形態に係る半導体記憶装置１に含まれるトランジスタＴＲ２及び第２実施形態に係る半導体記憶装置１に含まれるトランジスタＴＲ１４のそれぞれは、ＰＮ接合がオン状態となることを抑制するトランジスタの一例である。プリドライバ７０の構成は、ＰＮ接合がオン状態となることを抑制するトランジスタを含む構成に限定されない。例えば、スタンバイ状態においてメインドライバ８０に含まれるトランジスタを順バイアス状態とする場合は、ＰＮ接合がオン状態となることを抑制するトランジスタを省略してプリドライバ７０を構成しても良い。

上記実施形態では、メインドライバ８０が、トランジスタＴＲ７及びＴＲ８を含む場合について例示したが、メインドライバ８０の構成はこれに限定されない。図２６は、第１実施形態の変形例に係る半導体記憶装置１に含まれるメインドライバ８０の構成例を示している。図２６に示すように、第１実施形態の変形例に係る半導体記憶装置１に含まれるメインドライバ８０は、第１実施形態に係る半導体記憶装置１に含まれるメインドライバ８０に対して、抵抗Ｒ３及びＲ４をさらに含んでいる。抵抗Ｒ３は、トランジスタＴＲ７のドレインと、メインドライバ８０の出力ノードとの間に設けられる。抵抗Ｒ４は、トランジスタＴＲ８のドレインと、メインドライバ８０の出力ノードとの間に設けられる。このように構成することで、第１実施形態の変形例に係る半導体記憶装置１に含まれるメインドライバ８０の出力インピーダンスは、トランジスタＴＲ７のオン抵抗及び抵抗Ｒ３の抵抗値又はトランジスタＴＲ８のオン抵抗及び抵抗Ｒ４の抵抗値に基づく。

トランジスタのオン抵抗は、トランジスタの動作している状態、例えばドレイン−ソース間電圧やゲート−ソース間電圧によって変化し得る。抵抗の抵抗値は、トランジスタのオン抵抗と比べて、抵抗両端に印加された電圧差の大小による影響を受けにくい。よって、トランジスタと抵抗とで出力インピーダンスを定めることで、トランジスタの動作状態の変化に伴う出力インピーダンスの変動を抑制することが出来る。第１実施形態に含まれるメインドライバ８０は、このように変更することが可能である。また、その他の実施形態に含まれるメインドライバ８０についても、同様に変更することが可能である。

上記実施形態で例示したプリドライバ７０は、例えば複数のインバータをさらに含んでも良い。図２７は、第１実施形態の変形例に係る半導体記憶装置１に含まれるプリドライバ７６の構成例を示している。図２７に示すように、第１実施形態の変形例に係る半導体記憶装置１に含まれるプリドライバ７６は、第１実施形態に含まれるプリドライバ７０に対して、トランジスタＴＲ３１乃至ＴＲ３８をさらに含む。トランジスタＴＲ３１、ＴＲ３３、ＴＲ３５、及びＴＲ３７のそれぞれは、例えばＰ型のＭＯＳＦＥＴである。トランジスタＴＲ３２、ＴＲ３４、ＴＲ３６、及びＴＲ３８のそれぞれは、例えばＮ型のＭＯＳＦＥＴである。

トランジスタＴＲ３１のソースとバックゲートとには、電圧ＶＣＣＱが印加される。トランジスタＴＲ３２のソースとバックゲートとは、接地される。トランジスタＴＲ３１のゲート及びトランジスタＴＲ３２のゲートのそれぞれは、ノードＮ２と接続される。トランジスタＴＲ３３のソースとバックゲートとには、電圧ＶＣＣＱが印加される。トランジスタＴＲ３４のソースとバックゲートとは、接地される。トランジスタＴＲ３３のゲート及びトランジスタＴＲ３４のゲートのそれぞれは、トランジスタＴＲ３１のドレイン及びトランジスタＴＲ３２のドレインのそれぞれと接続される。トランジスタＴＲ３３のドレイン及びトランジスタＴＲ３４のドレインのそれぞれは、トランジスタＴＲ１のゲート及びトランジスタＴＲ３のゲートと接続される。

トランジスタＴＲ３５のソースとバックゲートとには、電圧ＶＣＣＱが印加される。トランジスタＴＲ３６のソースとバックゲートとは、接地される。トランジスタＴＲ３５のゲート及びトランジスタＴＲ３６のゲートのそれぞれは、ノードＮ４と接続される。トランジスタＴＲ３７のソースとバックゲートとには、電圧ＶＣＣＱが印加される。トランジスタＴＲ３８のソースとバックゲートとは、接地される。トランジスタＴＲ３７のゲート及びトランジスタＴＲ３８のゲートのそれぞれは、トランジスタＴＲ３５のドレイン及びトランジスタＴＲ３６のドレインのそれぞれと接続される。トランジスタＴＲ３７のドレイン及びトランジスタＴＲ３８のドレインのそれぞれは、トランジスタＴＲ５のゲート及びトランジスタＴＲ６のゲートと接続される。

プリドライバ７６の構成は、第１実施形態に含まれるプリドライバ７０にインバータを追加した構成と言い換えることも出来る。具体的には、トランジスタＴＲ３１及びＴＲ３２は、インバータを構成している。トランジスタＴＲ３３及びＴＲ３４は、インバータを構成している。トランジスタＴＲ３５及びＴＲ３６は、インバータを構成している。トランジスタＴＲ３７及びＴＲ３８は、インバータを構成している。ＡＮＤゲート６１の出力と、トランジスタＴＲ１のゲート及びトランジスタＴＲ３のゲートとの間に、２つのインバータが直列に設けられている。ＯＲゲート６２の出力と、トランジスタＴＲ５のゲート及びトランジスタＴＲ６のゲートとの間に、２つのインバータが直列に設けられている。

このようにプリドライバ７６を構成することで、アクティブ状態において、ノードＮ１の電圧及びノードＮ３の電圧を制御する能力を高めることが出来る。例えば、信号が直列接続された複数のインバータを通過することで、信号の立ち上がりと立ち下がりとを整えることが出来る。また、例えばインバータを構成するトランジスタのサイズが、ロジック部６０側からメインドライバ８０側へ転送するにつれて大きくなるように、複数のインバータを設けることで、段階的にインバータの駆動力を増すことが出来る。段階的にインバータの駆動力を増すことで、例えばメインドライバ８０のトランジスタＴＲ７及びＴＲ８のサイズが大きく寄生容量が大きい場合であっても、ノードＮ１の電圧及びノードＮ３の電圧を制御することが出来る。

上記実施形態で示した出力回路３２は、ロジック部とプリドライバとメインドライバとの組を、複数含んでも良い。図２８は、第１実施形態の変形例に係る半導体記憶装置１に含まれる出力回路３２の構成例を示している。第１実施形態の変形例に含まれる出力回路３２は、ロジック部６０−０とプリドライバ７０−０とメインドライバ８０−０との組と、ロジック部６０−１とプリドライバ７０−１とメインドライバ８０−１との組と、ロジック部６０−２とプリドライバ７０−２とメインドライバ８０−２との組と、ロジック部６０−３とプリドライバ７０−３とメインドライバ８０−３との組とを含む。メインドライバ８０−０の出力ノードと、メインドライバ８０−１の出力ノードと、メインドライバ８０−２の出力ノードと、メインドライバ８０−３の出力ノードとのそれぞれは、パッド５０に共通接続される。出力回路３２の出力インピーダンスは、例えば、ロジック部とプリドライバとメインドライバとの組をアクティブにする個数が変更されることによって、制御されても良い。

上記実施形態では、半導体記憶装置１がＮＡＮＤフラッシュメモリの場合を例に説明したが、これに限定されない。上記実施形態で説明された出力回路３２は、信号を出力する構成を有する装置の全般に適用され得る。

上記実施形態では、スタンバイ状態において消費電力を抑制出来ることを説明した。消費電力の抑制は、例えばプリドライバでも実現し得る。例えば、メインドライバ８０のトランジスタＴＲ７及びＴＲ８に、閾値電圧の低いトランジスタを用いた場合、閾値電圧の高いトランジスタと比べて、トランジスタのサイズを小さくすることが出来、トランジスタのゲートにおける寄生容量を小さくすることが出来る。プリドライバを構成するトランジスタは、メインドライバ８０のトランジスタＴＲ７及びＴＲ８それぞれのゲートの電圧を制御可能なサイズで設けられる。トランジスタＴＲ７及びＴＲ８のサイズが小さい場合、プリドライバを構成するトランジスタのサイズも小さくすることが出来る。プリドライバを構成するトランジスタのサイズが小さくなると、大きいサイズのトランジスタで構成した場合と比べて、信号を転送する際に消費する消費電力を抑制することが出来る。

上記実施形態では、ＧＩＤＬによってリーク電流が増加する場合を例示した。ＧＩＤＬは、トランジスタのゲート電極とドレイン電極とが重なって設けられた領域で、バンド間トンネリングによって生じる電流である。ＧＩＤＬは、例えばゲートとドレインとの間に逆バイアスが印加された場合に顕著となる場合がある。トランジスタのリーク電流に関わる現象は、ＧＩＤＬに限定されない。

本明細書において、トランジスタのゲート−ソース間電圧が閾値電圧を超えた状態を、トランジスタが“オン状態”にあると表現する。また、オン状態は“強い順バイアス状態”と言い換えることも出来る。トランジスタのゲート−ソース間電圧が、閾値電圧よりも小さい状態を、トランジスタが“弱い順バイアス状態”にあると表現する。トランジスタのゲート−ソース間電圧が、略０Ｖである状態を、トランジスタが“ゼロバイアス状態”にあると表現する。トランジスタのゲート−ソース間電圧が、閾値電圧とは逆の極性で印加されているとき、トランジスタが“逆バイアス状態”にあると表現する。逆バイアスの大きさによって、“強い逆バイアス状態”と“弱い逆バイアス状態”とを、相対的に表現することも出来る。弱い順バイアス状態、ゼロバイアス状態、及び逆バイアス状態のそれぞれにおいて、トランジスタはオフ状態である。

ここで、閾値電圧が−０．６ＶのＰ型のＭＯＳＦＥＴについて、ソースに１．８Ｖが印加されている場合を例に説明する。ゲートの電圧が０Ｖの場合、ゲート−ソース間電圧は−１．８Ｖであり、オン状態であり、強い順バイアス状態である。ゲートの電圧が１．５Ｖの場合、ゲート−ソース間電圧は−０．３Ｖであり、弱い順バイアス状態である。ゲートの電圧が１．８Ｖの場合、ゲート−ソース間電圧は０Ｖであり、ゼロバイアス状態である。ゲートの電圧が２．１Ｖの場合、ゲート−ソース間電圧は０．３Ｖであり、逆バイアス状態である。ゲートの電圧が３．６Ｖの場合、ゲート−ソース間電圧は１．８Ｖであり、逆バイアス状態である。ゲートの電圧が３．６Ｖの場合と、ゲートの電圧が２．１Ｖの場合とを比較することで、ゲートの電圧が３．６Ｖの場合は強い逆バイアス状態、ゲートの電圧が２．１Ｖの場合は弱い逆バイアス状態であると表現することも出来る。

ここで、閾値電圧が０．６ＶのＮ型のＭＯＳＦＥＴについて、ソースが接地されている場合を例に説明する。ゲートの電圧が１．８Ｖの場合、ゲート−ソース間電圧は１．８Ｖであり、オン状態であり、強い順バイアス状態である。ゲートの電圧が０．３Ｖの場合、ゲート−ソース間電圧は０．３Ｖであり、弱い順バイアス状態である。ゲートの電圧が０Ｖの場合、ゲート−ソース間電圧は０Ｖであり、ゼロバイアス状態である。ゲートの電圧が−０．３Ｖの場合、ゲート−ソース間電圧は−０．３Ｖであり、逆バイアス状態である。ゲートの電圧が−１．８Ｖの場合、ゲート−ソース間電圧は−１．８Ｖであり、逆バイアス状態である。ゲートの電圧が−０．３Ｖの場合と、ゲートの電圧が−１．８Ｖの場合とを比較することで、ゲートの電圧が−１．８Ｖの場合は強い逆バイアス状態、ゲートの電圧が−０．３Ｖの場合は弱い逆バイアス状態であると表現することも出来る。

本明細書において、トランジスタがオフ状態の場合において、トランジスタのソース−ドレイン間を流れる電流をリーク電流と称する。例えば、トランジスタが弱い順バイアス状態にある場合、トランジスタがゼロバイアス状態にある場合、トランジスタが弱い逆バイアス状態にある場合、及びトランジスタが強い逆バイアス状態にある場合のいずれにおいても、トランジスタのソース−ドレイン間を流れる電流をリーク電流と称する。

本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。

本明細書において、トランジスタのソース及びドレインのそれぞれは、トランジスタの端と呼ばれても良い。例えば、トランジスタの第１端はソース又はドレインであり、トランジスタの第２端はドレイン又はソースである。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＳＹＳ…メモリシステム、１…半導体記憶装置、２…メモリコントローラ、１０…入出力モジュール、１１…ロジック制御回路、１２…レジスタ、１３…シーケンサ、１４…メモリセルアレイ、１５…ロウデコーダ、１６…センスアンプ、１７…ドライバセット、１８…電源回路、ＢＬ…ビット線、ＷＬ…ワード線、ＭＣ…メモリセル、２０，２１，２２…レギュレータ、３０…入出力ユニット、４０…入出力制御回路、５０…パッド、３１…入力回路、３２…出力回路、６０…ロジック部、７０…プリドライバ、８０…メインドライバ、６１…ＡＮＤゲート、６２…ＯＲゲート、ＴＲ１〜ＴＲ８…トランジスタ、４１…インバータ、４２，４３…レベルシフタ。

Claims (16)

1. 第１電源線と、
   第２電源線と、
   第３電源線と、
   パッドと、
   第１端が前記第１電源線に接続され、第２端が前記パッドに接続された第１トランジスタと、
   第１端が前記第２電源線に接続され、第２端が前記パッドに接続された第２トランジスタと、
   前記第３電源線と前記第１トランジスタのゲートとの間に接続された第１回路と、
   を備え、
   前記第１電源線に第１電圧が印加され、
   前記第２電源線に前記第１電圧よりも低い第２電圧が印加され、
   前記第３電源線に前記第１電圧及び前記第２電圧のいずれとも異なる第３電圧が印加され、
   第１の場合に、
   前記第１回路は前記第１トランジスタの前記ゲートに前記第３電圧を印加し、
   第２の場合に、
   前記第１回路は前記第３電源線と前記第１トランジスタの前記ゲートとを電気的に非接続とする、
   出力回路。
2. 前記第３電圧は、前記第１電圧よりも高い、
   請求項１に記載の出力回路。
3. 第１端が前記第１電源線に接続された第３トランジスタと、
   第１端が前記第１トランジスタの前記ゲートに接続され、第２端が前記第３トランジスタの第２端に接続された第４トランジスタと、
   第１端が前記第２電源線に接続され、第２端が前記第１トランジスタの前記ゲートに接続され、ゲートが前記第３トランジスタのゲートに接続された第５トランジスタと、
   をさらに備え、
   前記第１の場合に、
   前記第４トランジスタのゲートには前記第２電圧が印加され、
   前記第２の場合に、
   前記第４トランジスタの前記ゲートには、前記第１電圧よりも高い第４電圧が印加される、
   請求項２に記載の出力回路。
4. 前記第３電圧は、前記第１電圧よりも低く、前記第２電圧よりも高く、
   前記第１トランジスタは、前記第１の場合において、前記第１電源線と前記パッドとを電気的に非接続とする、
   請求項１に記載の出力回路。
5. 前記第１回路は、
   第１端が前記第３電源線に接続され、第２端が前記第１トランジスタの前記ゲートに接続された第６トランジスタを含む、
   請求項３に記載の出力回路。
6. 前記第４電圧は前記第３電圧と等しく、
   前記第１の場合に、前記第６トランジスタのゲートには前記第３電圧が印加される、
   請求項５に記載の出力回路。
7. 第１端が前記第２電源線に接続された第７トランジスタと、
   一端が前記第７トランジスタの第２端に接続され、他端が前記第１トランジスタの前記ゲートに接続された第１抵抗と、
   をさらに備え、
   前記第１回路は、
   前記第３電源線と前記第１トランジスタの前記ゲートとの間に接続された第１電流源を含む、
   請求項３または４に記載の出力回路。
8. 前記第１回路は、
   第１端が前記第３電源線に接続され、第２端が前記第１トランジスタの前記ゲートに接続された第６トランジスタを含む、
   請求項４に記載の出力回路。
9. 前記第１トランジスタの前記第２端と前記パッドとの間に接続された第２抵抗と、
   前記第２トランジスタの前記第２端と前記パッドとの間に接続された第３抵抗と、
   をさらに備える、
   請求項１に記載の出力回路。
10. 第１電源線と、
    第２電源線と、
    第３電源線と、
    パッドと、
    第１端が前記第１電源線に接続され、第２端が前記パッドに接続された第１トランジスタと、
    第１端が前記第２電源線に接続され、第２端が前記パッドに接続された第２トランジスタと、
    前記第３電源線と前記第２トランジスタのゲートとの間に接続された第１回路と、
    を備え、
    前記第１電源線に第１電圧が印加され、
    前記第２電源線に前記第１電圧よりも低い第２電圧が印加され、
    前記第３電源線に前記第１電圧及び前記第２電圧のいずれとも異なる第３電圧が印加され、
    第１の場合に、
    前記第１回路は前記第２トランジスタの前記ゲートに前記第３電圧を印加し、
    第２の場合に、
    前記第１回路は前記第３電源線と前記第２トランジスタの前記ゲートとを電気的に非接続とする、
    出力回路。
11. 前記第３電圧は、前記第２電圧よりも低い、
    請求項１０に記載の出力回路。
12. 第１端が前記第１電源線に接続され、第２端が前記第２トランジスタの前記ゲートに接続された第３トランジスタと、
    第１端が前記第２トランジスタの前記ゲートに接続された第４トランジスタと、
    第１端が前記第２電源線に接続され、第２端が前記第４トランジスタの第２端と接続され、ゲートが前記第３トランジスタのゲートに接続された第５トランジスタと、
    をさらに備え、
    前記第１の場合に、
    前記第４トランジスタのゲートには前記第１電圧よりも高い第４電圧が印加され、
    前記第２の場合に、
    前記第４トランジスタの前記ゲートには、前記第２電圧よりも低い第５電圧が印加される、
    請求項１１に記載の出力回路。
13. 前記第３電圧は、前記第１電圧よりも低く、前記第２電圧よりも高く、
    前記第２トランジスタは、前記第１の場合において、前記第２電源線と前記パッドとを電気的に非接続とする、
    請求項１０に記載の出力回路。
14. 前記第１回路は、
    第１端が前記第３電源線に接続され、第２端が前記第２トランジスタの前記ゲートに接続された第６トランジスタを含む、
    請求項１２または１３に記載の出力回路。
15. 第１端が前記第１電源線に接続された第７トランジスタと、
    一端が前記第７トランジスタの第２端に接続され、他端が前記第２トランジスタの前記ゲートに接続された第１抵抗と、
    をさらに備え、
    前記第１回路は、
    前記第３電源線と前記第２トランジスタの前記ゲートとの間に接続された第１電流源を含む、
    請求項１２または１３に記載の出力回路。
16. 前記第１トランジスタの前記第２端と前記パッドとの間に接続された第２抵抗と、
    前記第２トランジスタの前記第２端と前記パッドとの間に接続された第３抵抗と、
    をさらに備える、
    請求項１０に記載の出力回路。

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