CN115482846A - 存储器件的写辅助电路及方法 - Google Patents

Abstract

公开一种包括存储单元和写辅助电路的器件。存储单元包括第一反相器以及与第一反相器交叉耦合的第二反相器。写辅助电路连接至存储单元。在存储单元的写操作期间，写辅助电路经配置通过偏置电压差调节提供给第一反相器或第二反相器的操作电压的电压水平。本发明还提供一种方法。

Description

存储器件的写辅助电路及方法

本申请为申请号201611114381.1、申请日为2016年12月7日、发明名称为“存储器件的写辅助电路及方法”的分案申请。

技术领域

本发明涉及半导体领域，具体地，涉及存储器件的写辅助电路及方法

背景技术

存储器是计算机内的一种重要组件，并且已经为不同的应用开发了诸多不同的存储结构。例如，存储结构包含动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、只读存储器(ROM)及闪速存储器等。SRAM单元的常规结构为六个晶体管(6T)单元。SRAM单元包含一对交叉耦合的反相器。SRAM单元可用于存储反相器之间的数字位数据。

发明内容

根据本发明的一个方面，提供一种器件，包括：存储单元，包括第一反相器和与第一反相器交叉耦合的第二反相器；以及与存储单元耦合的写辅助电路，并且在存储单元的写操作期间，写辅助电路经配置将提供给第一反相器或第二反相器的至少一个操作电压的电压水平调节偏置电压差。

根据本发明的另一方面，提供一种方法，包括：在存储单元的写操作期间，调节至少一个操作电压的电压水平；以及在存储单元的写操作期间，为存储单元的第一反相器和第二反相器提供具有经调节的电压水平的操作电压。

根据本发明的又一方面，提供一种器件，包括：存储单元，包括第一反相器和与第一反相器交叉耦合的第二反相器，第一反相器包括第一P型晶体管和第一N型晶体管，第二反相器包括第二P型晶体管和第二N型晶体管，第一操作电压提供至第一P型晶体管，第二操作电压提供至第一N型晶体管，第三操作电压提供至第二P型晶体管，并且第四操作电压提供至第二N型晶体管；以及耦合至存储单元的写辅助电路，并且在存储单元的写操作期间，写辅助电路经配置调节第一操作电压、第二操作电压、第三操作电压和第四操作电压中的至少一个电压水平。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚地讨论，各个部件的尺寸可以任意地增加或减小。

图1为例示根据本公开的一些实施例的存储器件的示意图。

图2A为例示根据本公开的一些实施例的在写操作期间的图1中的存储单元的信号和电压的示意图。

图2B为例示根据本公开的一些其他实施例的写操作期间的图1中的存储单元的信号和电压的波形示意图。

图3A为例示根据本公开的一些实施例的写操作期间的图1中的存储单元的信号和电压的波形示意图。

图3B为例示根据本公开的一些实施例的写操作期间的图1中的存储单元的信号和电压的波形示意图。

图4为例示根据本公开的实施例的控制方法的流程图。

具体实施方式

在以下描述中，呈现具体细节以提供本公开的实施例的详尽理解。然而。本领域中的普通技术人员将意识到，本公开可在没有一个或多个上述具体细节、或与其他部件组合的情况下实践。未对熟知实施或操作进行具体展示或描述，以避免使本发明的各个实施例的方面不清楚。

本说明书中使用的术语通常具有其在本领域中以及在使用每一个术语的具体的内容中的普通含义。本说明书中使用的实例，包括本文所讨论的任何术语的实例，仅是示例性的，并且绝不是限制本发明的或任何示例性术语的范围和意义。同样地，本发明不限于该说明书中给出的各个实施例。

应该理解，虽然此处可以使用第一、第二等术语描述各个元件，但是这些元件不应该由这些术语限制。这些术语用于将一个元件与另一元件区分开。例如，在不背离本发明的精神和范围的情况下，第一元件可以称为第二元件，并且，类似地，第二元件可以称为第一元件。如此处使用的，术语“和/或”包括一个或多个的有关的列出的物件的任何和全部组合。

如本文所使用的，术语“包含”、“包括”、“具有”、“含有”、“涉及”等应该理解为开放式的，即，表示包括但不限制。

在整个说明书中，参考“一个实施例”或“实施例”表示结合该实施例所描述的特别的部件、结构、实施方式或特征包括在本发明的至少一个实施例中。因此，在整个说明书的多个地方中的短语“在一个实施例中”或“在实施例中”的使用没有必要均指的是相同的实施例。此外，在一个或多个实施例中，可以以任何合适的方式结合特别的部件、结构、实施方式或特征。

图1为例示根据本公开的一些实施例的存储器件100的示意图。存储器件100包含存储单元120和写辅助电路140。写辅助电路140耦合至存储单元120，如图1所示。

在一些实施例中，存储器件100包含若干存储单元120，且存储单元120按行和列设置在存储单元阵列中(未在图中示出)。为进行说明目的，图1中仅图示了一个存储单元120。存储单元120的不同数量都在本公开的预期范围之内。

在一些实施例中，存储单元120包含第一反相器121和第二反相器122。第一反相器121和第二反相器122交叉耦合。实际上，第一反相器121和第二反相器122作为数据锁存器操作。为了说明，第一反相器121的输出节点和第二反相器122的输入节点在图1所示的节点LQ处连接在一起。第一反相器121的输入节点和第二反相器122的输出节点在图1所示的节点LQB处连接在一起。

为进行操作说明，包含第一反相器121和第二反相器122的数据锁存器能够在节点LQ处存储一些数据。为了说明，节点LQ上的电压水平能够配置为不同的电压水平。节点LQ的电压水平表示与存储在存储单元120中的逻辑数据相对应的逻辑“1”或逻辑“0”。节点LQB具有与节点LQ相反的逻辑水平。为便于在下文中说明，逻辑“0”指示低水平，逻辑“1”指示高水平。指示用于说明目的。各种指示都在本公开的预期范围之内。

在一些实施例中，图1所示的存储单元120为静态随机存取存储器(SRAM)单元，出于说明的目的，其包含六个晶体管TN1-TN4和TP1-TP2。晶体管TP1和TN1经配置并作为第一反相器121操作。晶体管TP2和TN2经配置并作为第二反相器122操作。在一些实施例中，晶体管TN1-TN4为N型晶体管，且晶体管TP1-TP2为P型晶体管。

在一些实施例中，晶体管TN3经配置作为第一写晶体管，且晶体管TN4经配置作为第二写晶体管。为了说明，晶体管TN3和晶体管TN4由字符线信号WL控制。第一反相器121的输出节点和第二反相器122的输入节点，即，节点LQ，通过晶体管TN3耦合至携带位线信号BL的位线。第一反相器121的输入节点和第二反相器122的输出节点，即，节点LQB，通过晶体管TN4耦合至携带互补位线信号BLB的互补位线。

在一些实施例中，存储器件100包含多个存储单元(未示出)，并且利用位线信号WL选择并触发存储单元中的至少一个，例如，存储单元120，其用于存储器件100的写/读操作。当响应于字符线信号WL而未选择存储单元120时，存储单元120维持节点LQ和节点LQB上的相同的电压水平。

在一些实施例中，写辅助电路140包含写辅助单元140a和写辅助单元140b。为了说明，写辅助单元140a耦合至第一反相器121的晶体管TP1，并且耦合至第二反相器122的晶体管TP2。写辅助单元140b耦合至第一反相器121的晶体管TN1，并且耦合至第二反相器122的晶体管TN2。写辅助单元140a经配置接收参考电压VDD，并为存储单元120提供操作电压VDD1和操作电压VDD2。写辅助单元140b经配置接收参考电压VSS，并为存储单元120提供操作电压VSS1和操作电压VSS2。在一些实施例中，参考电压VDD比参考电压VSS相对更高。在一些实施例中，操作电压VDD1和VDD2比操作电压VSS1和VSS2相对更高。

如图1所图示，将操作电压VDD1提供给晶体管TP1。将操作电压VSS1提供给晶体管TN1。将操作电压VDD2提供给晶体管TP2。将操作电压VSS2提供给晶体管TN2。

在一些实施例中，参考电压VDD为电源电压，并且在例如从约0.5V到约0.75V的范围内。在一些实施例中，参考电压VSS为地面电压。在一些其他实施例中，参考电压VSS经配置从例如约-0.5V到约-0.75V。

在一些实施例中，操作电压VDD1和VDD2均等于或约等于参考电压VDD。在一些实施例中，操作电压VSS1和VSS2均等于或约等于参考电压VSS。

在存储单元120的写操作期间，在图2A、图2B、图3A和图3B中标记为WR，写辅助电路140经配置通过偏置电压差选择性地调节操作电压VDD1、VDD2、VSS1及VSS2的至少一个电压水平。调节的操作电压提供给第一反相器121和/或第二反相器122以辅助存储单元120的写操作。前述调节操作的细节在如下关于例如图2A、图2B、图3A和图3B进行讨论。

图2A为例示根据本公开的一些实施例的在写操作WR期间图1中的存储单元120的信号和电压的波形示意图。关于图1中的实施例，为便于理解，类似图2A中的元件被指定了相同的参考编号。为在图2A中进行说明，写操作WR与修改操作电压VSS2一起执行，将参考图1在如下进行讨论。

如图2A所图示，在时间T1前，节点LQ设置为逻辑“1”以及节点LQB设置为逻辑“0”。

为在图2A中进行说明，写操作WR开始于时间T1。执行写操作WR以将逻辑“1”数据写至节点LQB，并将逻辑“0”数据写至图1中的节点LQ。

在一些实施例中，在写操作WR期间，图1中的写辅助单元140b从时间T1将操作电压VSS2提高如图2A所示的偏置电压差dV1。

在相同的写操作WR期间，操作电压VSS1保持等于或约等于图2A中所示的参考电压VSS。在一些实施例中的相同的写操作WR期间，操作电压VDD1和VDD2均等于或约等于参考电压VDD。

为进行操作说明，在时间T1前响应设置为逻辑“1”的节点LQ，图1中的晶体管TN2打开。当在时间T1执行写操作WR时，写辅助单元140b开始提高操作电压VSS2。

在时间T2，写辅助单元140b使操作电压VSS2提高偏置电压差dV1。因此，提高的操作电压VSS2等于(VSS+dV1)。响应于提高的操作电压VSS2，通过打开的晶体管TN2，节点LQB上的电压水平也在时间T2提高。与未预先提高节点LQB上的电压水平的操作相比，节点LQB上提高的电压水平导致晶体管TP1更快地关闭，并且导致晶体管TN1更快地打开。

在时间T3，位线信号BL经传输至逻辑“0”，并且互补位线信号BLB保持在逻辑“1”。相应地，在时间T3处，字符线信号WL经传输至逻辑“1”。响应于字符线信号WL，晶体管TN3和TN4均被打开。因此，逻辑“0”的位线信号BL经打开的晶体管TN3提供至节点LQ，并且逻辑“1”的互补位线信号BLB经打开的晶体管TN4提供至节点LQB。

响应于逻辑“0”的位线信号BL，节点LQ上的电压水平开始被放电至逻辑“0”的电压水平。响应于逻辑“1”的互补位线信号BLB，节点LQB上的电压水平开始被充电至逻辑“1”的电压水平。

如上讨论，提高的操作电压VSS2提高节点LQB上的电压水平。节点LQB上所提高的电压水平导致晶体管TN1更快地打开。随着晶体管TN1被更快地打开，节点LQ上的电压水平被更快地拉低至操作电压VSS1，这导致节点LQ上的电压水平被更快放电至逻辑“0”的电压水平。

相应地，节点LQB上的提高的电压水平导致晶体管TP1被更快地关闭。随着晶体管TP1被更快地关闭，节点LQ能够更快地从操作电压VDD1断开。

在时间T3后，响应于节点LQ的电压水平被更快地放电至逻辑“0”，晶体管TP2更快地打开并且晶体管TN2更快地关闭。因此，与未预先提高节点LQB上的电压水平的操作相比，节点LQB的电压水平能够通过操作电压VDD2被更快充电至逻辑“1”。此外，随着提高的操作电压VSS2，经过晶体管TP2和TN2的漏极至源极泄漏电流减小。

图2B为根据本公开的一些其他实施例的写操作WR期间的图1中的存储单元120信号和电压的波形示意图。关于图1和图2A中的实施例，为便于理解，类似图2B中的元件被指定了相同的参考编号。为在图2B中进行说明，写操作WR与修改操作电压VSS1一起执行，将参考图1和图2B在如下进行讨论。

如图2B所示，在时间T1前，节点LQ被预先设置为逻辑“0”且节点LQB设置为逻辑“1”。

为在图2B中进行说明，写操作WR从时间T1开始。执行写操作WR以将逻辑“1”数据写入至节点LQ，并将逻辑“0”数据写入至图1中的节点LQB。

在一些实施例中，在写操作WR期间，图1中的写辅助单元140b从时间T1使操作电压VSS1提高偏置电压差dV1，如图2B所示。

在相同的写操作WR期间，操作电压VSS2保持等于或约等于参考电压VSS，如图2B所图示。在一些实施例中的相同写操作WR期间，操作电压VDD1和VDD2均等于或约等于参考电压VDD。

为进行操作说明，在时间T1前响应于设置为逻辑“1”的节点LQB，图1中的晶体管TN1被打开。当在时间T1执行写操作WR时，写辅助单元140b开始提高操作电压VSS1。

在时间T2，写辅助单元140b使操作电压VSS1提高偏置电压差dV1。因此，提高的操作电压VSS1等于(VSS+dV1)。响应于提高的操作电压VSS1，通过打开的晶体管TN1，节点LQ上的电压水平也在时间T2处提高。与未预先在节点LQ上提高电压水平的操作相比，节点LQ上的提高的电压水平导致晶体管TP2更快地关闭，并且导致晶体管TN2更快地打开。

在时间T3，互补位线信号BLB经传输至逻辑“0”，且位线信号BL保持在逻辑“1”。相应地，在时间T3，字符线信号WL经传输至逻辑“1”。响应于字符线信号WL，晶体管TN3和TN4均被打开。因此，逻辑“1”的位线信号BL经打开的晶体管TN3提供至节点LQ，并且逻辑“0”的互补位线信号BLB经打开的晶体管TN4提供至节点LQB。

在时间T3后，响应于逻辑“1”的位线信号BL，节点LQ上的电压水平开始被充电至逻辑“1”的电压水平。响应于逻辑“0”的互补位线信号BLB，节点LQB上的电压水平开始被放电至逻辑“0”的电压水平。

如上讨论，提高的操作电压VSS1提高节点LQ上的电压水平。节点LQ上提高的电压水平导致晶体管TN2被更快地打开。随着晶体管TN2被更快地打开，节点LQB上的电压水平能够被更快地拉低至操作电压VSS2，这将导致节点LQB上的电压水平被更快地放电至逻辑“0”的电压水平。

相应地，节点LQ上提高的电压水平导致晶体管TP2被更快地关闭。随着晶体管TP2被更快地关闭，节点LQB能够更快地从操作电压VDD2断开。

在时间T3后，响应于节点LQB的电压水平被更快地放电至逻辑“0”，晶体管TP1被更快地打开并且晶体管TN1被更快地关闭。因此，与未预先提高节点LQ上的电压水平的操作相比，节点LQ的电压水平能够通过操作电压VDD1被更快地充电至逻辑“1”。此外，通过提高的操作电压VSS1，经过晶体管TP1和TN1的漏极至源极泄漏电流减小。

图2A和图2B的实施例展示了写辅助单元140b在存储单元120的写操作期间使操作电压VSS1或操作电压VSS2提高了偏置电压差dV1。

在一些实施例中，偏置电压差dV1的绝对值小于晶体管TN1-TN4和TP1-TP2的阈值电压的绝对值，即|dV1|<|Vth|，且Vth为晶体管TN1-TN4或TP1-TP2之一的阈值电压，这样节点LQ/LQB上的提高的电压水平将不会导致TN1-TN4和TP1-TP2被开启。在一些实施例中，偏置电压差dV1为存储器件100的参考电压VDD的约10％到约30％。在一些实施例中，偏置电压差dV1为100mV。

图3A为根据本公开的一些实施例的在写操作WR期间在图1中的存储单元120的信号和电压的波形示意图。关于图1中的实施例，为便于理解，类似图3A中的元件被指定了相同的参考编号。为在图3A中进行说明，写操作WR与修改操作电压VDD1一起执行，将参考图1和图3A在下文中进行讨论。

如图3A所示，在时间T1前，节点LQ被预先设置为逻辑“1”且节点LQB设置为逻辑“0”。

为在图3A中进行说明，写操作WR开始于时间T1。执行写操作WR以将逻辑“0”数据写入至节点LQ，并将逻辑“1”数据写入至图1中的节点LQB。

在一些实施例中，在写操作WR期间，图1中的写辅助单元140a从时间T1使操作电压VDD1减小偏置电压差dV2，如图3A所示。

在相同的写操作WR期间，操作电压VDD2保持等于或约等于参考电压VDD，如图3A所图示。在一些实施例中，在相同的写操作WR期间，操作电压VSS1和VSS2均等于或约等于参考电压VSS。

为进行操作说明，在时间T1前响应设置为逻辑“0”的节点LQB，图1中的晶体管TP1被打开。当在时间T1执行写操作WR时，写辅助单元140a开始减小操作电压VDD1。

在时间T2，写辅助单元140a使操作电压VDD1减小偏置电压差dV2。因此，减小的操作电压VDD1等于(VDD-dV2)。响应于减小的操作电压VDD1，通过打开的晶体管TP1，节点LQ上的电压水平也在时间T2减小。与未预先在节点LQ上减小电压水平的操作相比，节点LQ上减小的电压水平导致晶体管TN2被更快地关闭，并导致晶体管TP2被更快地打开。

在时间T3，位线信号BL经传输至逻辑“0”，并且互补位线信号BLB保持在逻辑“1”。相应地，在时间T3，字符线信号WL经传输至逻辑“1”。响应于字符线信号WL，晶体管TN3和TN4均被打开。相应地，逻辑“0”的位线信号BL经打开的晶体管TN3提供至节点LQ，并且逻辑“1”的互补位线信号BLB经打开的晶体管TN4提供至节点LQB。

在时间T3后，响应于逻辑“0”的位线信号BL，节点LQ上的电压水平开始被放电至逻辑“0”的电压水平。响应于逻辑“1”的互补位线信号BLB，节点LQB上的电压水平开始被放电至逻辑“1”的电压水平。

如上讨论，减小的操作电压VDD1减小节点LQ上的电压水平。节点LQ上减小的电压水平导致晶体管TP2被更快地打开。随着晶体管TP2被更快地打开，节点LQB上的电压水平能够被更快地拉高至操作电压VDD2，这将导致节点LQB上的电压水平被更快地充电至逻辑“1”的电压水平。

相应地，节点LQ上的减小的电压水平导致晶体管TN2被更快地关闭。由于晶体管TN2被更快地关闭，节点LQB能够更快地从操作电压VSS2断开。

在时间T3后，响应于节点LQB的电压水平被更快地充电至逻辑“1”，晶体管TN1被更快地打开并且晶体管TP1被更快地关闭。因此，与未预先在节点LQ上减小电压水平的操作相比，节点LQ的电压水平能够通过操作电压VSS1被更快放电至逻辑“0”。此外，由于减小的操作电压VDD1，经过晶体管TP1和TN1的漏极至源极泄漏电流减小。

图3B为根据本公开的一些实施例的写操作WR期间的图1中的存储单元120的信号和电压的波形示意图。关于图1和图3A中的实施例，为便于理解，类似图3B中的元件被指定了相同的参考编号。为在图3B中进行说明，写操作WR与修改操作电压VDD2一起执行，将参考图1和图3B进行如下讨论。

如图3B所图示，在时间T1前，节点LQ被预先设置为逻辑“0”且节点LQB设置为逻辑“1”。

为在图3B中进行说明，写操作WR开始于时间T1。执行写操作WR以将逻辑“1”数据写至节点LQ，并将逻辑“0”数据写至图1中的节点LQB。

在一些实施例中，在写操作WR期间，图1中的写辅助单元140a从时间T1使操作电压VDD2减小偏置电压差dV2，如图3B所示。

在相同的写操作WR期间，操作电压VDD1保持等于或约等于参考电压VDD，如图3B所示。在一些实施例中，在相同的写操作WR期间，操作电压VSS1和VSS2均等于或约等于参考电压VSS。

为进行操作说明，在时间T1前响应设置为逻辑“0”的节点LQ，图1中的晶体管TP2被打开。当在时间T1执行写操作WR时，写辅助单元140a开始减小操作电压VDD2。

在时间T2，写辅助单元140a使操作电压VDD2减小偏置电压差dV2。因此，减小的操作电压VDD2等于(VDD-dV2)。响应于减小的操作电压VDD2，通过打开的晶体管TP2，节点LQB上的电压水平也在时间T2减小。与未预先减小节点LQB上的电压水平的操作相比，节点LQB上减小的电压水平导致晶体管TN1被更快地关闭，并导致晶体管TP1被更快地打开。

在时间T3，互补位线信号BLB经传输至逻辑“0”，且位线信号BL保持在逻辑“1”。相应地，在时间T3，字符线信号WL经传输至逻辑“1”。响应于字符线信号WL，晶体管TN3和TN4均被打开。因此，逻辑“1”的位线信号BL经打开的晶体管TN3提供至节点LQ，并且逻辑“0”的互补位线信号BLB经打开的晶体管TN4提供至节点LQB。

在时间T3后，响应于逻辑“1”的位线信号BL，节点LQ上的电压水平开始被充电至逻辑“1”的电压水平。响应于逻辑“0”的互补位线信号BLB，节点LQB上的电压水平开始被放电至逻辑“0”的电压水平。

如上讨论，减小的操作电压VDD2减小节点LQB上的电压水平。节点LQB上减小的电压水平导致晶体管TP1被更快地打开。由于晶体管TP1被更快地打开，节点LQ上的电压水平能够被更快地拉高至操作电压VDD1，这将导致节点LQ上的操作电压被更快地充电至逻辑“1”的电压水平。

相应地，节点LQB上减小的电压水平导致晶体管TN1被更快地关闭。由于晶体管TN1被更快地关闭，节点LQ能够更快地从操作电压VSS1断开。

在时间T3后，响应于节点LQ的电压水平被更快地充电至逻辑“1”，晶体管TN2被更快地打开并且晶体管TP2被更快地关闭。因此，与未预先减小节点LQB上的电压水平的操作相比，节点LQB的电压水平能够通过操作电压VSS2被更快地放电至逻辑“0”。此外，通过减小的操作电压VDD2，经过晶体管TP2和TN2的漏极至源极泄漏电流减小。

图3A和图3B的实施例展示了写辅助单元140a在存储单元120的写操作期间使操作电压VDD1或操作电压VDD2减小偏置电压差dV2。

在一些实施例中，偏置电压差dV2类似于或等于偏置电压差dV1。在一些实施例中，偏置电压差dV2高于(VDD-Vth)，其中Vth为晶体管TN1-TN4或TP1-TP2的阈值电压，这样节点LQ/LQB上减小的电压水平将不会导致TN1-TN4和TP1-TP2被开启。在一些实施例中，偏置电压差dV2为存储器件100的全球参考电压VDD的约10％到约30％。在一些实施例中，偏置电压差dV2为100mV。

在一些实施例中，利用写辅助单元140b提高操作电压VSS1或操作电压VSS2，无需调节操作电压VDD1和VDD2。在一些实施例中，利用写辅助单元140a减小操作电压VDD1或操作电压VDD2，无需调节操作电压VSS1和VSS2。

在一些实施例中，例如，写辅助电路根据图2A、图2B、图3A和图3B中示出的实施例的组合执行写操作。换句话说，在将逻辑“0”数据写至节点LQ并将逻辑“1”数据写至节点LQB的写操作期间，写辅助电路140使操作电压VDD1减小偏置电压差dV2，和/或使操作电压VSS2提高偏置操作电压差dV1，如图2A和图3A所示。另一方面，在将逻辑“1”数据写至节点LQ并将逻辑“0”数据写至节点LQB的写操作期间，写辅助电路140使操作电压VDD2减小偏置电压差dV2，和/或使操作电压VSS1提高偏置操作电压差dV1，如图2B和图3B所示。

参考图4，其为根据本公开的实施例的控制方法200的流程图。控制方法200适合于管理例如图1中所示的存储器件的写操作。

如图1和图4所图示，响应于在存储器件100的存储单元120上执行的写操作，执行控制方法200的操作S202以确定写操作是否重写存储单元120的节点LQ，例如从逻辑“1”到逻辑“0”或从逻辑“0”到逻辑“1”。

控制方法200进一步用于在存储单元的写操作期间调节至少一个操作电压的电压水平。响应于从逻辑“1”重写至逻辑“0”的存储单元120的节点LQ，执行操作S204a以调节操作电压VDD1，如图3A所示，和/或以调节操作电压VSS2，如图2A所示。响应于从逻辑“0”重写至逻辑“1”的存储单元120的节点LQ，执行操作S204b以调节操作电压VDD2，如图3B所示，和/或以调节操作电压VSS1，如图2B所示。

在一些实施例中，执行操作S204a使操作电压VDD1减小偏置电压差dV2，即，VDD1＝(VDD–dV2)，如图3A所示。如图1和图3A所示，与从VDD放电节点LQ的电压水平相比，由于节点LQ的电压水平在时间T2被减小的操作电压VDD1拉低，节点LQ上的减小的电压水平导致晶体TN2被更快地关闭并导致晶体管TN2被更快地打开。因此，与从VDD放电节点LQ的电压水平相比，节点LQ的电压水平将被更快地放电至逻辑“0”。由于操作电压VDD1减小，如图3A所图示，经过晶体管TP1和TN1的漏极至源极泄漏电流减小。

在一些实施例中，执行操作S204a使操作电压VSS2减小偏置电压差，即VSS2＝(VSS+dV1)，如图2A所示。如图1和图2A所示，与从VSS充电节点LQB的电压水平相比，由于节点LQB的电压水平在时间T2处被提高的操作电压VSS2充电，节点LQB上提高的电压水平导致晶体TP1被更快地关闭并导致晶体管TN1被更快地打开。此外，节点LQ上的电压水平经过晶体管TN3被更快地放电。因此，与从VSS充电节点LQB的电压水平相比，节点LQB的电压水平将被更快充电至逻辑“1”。由于第二操作电压VSS2提高，如图2A所图示，经过晶体管TP2和TN2的漏极至源极泄漏电流减小。

基于以上，执行操作S204a以调节操作电压VDD1，如图3A所示，和/或调节操作电压VSS2，如图2A所示。

执行操作S206a以提供调节的操作电压VDD1，如图3A所图示，和/或为图1中的晶体管TP1或TN2提供调节的操作电压VSS2，如图2A所示。在一些实施例中，在存储单元120的节点LQ从逻辑“1”重写至逻辑“0”的写操作WR期间，如图2A所图示，执行操作S206a以提供调节的操作电压VSS2。在一些其他实施例中，在存储单元120的节点LQ从逻辑“1”重写至逻辑“0”的写操作WR期间，如图3A所图示，执行操作S206a以提供调节的操作电压VDD1。

响应于图1中的存储单元120从逻辑“0”重写至逻辑“1”，执行操作S204b以使操作电压VDD2减小偏置电压差，即VDD2＝(VDD–dV2)，如图3B所图示。如图1和图3B所图示，由于操作电压VDD2的减小，节点LQB上的电压水平在时间T2处减小。如图3B所示，与从VDD放电节点LQB的电压水平相比，由于节点LQB的电压水平在时间T2处被减小的操作电压VDD2放电，节点LQB上的减小的电压水平导致晶体TN1被更快地关闭并导致晶体管TP1被更快地打开。此外，节点LQ上的电压水平经过晶体管TN3被更快的充电。因此，节点LQ的电压水平将被更快充电至逻辑“1”。由于操作电压VDD2减小，如图3B所图示，经过晶体管TP2和TN2的漏极至源极泄漏电流减小。

在一些实施例中，执行操作S204b使操作电压VSS1减小偏置电压差，即VSS1＝(VSS+dV1)，如图2B所图示。如图1和图2B所图示，由于操作电压VSS1的减小，节点LQ上的电压水平在时间T2处提高。如图2B所示，与从VSS充电节点LQ的电压水平相比，由于节点LQ的电压水平在时间T2处被提高的操作电压VSS1充电，节点LQ上提高的电压水平导致晶体TP2被更快地关闭并导致晶体管TN2被更快地打开。此外，节点LQB上的电压水平经过晶体管TN4被更快的放电。因此，与从VSS充电节点LQ的电压水平相比，节点LQ的电压水平将被更快充电至逻辑“1”。由于操作电压VSS1提高，如图2B所图示，经过晶体管TP1和TN1的漏极至源极泄漏电流减小。

基于以上，执行操作S204b以调节操作电压VDD2，如图3B所图示，和/或调节操作电压VSS1，如图2B所图示。

执行操作S206b以提供调节的操作电压VDD2，如图3B所图示，和/或为图1中的晶体管TP2或TN1提供调节的操作电压VSS1，如图2B所图示。在一些实施例中，在存储单元120的节点LQ从逻辑“0”重写至逻辑“1”的写操作WR期间，如图2B所图示，执行操作S206ab提供调节的操作电压VSS1。在一些其他实施例中，在存储单元120的节点LQ从逻辑“0”重写至逻辑“1”的写操作WR期间，如图3B所图示，执行操作S206a以提供调节的操作电压VDD2。

在一些实施例中，公开的器件包含存储单元和写辅助电路。存储单元包括第一反相器以及和第一反相器交叉耦合的第二反相器。写辅助电路与存储单元耦合。在存储单元的写操作期间，写辅助电路经配置通过偏置电压差调节用于第一反相器或第二反相器的至少一操作电压的电压水平。

并且公开的方法包含以下操作。在存储单元的写操作期间，调节至少一操作电压的电压水平。在存储单元的写操作期间，该具有调节电压水平的至少一操作电压被提供至存储单元的第一反相器和第二反相器之一。

本发明还公开一种器件，其包含存储单元和写辅助电路。存储单元包含第一反相器以及和第二反相器。第二反相器与第一反相器交叉耦合。第一反相器包含第一P型晶体管和第一N型晶体管。第二反相器包含第二P型晶体管和第二N型晶体管。第一操作电压用于第一P型晶体管。第二操作电压用于第一N晶体管。第三操作电压用于第二P型晶体管。第四操作电压用于第二N型晶体管。写辅助电路与存储单元耦合。在存储单元的写操作期间，写辅助电路经配置调节第一操作电压、第二操作电压、第三操作电压和第四操作电压的至少一电压水平。

根据本发明的一个方面，提供一种器件，包括：存储单元，包括第一反相器和与第一反相器交叉耦合的第二反相器；以及与存储单元耦合的写辅助电路，并且在存储单元的写操作期间，写辅助电路经配置将提供给第一反相器或第二反相器的至少一个操作电压的电压水平调节偏置电压差。

根据本发明的一个实施例，第一操作电压提供给第一反相器，第二操作电压提供给第二反相器，并且在存储单元的写操作期间，写辅助电路经配置使第一操作电压和第二操作电压中的至少一个减小偏置电压差。

根据本发明的一个实施例，写辅助电路经配置在将第一数据写入第一反相器的输出节点和第二反相器的输入节点的写操作期间减小第一操作电压，并且写辅助电路经配置在将第二数据写入第一反相器的输出节点和第二反相器的输入节点的写操作期间减小第二操作电压。

根据本发明的一个实施例，第一操作电压提供给第一反相器，第二操作电压提供给第二反相器，并且在存储单元的写操作期间，写辅助电路经配置将第一操作电压和第二操作电压中的至少一个提高偏置电压差。

根据本发明的一个实施例，写辅助电路经配置在将第一数据写入第一反相器的输出节点和第二反相器的输入节点的写操作期间提高第二操作电压，并且写辅助电路经配置在将第二数据写入第一反相器的输出节点和第二反相器的输入节点的写操作期间提高第一操作电压。

根据本发明的一个实施例，第一操作电压信号提供给第一反相器，第二操作电压提供给第二反相器，并且在将第一数据写入第一反相器的输出节点和第二反相器的输入节点的写操作期间，写辅助电路经配置减小第一操作电压信号并且提高第二操作电压信号和第四操作电压信号。

根据本发明的一个实施例，第三操作电压信号提供给第一反相器，第四操作电压信号提供给第二反相器，并且在将第二数据写入第一反相器的输出节点和第二反相器的输入节点的写操作期间，写辅助电路经配置减小第四操作电压信号并且提高第三操作电压信号。

根据本发明的一个实施例，存储单元包括第一写晶体管和第二写晶体管，第一反相器的输出节点和第二反相器的输入节点通过第一写晶体管耦合至位线，第一反相器的输入节点和第二反相器的输出节点通过第二写晶体管耦合至互补位线。

根据本发明的一个实施例，偏置电压差约为参考电压的10％到30％。

根据本发明的一个实施例，偏置电压差小于第一反相器或第二反相器的晶体管的阈值电压。

根据本发明的另一方面，提供一种方法，包括：在存储单元的写操作期间，调节至少一个操作电压的电压水平；以及在存储单元的写操作期间，为存储单元的第一反相器和第二反相器提供具有经调节的电压水平的操作电压。

根据本发明的一个实施例，为第一反相器提供第一操作电压，为第二反相器提供第二操作电压，并且在存储单元的写操作期间，调节操作电压的电压水平包括：使第一操作电压或第二操作电压中的一个减小偏置电压差。

根据本发明的一个实施例，在将第一数据写入第一反相器的输出节点和第二反相器的输入节点的写操作期间，使第一操作电压减小偏置电压差，并且在将第二数据写入第一反相器的输出节点和第二反相器的输入节点的写操作期间，使第二操作电压减小偏置电压差。

根据本发明的一个实施例，为第一反相器提供第一操作电压，为第二反相器提供第二操作电压，在存储单元的写操作期间，调节操作电压的电压水平包括：将第一操作电压或第二操作电压中的一个提高偏置电压差。

根据本发明的一个实施例，在将第一数据写入第一反相器的输出节点和第二反相器的输入节点的写操作期间，将第二操作电压提高偏置电压差，并且在将第二数据写入第一反相器的输出节点和第二反相器的输入节点的写操作期间，将第一操作电压提高偏置电压差。

根据本发明的一个实施例，为第一反相器提供第一操作电压信号，为第二反相器提供第二操作电压信号，调节操作电压的电压水平包括：减小第一操作电压；以及提高第二操作电压。

根据本发明的一个实施例，为第一反相器提供第三操作电压信号，为第二反相器提供第四操作电压信号，调节操作电压的电压水平包括：减小第四操作电压；以及提高第三操作电压。

根据本发明的又一方面，提供一种器件，包括：存储单元，包括第一反相器和与第一反相器交叉耦合的第二反相器，第一反相器包括第一P型晶体管和第一N型晶体管，第二反相器包括第二P型晶体管和第二N型晶体管，第一操作电压提供至第一P型晶体管，第二操作电压提供至第一N型晶体管，第三操作电压提供至第二P型晶体管，并且第四操作电压提供至第二N型晶体管；以及耦合至存储单元的写辅助电路，并且在存储单元的写操作期间，写辅助电路经配置调节第一操作电压、第二操作电压、第三操作电压和第四操作电压中的至少一个电压水平。

根据本发明的一个实施例，写辅助电路经配置在将第一数据写入第一反相器的输出节点和第二反相器的输入节点的写操作期间，减小第一操作电压，并且写辅助电路经配置在将第二数据写入第一反相器的输出节点和第二反相器的输入节点的写操作期间，减小第三操作电压。

根据本发明的一个实施例，写辅助电路经配置在将第一数据写入第一反相器的输出节点和第二反相器的输入节点的写操作期间，提高第四操作电压，并且写辅助电路经配置在将第二数据写入第一反相器的输出节点和第二反相器的输入节点的写操作期间，提高第二操作电压。

上述内容概述了几个实施例的特征，从而使得本领域普通技术人员可更好地了解本公开的各方面。本领域普通技术人员应理解，其可以轻松地将本公开作为基础，用于设计或修改其他工艺或结构，从而达成与本文实施例所介绍的相同目的和/或实现相同的优点。本领域普通技术人员还应认识到，这种等效结构并不背离本公开的精神和范围，并且其可以进行各种更改、替换和变更而不背离本公开的精神和范围。

Claims (10)

1.一种电路器件，包括：

存储单元，包括第一反相器、与所述第一反相器交叉耦合的第二反相器、与所述第一反相器的输出节点耦合的第一写晶体管和与所述第二反相器的输出节点耦合的第二写晶体管，所述第一写晶体管和所述第二写晶体管由字符线信号控制；以及

与所述存储单元耦合的写辅助电路，接收参考电压，并且在所述存储单元的写操作期间向所述第一反相器的输出节点或所述第二反相器的输出节点写入数据的逻辑值，在所述写操作期间，在所述字符线信号控制所述第一写晶体管或所述第二写晶体管打开之前，所述写辅助电路经配置通过第一偏置电压差将提供给所述第一反相器的操作电压的电压水平减小或通过第二偏置电压差将提供给所述第二反相器的操作电压的电压水平提高，以朝向所述数据的逻辑值驱动所述第一反相器的输出节点或所述第二反相器的输出节点处的电压水平；

其中，所述第一偏置电压和所述第二偏置电压差的绝对值均小于所述第一反相器或所述第二反相器中的每个晶体管的阈值电压，使得所述第一偏置电压和所述第二偏置电压差不会导致所述第一反相器或所述第二反相器中的每个晶体管发生状态切换。

2.根据权利要求1所述的电路器件，其中，第一操作电压提供给所述第一反相器，第二操作电压提供给所述第二反相器，并且在所述存储单元的所述写操作期间，所述写辅助电路经配置使所述第一操作电压和所述第二操作电压中的至少一个减小所述第一偏置电压差。

3.根据权利要求2所述的电路器件，其中，所述写辅助电路经配置在将第一数据写入所述第一反相器的输出节点和所述第二反相器的输入节点的所述写操作期间减小所述第一操作电压，并且所述写辅助电路经配置在将第二数据写入所述第一反相器的所述输出节点和所述第二反相器的所述输入节点的所述写操作期间减小所述第二操作电压。

4.根据权利要求1所述的电路器件，其中，第一操作电压提供给所述第一反相器，第二操作电压提供给所述第二反相器，并且在所述存储单元的所述写操作期间，所述写辅助电路经配置将所述第一操作电压和所述第二操作电压中的至少一个提高所述第二偏置电压差。

5.根据权利要求4所述的电路器件，其中，所述写辅助电路经配置在将第一数据写入所述第一反相器的输出节点和所述第二反相器的输入节点的所述写操作期间提高所述第二操作电压，并且所述写辅助电路经配置在将第二数据写入所述第一反相器的所述输出节点和所述第二反相器的所述输入节点的所述写操作期间提高所述第一操作电压。

6.根据权利要求1所述的电路器件，其中，第一操作电压信号提供给所述第一反相器，第二操作电压信号提供给所述第二反相器，并且在将第一数据写入所述第一反相器的输出节点和所述第二反相器的输入节点的所述写操作期间，所述写辅助电路经配置减小所述第一操作电压信号并且提高所述第二操作电压信号。

7.根据权利要求1所述的电路器件，其中，第三操作电压信号提供给所述第一反相器，第四操作电压信号提供给所述第二反相器，并且在将第二数据写入所述第一反相器的输出节点和所述第二反相器的输入节点的所述写操作期间，所述写辅助电路经配置减小所述第四操作电压信号并且提高所述第三操作电压信号。

8.根据权利要求1所述的电路器件，其中，所述第一反相器的输出节点和所述第二反相器的输入节点通过所述第一写晶体管耦合至位线，所述第一反相器的输入节点和所述第二反相器的输出节点通过所述第二写晶体管耦合至互补位线。

9.一种电路器件的工作方法，包括：

在存储单元的写操作期间，调节至少一个操作电压的电压水平，其中，调节所述操作电压的所述电压水平包括减小了第一偏置电压差或提高了第二偏置电压差，所述存储单元包括第一反相器、与所述第一反相器交叉耦合的第二反相器、与所述第一反相器的输出节点耦合的第一写晶体管和与所述第二反相器的输出节点耦合的第二写晶体管，所述第一写晶体管和所述第二写晶体管由字符线信号控制；以及

在所述存储单元的所述写操作期间向所述第一反相器的输出节点或所述第二反相器的输出节点写入数据的逻辑值，在所述写操作期间，在所述字符线信号控制所述第一写晶体管或所述第二写晶体管打开之前，为所述第一反相器和所述第二反相器提供具有所述经调节的电压水平的所述操作电压，以朝向所述数据的逻辑值驱动所述第一反相器的输出节点或所述第二反相器的输出节点处的电压水平；

其中，所述第一偏置电压差和所述第二偏置电压差的绝对值均小于所述第一反相器或所述第二反相器中的每个晶体管的阈值电压，使得所述第一偏置电压和所述第二偏置电压差不会导致所述第一反相器或所述第二反相器中的每个晶体管发生状态切换。

10.一种电路器件，包括：

存储单元，包括第一反相器、与所述第一反相器交叉耦合的第二反相器以及与所述第一反相器的输出节点耦合的第一写晶体管和与所述第二反相器的输出节点耦合的第二写晶体管，所述第一写晶体管和所述第二写晶体管由字符线信号控制，所述第一反相器包括第一P型晶体管和第一N型晶体管，所述第二反相器包括第二P型晶体管和第二N型晶体管，第一操作电压提供至所述第一P型晶体管，第二操作电压提供至所述第一N型晶体管，第三操作电压提供至所述第二P型晶体管，并且第四操作电压提供至所述第二N型晶体管；以及

耦合至所述存储单元的写辅助电路，接收参考电压并且在所述存储单元向所述第一反相器的输出节点或所述第二反相器的输出节点写入数据的逻辑值的写操作期间，所述写辅助电路经配置在所述字符线信号控制所述第一写晶体管或所述第二写晶体管打开之前：

使得所述第一操作电压减小第一偏置电压差和/或所述第三操作电压增大第二偏置电压差；或

使得所述第二操作电压减小所述第一偏置电压差和/或所述第四操作电压增大所述第二偏置电压差，以朝向所述数据的逻辑值驱动所述第一反相器的输出节点或所述第二反相器的输出节点处的电压水平，

其中，所述第一偏置电压差和所述第二偏置电压差的绝对值均小于所述第一反相器或所述第二反相器中的每个晶体管的阈值电压，使得所述第一偏置电压和所述第二偏置电压差不会导致所述第一反相器或所述第二反相器中的每个晶体管发生状态切换。

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