JP2010272190A - 半導体記憶装置 - Google Patents

Abstract

【課題】マルチポートメモリでは、書き込みマージンを拡大するためにメモリセル電圧を下げるアシスト機能を使うと、書き込みと同時刻に読み出し動作が行われた場合に、読み出しポートを制御するゲート電圧が下がるためにアクセス時間が遅くなる問題があった。その結果、微細化に伴うセル面積縮小ができない課題があった。
【解決手段】一方の出力を他方の入力に互いに接続することでデータを記憶する第１及び第２のインバータ２０，３０と、第１のインバータ２０の入力と書き込みビット線ＷＢＬとを接続するＣＭＯＳスイッチ４０と、第１のインバータ２０の出力がゲートに接続された読み出し用ＭＯＳトランジスタ５１と、当該ＭＯＳトランジスタ５１を読み出し用ビット線ＲＢＬに接続するＭＯＳスイッチ５２とを備える。第１及び第２のインバータ２０，３０は大きさが互いに異なり、かつそれぞれ異なるソース電源に接続される。
【選択図】図１

Description

本発明は半導体記憶装置に関し、特に書き込みと読み出しとを同時に行う機能を有するマルチポートメモリに関するものである。

従来、書き込みと読み出しとを異なるビット線から実施することによってメモリセル電流を低減するように構成されたマルチポートメモリが知られている（例えば、特許文献１参照）。

特開昭６３−２０５８９０号公報（第３図）

上記従来のマルチポートメモリでは、１ポートメモリ、特に１ポートＳＲＡＭ（スタティックランダムアクセスメモリ）に見られるメモリセルの微細化トレンドを実現するために必要な、データ書き込み時にメモリセル電圧を下げることでメモリセルに書き込みやすくする書き込みアシスト機能を備えていないため、半導体プロセスの微細化が進んでも、１ポートＳＲＡＭメモリセルほど微細化トレンドにあわせてメモリセルを縮小できない課題があった。すなわち、書き込み用ビット線とつながるＮチャネル型ＭＯＳトランジスタの能力が書き込み動作を律速するため、当該Ｎチャネル型ＭＯＳトランジスタを大きくする必要があり、選択ワード線につながるアクセスしないメモリセルのデータ保持特性を改善するには、逆に当該Ｎチャネル型ＭＯＳトランジスタの能力を小さくするか、又はメモリセルを構成するインバータの能力を大きくするしかなく、その結果、メモリセルを縮小できない課題があった。

また、上記従来技術のメモリセルに書き込みアシスト機能を付加した場合には、読み出し動作時に、同時又は近い時間に書き込み動作を行う際、書き込み動作を行うためにソース電圧を下げたメモリセルと同じソース電源につながる別のメモリセルを読み出す場合に、読み出しポート側のＮチャネル型ＭＯＳトランジスタのゲート電圧が下がってしまうため、データを高速に読み出せない課題があった。

本発明は、上記課題を解決するものであって、マルチポートメモリであっても半導体プロセスの微細化に応じたメモリセル縮小を実現でき、かつ高速に読み出し動作を実現することを目的としている。

上記課題を解決するために、本発明に係る半導体記憶装置は、互いに異なる大きさを持ち、かつそれぞれ異なる電源に接続された第１及び第２の回路要素によりデータを記憶するように構成されたデータ保持回路と、前記データ保持回路とビット線とを繋ぐようにＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとで構成されたＣＭＯＳスイッチと、前記データ保持回路のデータを読み出す読み出し回路とを備えたことを特徴とする。これにより、データ書き込み時にデータ保持回路内の一方の回路要素の電源を制御することでアシスト機能を実現でき、かつデータ保持性能を決める２つの回路要素の能力比率をスレーブ側を小さく設定することで、データを書き込みやすくすることができる。

また、本発明に係る半導体記憶装置は、一方の出力を他方の入力に互いに接続することでデータを記憶する第１及び第２のインバータと、前記第１のインバータの入力と書き込みビット線とを接続する第１のＭＯＳスイッチと、前記第１のインバータの出力がゲートに接続された第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタを読み出し用ビット線に接続する第２のＭＯＳスイッチとを備え、第１のＭＯＳスイッチはＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとで構成されたＣＭＯＳスイッチであり、前記第１及び第２のインバータは大きさが互いに異なり、かつ前記第２のインバータを構成するＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタのソース電源は、前記第１のインバータを構成するＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタのソース電源と異なることを特徴とする。また、前記第１のＭＯＳトランジスタはＮチャネル型ＭＯＳトランジスタであることを特徴とする。また、前記第１のインバータよりも前記第２のインバータの方が大きいことを特徴とする。

これにより、データ書き込み時に第１及び第２のインバータの電源のうちの一方の電源を制御することでアシスト機能を実現でき、かつデータ保持性能を決める２つのインバータの能力比率をスレーブ側を小さく設定することで、データを書き込みやすくすることができる。また、データ読み出し時には、読み出しポート側につながる第１のＭＯＳトランジスタのゲート電圧が、書き込みアシスト機能に関わらず、電源電圧から下がることがないため高速な読み出し動作を実現できる。

また、前記第２のインバータのソース電源供給回路は、前記第１のＭＯＳスイッチにつながるビット線単位毎に配置されていることを特徴とする。これにより、非選択のメモリセルのデータ保持特性の悪化を防ぐことができる。

また、前記ソース電源供給回路から供給される２つの電圧は、電源電圧と接地電圧との間で抵抗比に依存した電圧であることを特徴とする。これにより、書き込みアシスト機能を有効にしている。

また、前記ソース電源供給回路は、書き込み制御信号によって活性化して前記電源電圧と前記接地電圧との間で抵抗比に依存した電圧を供給する機能を備え、非活性時には前記第２のインバータを構成するＰチャネル型ＭＯＳトランジスタのソースに前記電源電圧を、前記第２のインバータを構成するＮチャネル型ＭＯＳトランジスタのソースに前記接地電圧をそれぞれ供給することを特徴とする。これにより、書き込み動作時のみにアシスト機能を有効にすることで、書き込み時以外のデータ保持特性の悪化を防ぐことができる。

また、前記第１のＭＯＳトランジスタはＰチャネル型ＭＯＳトランジスタであることを特徴とする。これにより、第２のインバータの書き込みアシスト機能が大きすぎるために第１のインバータの出力電圧が接地電圧よりも高くなる、すなわち読み出しポート用のＰチャネル型ＭＯＳトランジスタのゲート電圧が接地電圧よりも高くなったとしても、当該Ｐチャネル型ＭＯＳトランジスタの閾値電圧を超えなければデータを誤読み出しすることがない。

また、前記第１のインバータの入力につながる書き込みビット線を電源電圧及び接地電圧とは異なる中間電圧にプリチャージするプリチャージ回路を更に備えたことを特徴とする。また、前記中間電圧は、電源電圧をＶＤＤとするとき、１／２ＶＤＤであることを特徴とする。これにより、ＣＭＯＳスイッチにつながる書き込みビット線からの影響によるデータ保持特性の悪化を防ぐことができ、特に選択ワード線につながるデータを書き換えないことでメモリセルのデータ保持特性の悪化を防ぐことができる。

本発明により、マルチポートメモリの半導体プロセスの微細化に応じたメモリセル縮小と、高速の又は安定した読み出し動作とを実現することができる。

本発明の第１の実施形態に係る半導体記憶装置のセル構成を示す回路図である。 本発明の第１の実施形態に係る半導体記憶装置の主要構成を示すブロック図である。 本発明の第１の実施形態に係る半導体記憶装置におけるインバータソース電源供給回路の具体例を示す回路図である。 本発明の第１の実施形態に係る半導体記憶装置の書き込み動作を示すタイミングチャートである。 本発明の第１の実施形態に係る半導体記憶装置の読み出し動作を示すタイミングチャートである。 本発明の第１の実施形態に係る半導体記憶装置におけるインバータソース電源供給回路の他の具体例を示す回路図である。 本発明の第１の実施形態に係る半導体記憶装置のレイアウト例を示す平面図である。 本発明の第２の実施形態に係る半導体記憶装置のセル構成を示す回路図である。 本発明の第３の実施形態に係る半導体記憶装置の回路図である。

以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態及び変形例において、他の実施形態及び変形例と同様の機能を有する構成要素については同一の符号を付して説明を省略する。

《第１の実施形態》
図１は、本発明の第１の実施形態に係る半導体記憶装置のセル構成を示している。図１に示す半導体記憶装置は、書き込みポートと読み出しポートとが互いに分離されたメモリセル１０を持つマルチポートＳＲＡＭである。メモリセル１０は、Ｐチャネル型ＭＯＳトランジスタ２１とＮチャネル型ＭＯＳトランジスタ２２とで構成された第１のインバータ２０と、Ｐチャネル型ＭＯＳトランジスタ３１とＮチャネル型ＭＯＳトランジスタ３２とで構成された第２のインバータ３０と、Ｐチャネル型ＭＯＳトランジスタ４１とＮチャネル型ＭＯＳトランジスタ４２とで構成されたＣＭＯＳスイッチ４０と、読み出し用Ｎチャネル型ＭＯＳトランジスタ５１とＮチャネル型ＭＯＳスイッチ５２とで構成された読み出し回路５０とを備えている。

第１及び第２のインバータ２０，３０は、一方の出力を他方の入力に互いに接続することでデータを記憶するように構成されている。そして、第１のインバータ２０よりも第２のインバータ３０の方が大きく形成され、かつ第１のインバータ２０を構成するＰチャネル型ＭＯＳトランジスタ２１のソースは電源電圧ＶＤＤに、第１のインバータ２０を構成するＮチャネル型ＭＯＳトランジスタ２２のソースは接地電圧ＶＳＳに、第２のインバータ３０を構成するＰチャネル型ＭＯＳトランジスタ３１のソースは電源ＶＤＤＭに、第２のインバータ３０を構成するＮチャネル型ＭＯＳトランジスタ３２のソースは電源ＶＳＳＭにそれぞれ接続されている。

ＷＢＬは書き込み用ビット線である。ＣＭＯＳスイッチ４０は、第１のインバータ２０の入力と書き込みビット線ＷＢＬとを接続するスイッチである。ＷＷＬはＣＭＯＳスイッチ４０のＮチャネル型ＭＯＳトランジスタ４２を制御するための書き込み用ワード線であり、ＮＷＷＬはＣＭＯＳスイッチ４０のＰチャネル型ＭＯＳトランジスタ４１を制御するための書き込み用ワード線である。

ＲＢＬは読み出し用ビット線である。第１のインバータ２０の出力は読み出し用Ｎチャネル型ＭＯＳトランジスタ５１のゲートに接続され、当該読み出し用Ｎチャネル型ＭＯＳトランジスタ５１のドレインはＮチャネル型ＭＯＳスイッチ５２を直列に介して読み出し用ビット線ＲＢＬに接続されている。ＲＷＬはＮチャネル型ＭＯＳスイッチ５２を制御するための読み出し用ワード線である。

図２は、本発明の第１の実施形態に係る半導体記憶装置の主要構成を示している。図２には、メモリセルアレイ１と、ロウデコーダ２と、インバータソース電源供給回路３とが示されている。メモリセルアレイ１は、各々図１の構成を持つ多数のメモリセル１０を行列状に配置してなるものである。インバータソース電源供給回路３は、第２のインバータ３０を構成するＰチャネル型ＭＯＳトランジスタ３１のソースに電源ＶＤＤＭを、第２のインバータ３０を構成するＮチャネル型ＭＯＳトランジスタ３２のソースに電源ＶＳＳＭをそれぞれ供給する回路であって、ＣＭＯＳスイッチ４０につながる書き込みビット線ＷＢＬの単位毎に配置されている。

図３は、本発明の第１の実施形態に係る半導体記憶装置におけるインバータソース電源供給回路３の具体例を示している。図３に示したインバータソース電源供給回路３は、インバータ回路６０と、Ｐチャネル型ＭＯＳトランジスタ６１，６３と、Ｎチャネル型ＭＯＳトランジスタ６２，６４と、抵抗素子６５，６６とで構成され、書き込み制御信号ＷＴＶＭによって活性化して、第２のインバータ３０のソース電源ＶＤＤＭ及びＶＳＳＭとして電源電圧ＶＤＤと接地電圧ＶＳＳとの間で抵抗比に依存した電圧を供給する機能を備え、非活性時にはＰチャネル型ＭＯＳトランジスタ３１のソース電圧を電源電圧ＶＤＤに、Ｎチャネル型ＭＯＳトランジスタ３２のソース電圧を接地電圧ＶＳＳにそれぞれ設定する機能を持つ。

次に、図４を参照して、書き込み動作に関して説明する。書き込み動作時には、時刻ｔ１でクロック信号ＣＬＫの立ち上がりに同期して外部からＷＲＩＴＥコマンドが入力されると、所望のアドレスに対応した書き込み用ワード線ＷＷＬ及びＮＷＷＬが活性化され、同時に書き込み用ビット線ＷＢＬからＣＭＯＳスイッチ４０を通じてデータが転送される。このとき、ＷＲＩＴＥコマンドから内部で生成される書き込み制御信号ＷＴＶＭが活性化することで、書き込みアシスト機能を実現するように、第２のインバータ３０のＰチャネル型ＭＯＳトランジスタ３１のソース電源ＶＤＤＭが電源電圧ＶＤＤから下がった電圧に、第２のインバータ３０のＮチャネル型ＭＯＳトランジスタ３２のソース電源ＶＳＳＭが接地電圧ＶＳＳから上がった電圧にそれぞれ変化する。ここで、書き込み用ビット線ＷＢＬに備えられたライトバッファ（不図示）が、ＣＭＯＳスイッチ４０の能力と第２のインバータ３０の能力とを縦列した能力を超えることによって、メモリセル１０で保持されていたデータを書き換える書き込み動作を実現する。なお、時刻ｔ２におけるクロック信号ＣＬＫの立ち下がり後に各信号が元の状態に復帰し、時刻ｔ３におけるクロック信号ＣＬＫの次の立ち上がりを待つ。

以上のように、書き込み動作時にトランジスタ３１，３２のソース電圧を制御することで第２のインバータ３０の能力を下げることができ、書き込み動作を容易にすることができる。通常、ＣＭＯＳスイッチ４０に使われるトランジスタ４１，４２のサイズよりも、第２のインバータ３０で使われるトランジスタ３１，３２のサイズの方が大きいため、上記制御による書き込み動作のアシスト機能は非常に有効である。また、第１のインバータ２０を第２のインバータ３０よりも小さくすることで、メモリセル１０のデータ保持能力を小さくすることができ、更に書き込み動作を容易にすることができる。その結果、書き込み動作を容易に実現するために、第２のインバータ３０の能力に応じて縦列につながったＣＭＯＳスイッチ４０の能力を上げることなく書き込み動作を実現できるため、ＣＭＯＳスイッチ４０を大きくする必要がなく、結果としてメモリセル面積の縮小を実現できる。また、ＣＭＯＳスイッチ４０の能力を上げずに書き込み動作を実現できることは、選択された書き込み用ワード線ＷＷＬ及びＮＷＷＬにつながる書き込みを行わないメモリセルのデータ保持特性を良好にできる効果もある。すなわち、ＣＭＯＳスイッチ４０の能力を大きくすれば、書き込み用ビット線ＷＢＬからの外乱に起因した誤動作を防ぐ効果がある。また、第２のインバータ３０がアシスト機能を実施している際に第１のインバータ２０は十分にデータを保持でき、かつ選択された書き込み用ワード線ＷＷＬ及びＮＷＷＬにつながる書き込みを行わないメモリセルのデータ保持特性を保証できるまで小さくすることができるため、メモリセル面積の縮小に更に貢献できる。

次に、図５を参照して、読み出し動作に関して説明する。読み出し動作時には、時刻ｔ１１でクロック信号ＣＬＫの立ち上がりに同期して外部からＲＥＡＤコマンドが入力されると、所望のアドレスに対応した読み出し用ワード線ＲＷＬが活性化され、読み出し用Ｎチャネル型ＭＯＳトランジスタ５１のゲート電圧、すなわち第１のインバータ２０の出力電圧に応じて当該出力電圧が‘１’レベルであれば、‘１’レベルにプリチャージされた読み出し用ビット線ＲＢＬに‘０’データを、出力電圧が‘０’レベルであれば読み出し用ビット線ＲＢＬに‘１’データをそれぞれ読み出す。なお、時刻ｔ１２におけるクロック信号ＣＬＫの立ち下がり後に読み出しワード線ＲＷＬの信号は元の状態に復帰し、時刻ｔ１３におけるクロック信号ＣＬＫの次の立ち上がりを待つ。

以上のように、読み出し回路５０は、保持データの電圧レベルだけを検知して読み出す構成のため、第１のインバータ２０が第２のインバータ３０より小さくても読み出し速度を劣化させることはない。読み出し回路５０が電圧レベルを検知してデータを読み出す回路であれば、どのような回路構成でも有効である。

次に、読み出し動作と書き込み動作とが同時又は近い時間に行われ、そのため同じビット線上のメモリセル１０に同時期にアクセスしているような場合、第２のインバータ３０のソース電圧をＶＤＤＭ及びＶＳＳＭに制御する書き込みアシストが行われる。ただし、書き込みアシストが行われているビット線上のメモリセル１０の読み出し動作においても、アシストの対象は第２のインバータ３０のみであって、第１のインバータ２０のソース電圧は電源電圧ＶＤＤ及び接地電圧ＶＳＳであるので、読み出し用Ｎチャネル型ＭＯＳトランジスタ５１のゲート電圧も電源電圧ＶＤＤ及び接地電圧ＶＳＳのいずれかの電圧とすることができ、特に‘１’レベルの読み出し速度を高速化できる。

また、書き込み用ビット線ＷＢＬと第１のインバータ２０の入力とを繋ぐスイッチをＣＭＯＳスイッチ４０とし、書き込み用ビット線ＷＢＬを相補型ではなく、‘１’レベル及び‘０’レベルを書き込むシングルビット線構成にするによって、書き込み動作時に従来技術では書き込み動作を容易にするために必要であった、第１のインバータ２０のソース電圧を制御するアシスト機能が必要でなくなり、その結果、読み出し動作時に読み出し用Ｎチャネル型ＭＯＳトランジスタ５１のゲート電圧を電源電圧ＶＤＤ又は接地電圧ＶＳＳにできるため、読み出し速度を高速化できる。

図６は、本発明の第１の実施形態に係る半導体記憶装置におけるインバータソース電源供給回路３の他の具体例を示している。図６に示したインバータソース電源供給回路３は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列接続された抵抗素子７１，７２，７３，７４を備え、その途中のノードから前記ソース電源ＶＤＤＭ及びＶＳＳＭを取り出すようにしている。これによって、第２のインバータ３０のソース電圧が逆バイアスとなり、インバータ能力を小さくすることができる。なお、図６では抵抗素子で構成しているが、ＭＯＳトランジスタで同様の機能を構成してもよい。

図７は、本発明の第１の実施形態に係る半導体記憶装置のレイアウト例を示している。図７のレイアウトに示すとおり、拡散層が５つのブロックで構成できるように、ＣＭＯＳスイッチ４０のＰチャネル型ＭＯＳトランジスタ４１を、第２のインバータ３０のＰチャネル型ＭＯＳトランジスタ３１の拡散層と同じ列に配置する等によって、メモリセル面積の縮小を実現できる。なお、拡散層が５つのブロックで構成できるようにレイアウト配置できれば、どのようなレイアウトでもよい。

なお、図２に示すように、第２のインバータ３０にソース電源ＶＤＤＭ及びＶＳＳＭを供給するインバータソース電源供給回路３は、書き込み用ビット線ＷＢＬの単位で配置される。これによって、書き込みを行うビット線単位でメモリセル１０のアシスト機能を制御できるため、書き込みを行わないメモリセルのデータ保持特性の劣化を最小単位にできる。また、インバータソース電源供給回路３は、ビット線を含むカラムアドレスでデコードできる単位で配置する、すなわち複数の読み出し用ビット線ＲＢＬの単位で同時に制御しても、データ保持特性の劣化単位が歩留まり等に影響がない範囲であれば、レイアウト面積の縮小に関しては有効である。

また、図３のインバータソース電源供給回路３によれば、書き込み動作時のみに必要なアシスト機能を実現することができ、それ以外は第２のインバータ３０の能力を最大限にすることでデータ保持能力を劣化させることがない。ただし、図３に示す回路例は一例であって、書き込み制御信号ＷＴＶＭによって、電源電圧ＶＤＤと接地電圧ＶＳＳとの間で抵抗比に依存した電圧を供給する機能を備え、それ以外はＰチャネル型ＭＯＳトランジスタ３１のソース電圧を電源電圧ＶＤＤに、Ｎチャネル型ＭＯＳトランジスタ３２のソース電圧を接地電圧ＶＳＳにそれぞれ設定する機能を備える回路構成であればよい。

また、本実施形態で示すマルチポートＳＲＡＭは書き込みポートと読み出しポートとを分離した構成になっているが、書き込みポートを書き込み及び読み出しポートとして使用する構成でもよい。

《第２の実施形態》
図８は、本発明の第２の実施形態に係る半導体記憶装置のセル構成を示している。図８に示したメモリセル１０は、図１の読み出し回路５０中のＮチャネル型ＭＯＳトランジスタ５１をＰチャネル型ＭＯＳトランジスタ５３に置き換えたものである。

第２の実施形態によれば、第１のインバータ２０のソース電圧が電源電圧ＶＤＤ及び接地電圧ＶＳＳであるので、読み出し用Ｐチャネル型ＭＯＳトランジスタ５３のゲート電圧も電源電圧ＶＤＤ又は接地電圧ＶＳＳのいずれかの電圧とすることができることに加えて、第２のインバータ３０のアシスト機能により第１のインバータ２０の出力レベルを十分にはＶＤＤ又はＶＳＳにできないような場合、すなわち第１のインバータ２０のＰチャネル型ＭＯＳトランジスタ２１とＮチャネル型ＭＯＳトランジスタ２２とが同時に活性化するような状態の場合においても、読み出し回路５０では、Ｐチャネル型ＭＯＳトランジスタ５３のしきい値電圧を越えるまで読み出し動作を行うことがなく、誤読み出しを防ぐことができる。特に電源電圧ＶＤＤが低くなった場合に有効である。

なお、図８のマルチポートＳＲＡＭのレイアウトも、第１の実施形態と同様、拡散層を５つのブロックで構成するのが有効である。

《第３の実施形態》
図９は、本発明の第３の実施形態に係る半導体記憶装置の構成を示している。図９に示した半導体記憶装置は、第１の実施形態のメモリセル１０にプリチャージ回路８０を付加したものである。プリチャージ回路８０は、電源電圧ＶＤＤ及び接地電圧ＶＳＳから抵抗比で作られた内部電圧ＶＭを書き込み用ビット線ＷＢＬのプリチャージ中間電圧として生成する書き込み用ビット線プリチャージ電源回路８２と、生成されたプリチャージ中間電圧ＶＭを書き込み用ビット線ＷＢＬに供給するＰチャネル型ＭＯＳトランジスタ８１とを備えている。

図９の半導体記憶装置では、書き込み動作が行われていない期間に、ビット線プリチャージ制御信号ＰＲＢＬがＬｏｗレベルになることで、電源電圧ＶＤＤと接地電圧ＶＳＳとの間の抵抗比で作られた内部電圧ＶＭに、書き込み用ビット線ＷＢＬをプリチャージすることができる。

このように、書き込み用ビット線ＷＢＬのプリチャージ電圧を電源電圧ＶＤＤとも接地電圧ＶＳＳとも異なり、かつその間で生成した内部電圧ＶＭにすることで、ＣＭＯＳスイッチ４０のため、書き込み用ビット線ＷＢＬがＶＤＤ電圧でもＶＳＳ電圧でもデータ保持特性を劣化させることから改善することができる。この書き込み用ビット線ＷＢＬのプリチャージ電圧は、ＣＭＯＳスイッチ４０のＰチャネル型ＭＯＳトランジスタ４１とＮチャネル型ＭＯＳトランジスタ４２との能力の比によって、例えばＰチャネル型ＭＯＳトランジスタ４１の能力の方が高い場合にはＬｏｗレベルに近い電圧に、その逆の場合にはＨｉｇｈレベルに近い電圧にそれぞれ調整することができる。なお、図示の書き込み用ビット線プリチャージ電源回路８２は抵抗素子で構成されているが、ＭＯＳトランジスタで構成してもよい。

また、書き込み用ビット線ＷＢＬのプリチャージ電圧を１／２ＶＤＤに設定することとしてもよい。これによって、データ保持特性を改善できるだけでなく、‘１’データと‘０’データとのビット線の書き込み速度を同じにすることができ、また書き込みビット線ＷＢＬの消費電流をリサイクルすることが可能なため低消費電力化できる。

なお、第２の実施形態のメモリセル１０に図９のプリチャージ回路８０を接続することも可能である。

本発明に係る半導体記憶装置は、マルチポートメモリであっても半導体プロセスの微細化に応じたメモリセル縮小を実現でき、かつ高速に読み出し動作を実現できるので、多数かつ多種類の仕様を持つメモリを搭載するシステムＬＳＩ等に有用である。

１ メモリセルアレイ
２ ロウデコーダ
３ インバータソース電源供給回路
１０ メモリセル
２０ 第１のインバータ
２１ Ｐチャネル型ＭＯＳトランジスタ
２２ Ｎチャネル型ＭＯＳトランジスタ
３０ 第２のインバータ
３１ Ｐチャネル型ＭＯＳトランジスタ
３２ Ｎチャネル型ＭＯＳトランジスタ
４０ ＣＭＯＳスイッチ
４１ Ｐチャネル型ＭＯＳトランジスタ
４２ Ｎチャネル型ＭＯＳトランジスタ
５０ 読み出し回路
５１ 読み出し用Ｎチャネル型ＭＯＳトランジスタ
５２ Ｎチャネル型ＭＯＳスイッチ
５３ 読み出し用Ｐチャネル型ＭＯＳトランジスタ
６０ インバータ回路
６１，６３ Ｐチャネル型ＭＯＳトランジスタ
６２，６４ Ｎチャネル型ＭＯＳトランジスタ
６５，６６ 抵抗素子
７１〜７４ 抵抗素子
８０ プリチャージ回路
８１ Ｐチャネル型ＭＯＳトランジスタ
８２ 書き込み用ビット線プリチャージ電源回路
ＣＬＫ クロック信号
ＮＷＷＬ 書き込み用ワード線
ＰＲＢＬ ビット線プリチャージ制御信号
ＲＢＬ 読み出し用ビット線
ＲＷＬ 読み出し用ワード線
ＶＤＤ 電源電圧
ＶＤＤＭ Ｐチャネル型ＭＯＳトランジスタソース電源
ＶＭ プリチャージ中間電圧
ＶＳＳ 接地電圧
ＶＳＳＭ Ｎチャネル型ＭＯＳトランジスタソース電源
ＷＢＬ 書き込み用ビット線
ＷＴＶＭ 書き込み制御信号
ＷＷＬ 書き込み用ワード線

Claims (10)

1. 互いに異なる大きさを持ち、かつそれぞれ異なる電源に接続された第１及び第２の回路要素によりデータを記憶するように構成されたデータ保持回路と、
   前記データ保持回路とビット線とを繋ぐようにＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとで構成されたＣＭＯＳスイッチと、
   前記データ保持回路のデータを読み出す読み出し回路とを備えたことを特徴とする半導体記憶装置。
2. 一方の出力を他方の入力に互いに接続することでデータを記憶する第１及び第２のインバータと、
   前記第１のインバータの入力と書き込みビット線とを接続する第１のＭＯＳスイッチと、
   前記第１のインバータの出力がゲートに接続された第１のＭＯＳトランジスタと、
   前記第１のＭＯＳトランジスタを読み出し用ビット線に接続する第２のＭＯＳスイッチとを備えた半導体記憶装置であって、
   第１のＭＯＳスイッチは、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとで構成されたＣＭＯＳスイッチであり、
   前記第１及び第２のインバータは大きさが互いに異なり、かつ前記第２のインバータを構成するＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタのソース電源は、前記第１のインバータを構成するＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタのソース電源と異なることを特徴とする半導体記憶装置。
3. 請求項２に記載の半導体記憶装置において、
   前記第１のＭＯＳトランジスタはＮチャネル型ＭＯＳトランジスタであることを特徴とする半導体記憶装置。
4. 請求項２に記載の半導体記憶装置において、
   前記第１のインバータよりも前記第２のインバータの方が大きいことを特徴とする半導体記憶装置。
5. 請求項２〜４のいずれか１項に記載の半導体記憶装置において、
   前記第２のインバータのソース電源供給回路は、前記第１のＭＯＳスイッチにつながるビット線単位毎に配置されていることを特徴とする半導体記憶装置。
6. 請求項５に記載の半導体記憶装置において、
   前記ソース電源供給回路から供給される２つの電圧は、電源電圧と接地電圧との間で抵抗比に依存した電圧であることを特徴とする半導体記憶装置。
7. 請求項６に記載の半導体記憶装置において、
   前記ソース電源供給回路は、書き込み制御信号によって活性化して前記電源電圧と前記接地電圧との間で抵抗比に依存した電圧を供給する機能を備え、非活性時には前記第２のインバータを構成するＰチャネル型ＭＯＳトランジスタのソースに前記電源電圧を、前記第２のインバータを構成するＮチャネル型ＭＯＳトランジスタのソースに前記接地電圧をそれぞれ供給することを特徴とする半導体記憶装置。
8. 請求項２に記載の半導体記憶装置において、
   前記第１のＭＯＳトランジスタはＰチャネル型ＭＯＳトランジスタであることを特徴とする半導体記憶装置。
9. 請求項２に記載の半導体記憶装置において、
   前記第１のインバータの入力につながる書き込みビット線を電源電圧及び接地電圧とは異なる中間電圧にプリチャージするプリチャージ回路を更に備えたことを特徴とする半導体記憶装置。
10. 請求項９に記載の半導体記憶装置において、
    前記中間電圧は、前記電源電圧をＶＤＤとするとき、１／２ＶＤＤであることを特徴とする半導体記憶装置。

Images