KR101579958B1 - 5-트랜지스터 ｓｒａｍ 셀 - Google Patents
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Abstract
개선된 크기 감소를 제공하기 위하여 SRAM 어레이의 일부로 만들어질 수 있는 5-트랜지스터 정적 랜덤-액세스-메모리(SRAM : static random-access-memory) 셀이 개시되어 있다. 셀은 2개의 상보적 트랜지스터들을 각각 갖는 2개의 교차-결합된 인버터들과, 비트 라인(BL) 및 워드 라인(WL)에 접속된 n-채널 트랜지스터 스위치를 포함한다. 인버터들 중의 하나의 인버터의 p-채널 소자는 전력 공급 장치에 접속되고, 다른 인버터의 p-채널 트랜지스터는 기록 비트 라인(WBL)에 결합된다. BL 및 WBL 상의 전압 레벨들을 변동시킴으로써, 인버터들 각각의 개별적인 n-채널 트랜지스터들의 바이어싱(biasing)은 셀에 기록될 데이터에 기초하여 변경될 수 있다. 다양한 바이어싱 시스템들이 제시되어, SRAM 셀 메모리 상태는 더 큰 트랜지스터 소자들이 셀 상태를 오버파워하는 것을 필요로 하지 않으면서 변경될 수 있다.
Description
본 발명은 정적 랜덤-액세스 메모리(SRAM : static random-access memory)에 관한 것으로, 더욱 구체적으로, 5-트랜지스터(five-transistor) SRAM 셀에 관한 것이다.
랜덤-액세스-메모리(RAM : random-access-memory) 셀은 단일 비트 값으로서 정보를 저장하는 반도체 메모리이다. 정적 랜덤-액세스-메모리(SRAM) 셀은 한 쌍의 교차-결합된(cross-coupled) 인버터(inverter)들로 형성되는 쌍안정 래칭 회로부(bistable latching circuitry)를 이용하여 비트 값을 저장하는 유형의 RAM 셀이다. 쌍안정 래칭 회로부는 4개의 트랜지스터들로 이루어지지만, 액세스 트랜지스터들이라고 알려진 추가적인 트랜지스터들은 SRAM 셀을 액세스하여 셀의 내용을 판독하고 데이터를 셀에 기록하기 위한 메모리 제어기를 위해 요구된다.
SRAM 셀들은 어레이(array)를 형성하기 위하여 함께 접속될 수 있다. 항상 축소되고 있는 최신 전자기기들의 세계에서는, 별개로 독립적으로 동작하는 SRAM 셀들에 비해, 더욱 대량의 SRAM이 더 작은 물리적 공간에서 제공될 수 있다는 점에서, SRAM 어레이들이 유익하다. SRAM 어레이는 그리드 패턴(grid pattern)으로 접속된 다수의 개별적인 SRAM 셀들을 이용하여 일반적으로 설계되고, 개별적인 SRAM 셀은 어드레싱 가능한 행렬(row and column) 시스템의 일부로서 액세스된다. 개별적인 SRAM 셀과 연관된 행 및 열의 어드레스가 주어진다면, 임의의 특정한 셀 값이 임의의 특정한 시간에 액세스될 수 있으므로, 메모리 제어기는 메모리 구동기 회로부와 함께 랜덤 방식으로 SRAM 어레이를 판독하고 및/또는 SRAM 어레이에 기록할 수 있다.
비트 값을 유지하기 위한 SRAM 셀의 능력으로 인해, 셀 비트 값을 변경하는 것은 액세스 트랜지스터들을 사용하여 래칭 회로부 트랜지스터들의 일부의 상태를 다른 것들에 비해 "오버파워(overpower)"하도록 의도된 다양한 프로세스들을 포함할 수 있다. 액세스 트랜지스터들을 오버파워 하기 위해 요구되는 추가적인 전력 처리는 크기에 있어서의 바람직하지 않은 증가로 귀착된다. 추가적인 액세스 트랜지스터들 및 증가된 액세스 트랜지스터 크기들은 SRAM 어레이의 물리적 크기의 더 이상의 감소에 제한을 둔다.
본 발명은 크기 감소의 개선을 위하여 SRAM 어레이의 일부로 만들어질 수 있는 5-트랜지스터 정적 랜덤-액세스-메모리(SRAM : static random-access-memory) 셀을 제공하는 것을 목적으로 한다.
일 측면에 따르면, 반도체 메모리는:
서로에 대해 교차-결합된(cross-coupled) 제 1 인버터 및 제 2 인버터;
상기 제 1 인버터의 입력에 결합된 액세스 스위치;
상기 액세스 스위치에 결합된 제 1 제어 라인; 및
상기 제 2 인버터에 결합된 제 2 제어 라인을 포함하고,
상기 제 1 인버터 및 상기 제 2 인버터는, 상기 제 1 제어 라인이 기준 전압을 초과하도록 구동되고 상기 제 2 제어 라인이 상기 기준 전압 미만으로 구동되는 것에 응답하여, 동일하지 않게 바이어싱(biasing)되도록 구성된다.
바람직하게는, 상기 액세스 스위치는 액세스 트랜지스터이다.
바람직하게는, 상기 제 1 인버터 및 상기 제 2 인버터의 둘 모두는 제 1 p-채널 트랜지스터 및 제 2 n-채널 트랜지스터를 포함한다.
바람직하게는, 상기 액세스 트랜지스터, 상기 제 1 p-채널 트랜지스터 및 상기 제 2 n-채널 트랜지스터는 금속 산화물 반도체 전계-효과 트랜지스터(MOSFET : metal oxide semiconductor field-effect transistor)들이다.
바람직하게는, 상기 기준 전압은 상기 반도체 메모리의 공급 전압이다.
바람직하게는, 상기 제 1 제어 라인은 비트 라인(BL : bit line)이고, 상기 제 2 제어 라인은 기록-비트 라인(WBL : write-bit line)이다.
바람직하게는, 상기 반도체 메모리는:
상기 액세스 트랜지스터에 결합된 제 3 제어 라인을 더 포함하고, 상기 제 3 제어 라인은 상기 액세스 트랜지스터의 전도 모드를 제어하도록 구성된 워드 라인(WL : word line)이다.
바람직하게는, 상기 제 1 인버터 또는 상기 제 2 인버터의 상기 제 1 p-채널 트랜지스터는 상기 WBL에 결합된다.
바람직하게는, 상기 BL은 상기 기준 전압을 초과하도록 구동되고, 상기 WBL은 기록 동작을 용이하게 하기 위하여 실질적으로 동시에 상기 기준 전압 미만으로 구동된다.
일 측면에 따르면, 반도체 메모리는:
서로에 대해 교차-결합된 제 1 인버터 및 제 2 인버터를 포함하는 반도체 메모리로서,
상기 제 1 인버터는 전력 공급 라인 및 제 1 n-채널 트랜지스터에 결합된 제 1 p-채널 트랜지스터를 가지고,
상기 제 2 인버터는 기록-비트 라인(WBL) 및 제 2 n-채널 트랜지스터에 결합된 제 2 p-채널 트랜지스터를 가지고,
상기 제 1 p-채널 트랜지스터 및 상기 제 1 n-채널 트랜지스터의 둘 모두는 액세스 트랜지스터에 결합되고, 상기 액세스 트랜지스터는 비트-라인(BL)에 결합된다.
바람직하게는, 상기 제 1 n-채널 트랜지스터 및 상기 제 2 n-채널 트랜지스터는, 상기 WBL이 상기 전력 공급 전압 미만으로 구동되고 상기 BL이 상기 전력 공급 전압을 초과하도록 구성되는 것에 응답하여, 동일하지 않게 바이어싱되도록 구성된다.
바람직하게는, 반도체 메모리는:
상기 액세스 트랜지스터에 결합된 제 3 제어 라인을 더 포함하고, 상기 제 3 제어 라인은 상기 트랜지스터의 전도 모드를 제어하도록 구성된 워드 라인(WL)이다.
바람직하게는, 상기 제 1 n-채널 트랜지스터, 상기 제 2 n-채널 트랜지스터, 상기 제 1 p-채널 트랜지스터, 상기 제 2 p-채널 트랜지스터, 및 상기 액세스 트랜지스터는 금속 산화물 반도체 전계-효과 트랜지스터(MOSFET : metal oxide semiconductor field-effect transistor)들이다.
바람직하게는, 상기 WBL은 상기 전력 공급 전압 미만으로 구동되고, 상기 BL은 기록 동작을 용이하게 하기 위하여 실질적으로 동시에 상기 전력 공급 전압을 초과하도록 구동된다.
일 측면에 따르면, 반도체 메모리는:
서로에 대해 교차-결합된 제 1 인버터 및 제 2 인버터;
복수의 제어 라인들을 갖는 제 1 포트;
복수의 제어 라인들을 갖는 제 2 포트를 포함하는 반도체 메모리로서,
상기 제 1 인버터는 상기 제 1 포트에 모두 결합된 제 1 p-채널 트랜지스터 및 제 1 n-채널 트랜지스터를 가지고,
상기 제 2 인버터는 상기 제 2 포트에 결합된 제 2 p-채널 트랜지스터 및 제 2 n-채널 트랜지스터를 가지고,
상기 제 1 n-채널 트랜지스터 및 상기 제 2 n-채널 트랜지스터는, 상기 제 1 포트와 연관된 상기 복수의 제어 라인들 중의 일부분이 상기 전력 공급 전압 미만으로 구동되고 상기 제 1 포트와 연관된 상기 복수의 제어 라인들 중의 일부분이 상기 전력 공급 전압을 초과하도록 구동되는 것에 응답하여, 동일하지 않게 바이어싱되도록 구성된다.
바람직하게는, 상기 복수의 제어 라인들은:
기록 비트 라인(WBL : write bit line);
비트 라인(BL : bit line); 및
워드 라인(WL : word line)을 포함한다.
바람직하게는, 상기 제 1 포트 및 상기 제 2 포트의 각각의 포트는:
대응하는 인버터에 결합된 액세스 트랜지스터를 더 포함하고, 상기 BL 및 WL은 상기 액세스 트랜지스터에 결합되고, 상기 WL은 상기 액세스 트랜지스터의 전도 모드를 제어하도록 구성된다.
바람직하게는, 상기 WBL은 상기 전력 고읍 전압 미만으로 구동되고 상기 BL은 기록 동작을 용이하게 하기 위하여 실질적으로 동시에 상기 전력 공급 전압을 초과하도록 구동된다.
바람직하게는, 상기 제 1 포트 및 상기 제 2 포트는 복수의 제어 라인들을 각각 갖는 복수의 포트들 중에 있고, 상기 WBL은 상기 복수의 포트들의 일부분 사이에서 공유된다.
바람직하게는, 상기 복수의 포트들은 복수의 장치들 중에서 상기 반도체 메모리에 대한 공유된 액세스를 가능하게 하도록 구성된다.
본 발명에 따르면, 크기 감소의 개선을 위하여 SRAM 어레이의 일부로 만들어질 수 있는 5-트랜지스터 정적 랜덤-액세스-메모리(SRAM : static random-access-memory) 셀을 구현할 수 있다.
도 1은 본 발명의 예시적인 실시예에 따라 메모리 모듈의 블록도를 예시한다.
도 2는 본 발명의 예시적인 실시예에 따라 5-트랜지스터 SRAM 셀의 개략도를 예시한다.
도 3a는 본 발명의 예시적인 실시예에 따라 5-트랜지스터 SRAM 셀로부터의 판독 동작들을 수행하기 위한 타이밍도(timing diagram)를 예시한다.
도 3b는 본 발명의 예시적인 실시예에 따라 5-트랜지스터 SRAM 셀로의 기록 동작들을 수행하기 위한 타이밍도를 예시한다.
도 4는 본 발명의 예시적인 실시예에 따라 5-트랜지스터 SRAM 셀들의 어레이의 개략도를 예시한다.
도 5는 본 발명의 예시적인 실시예에 따라 SRAM 셀의 정적 잡음 마진(SNM : static noise margin)의 그래픽 표현을 예시한다.
도 6은 본 발명의 예시적인 실시예에 따라 6-트랜지스터 2-포트 비트-셀의 개략도를 예시한다.
도 7은 본 발명의 예시적인 실시예에 따라 8-트랜지스터 4-포트 비트-셀의 개략도를 예시한다.
지금부터 본 발명에 대하여 첨부 도면들을 참조하여 설명될 것이다. 도면들에서, 동일한 참조 번호들은 동일하고, 기능적으로 유사하고, 및/또는 구조적으로 유사한 구성요소들을 일반적으로 표시한다. 구성요소가 처음 나타나는 도면은 참조 번호의 가장 좌측 숫자(들)에 의해 표시된다.
도 2는 본 발명의 예시적인 실시예에 따라 5-트랜지스터 SRAM 셀의 개략도를 예시한다.
도 3a는 본 발명의 예시적인 실시예에 따라 5-트랜지스터 SRAM 셀로부터의 판독 동작들을 수행하기 위한 타이밍도(timing diagram)를 예시한다.
도 3b는 본 발명의 예시적인 실시예에 따라 5-트랜지스터 SRAM 셀로의 기록 동작들을 수행하기 위한 타이밍도를 예시한다.
도 4는 본 발명의 예시적인 실시예에 따라 5-트랜지스터 SRAM 셀들의 어레이의 개략도를 예시한다.
도 5는 본 발명의 예시적인 실시예에 따라 SRAM 셀의 정적 잡음 마진(SNM : static noise margin)의 그래픽 표현을 예시한다.
도 6은 본 발명의 예시적인 실시예에 따라 6-트랜지스터 2-포트 비트-셀의 개략도를 예시한다.
도 7은 본 발명의 예시적인 실시예에 따라 8-트랜지스터 4-포트 비트-셀의 개략도를 예시한다.
지금부터 본 발명에 대하여 첨부 도면들을 참조하여 설명될 것이다. 도면들에서, 동일한 참조 번호들은 동일하고, 기능적으로 유사하고, 및/또는 구조적으로 유사한 구성요소들을 일반적으로 표시한다. 구성요소가 처음 나타나는 도면은 참조 번호의 가장 좌측 숫자(들)에 의해 표시된다.
다음의 상세한 설명은 본 발명과 일치하는 예시적인 실시예들을 예시하기 위하여 첨부한 도면들을 참조한다. "하나의 예시적인 실시예", "예시적인 실시예", "일 예의 예시적인 실시예" 등에 대한 상세한 설명에서의 참조들은 설명된 예시적인 실시예가 특정한 특징, 구조, 또는 특성을 포함할 수 있지만, 모든 예시적인 실시예가 반드시 특정한 특징, 구조, 또는 특성을 포함하지 않을 수도 있음을 나타낸다. 또한, 이러한 어구들은 반드시 동일한 예시적인 실시예를 참조하고 있는 것은 아니다. 또한, 특정한 특징, 구조, 또는 특성이 예시적인 실시예와 관련하여 설명될 때, 명시적으로 설명되어 있든지 그렇지 않든지, 다른 예시적인 실시예들과 관련하여 이러한 특징, 구조, 또는 특성을 달성하는 것은 관련 기술(들)의 당업자들의 지식 범위 내에 있다.
본 명세서에서 설명된 예시적인 실시예들은 예시적인 목적들을 위해 제공되고, 제한하는 것이 아니다. 다른 예시적인 실시예들이 가능하고, 본 발명의 사상 및 범위 내에서 예시적인 실시예들에 대한 수정들도 행해질 수 있다. 그러므로, 상세한 설명은 본 발명을 제한하기 위한 의도가 아니다. 오히려, 본 발명의 범위는 뒤따르는 청구항들 및 그 등가물들에 따라서만 정의된다.
본 발명의 실시예들은 하드웨어(hardware), 펌웨어(firmware), 소프트웨어(software), 또는 그 임의의 조합으로 구현될 수 있다. 또한, 본 발명의 실시예들은 하나 이상의 프로세서들에 의해 판독 및 실행될 수 있는 기계-판독가능 매체(machine-readable medium) 상에 저장된 명령어들로서 구현될 수 있다. 기계-판독가능 매체는 기계(예를 들어, 컴퓨팅 장치(computing device))에 의해 판독가능한 형태로 정보를 저장 및 송신하기 위한 임의의 메커니즘(mechanism)을 포함할 수 있다. 예를 들어, 기계-판독가능 매체는 판독전용 메모리(ROM : read only memory); 랜덤 액세스 메모리(RAM : random access memory); 자기 디스크 저장 매체; 광학적 저장 매체; 플래시 메모리(flash memory) 장치들; 전기, 광, 음향, 또는 다른 형태들의 전파된 신호(propagated signal)들(예를 들어, 반송파(carrier wave)들, 적외선 신호(infrared signal)들, 디지털 신호들, 등), 및 그 외의 것들을 포함할 수 있다. 또한, 펌웨어, 소프트웨어, 루틴(routine)들, 명령어들은 어떤 작동(action)들을 수행하는 것으로서 본 명세서에서 설명될 수 있다. 그러나, 이러한 설명들은 편의를 위한 것에 불과하고, 이러한 작동들은 실제로 펌웨어, 소프트웨어, 루틴들, 명령어들, 등을 실행하는 컴퓨팅 장치들, 프로세서들, 제어기들, 또는 다른 장치들로부터 발생한다는 것을 인식해야 한다.
예시적인 실시예들의 다음의 상세한 설명은, 다른 사람들이 관련 기술(들)의 당업자들의 지식을 응용함으로써, 본 발명의 사상 및 범위로부터 이탈하지 않으면서, 과도한 실험 없이, 이러한 예시적인 실시예들을 다양한 응용들을 위해 용이하게 수정 및/또는 개조할 수 있다는 본 발명의 일반적인 본질을 매우 충분히 드러낼 것이다. 그러므로, 이러한 개조들 및 수정들은 본 명세서에서 제시된 교시 내용 및 안내 사항에 기초하여 예시적인 실시예들의 복수의 등가물들 및 의미 내에 있도록 의도된 것이다. 본 명세서에서의 어법 또는 용어는 제한이 아니라 설명을 위한 것이므로, 본 명세서의 용어 또는 어법은 본 명세서에서의 교시 내용들을 고려하여 관련 기술(들)의 당업자들에 의해 해독될 수 있다는 것을 이해해야 한다.
달리 표시되지 않으면, 본 발명의 전반에 걸쳐 제공된 도면들은 축적을 조정한 도면들로서 해석되지 않아야 한다. 더욱 구체적으로, 타이밍도(timing diagram)들은 예시적인 실시예들의 더욱 양호한 설명을 제공하기 위하여 과장될 수 있고 및/또는 비연속적(non-continuous)일 수 있다. 이러한 과장들 및/또는 비연속성들은 예시적인 실시예들의 개념들을 더욱 명확하게 입증하기 위하여 축들, 단계들, 및/또는 개별적인 구성요소들 사이에서 더욱 변동될 수 있다.
로직 레벨들 및/또는 디폴트(default) 전압 상태들은 예시적인 목적들을 위해서만 제공된다. 당업자들은 액티브-로우(active-low) 또는 액티브-하이(active-high) 로직 방식(logic scheme)을 이용하여 트랜지스터들이 어써트(assert)되도록 로직 레벨들이 반전될 수 있다는 것을 인식할 것이다. 이와 유사하게, 적절한 로직 구현예를 수용하기 위하여, 디폴트, 풀-업(pull-up), 및/또는 풀-다운(pull-down) 전압 상태들이 수정될 수 있다. 하나의 상태로부터 또 다른 상태로의 데이터 라인들의 전이(transition)들은 이전의 상태가 디폴트, 표준, 정적(static), 및/또는 비변경(unchanging) 상태였다는 암시로서 해석되지 않아야 한다.
본 발명의 설명은 SRAM의 측면에서 설명될 수 있지만, 관련 기술(들)의 당업자들은 본 발명이 본 발명의 사상 및 범위로부터 이탈하지 않으면서 다른 유형들의 메모리에 적용될 수 있다는 것을 인식할 것이다. 예를 들어, 본 발명은 SRAM 메모리 제어기 및 SRAM 메모리 구동기들을 이용하여 설명될 수 있지만, 관련 기술(들)의 당업자들은 본 발명의 사상 및 범위로부터 이탈하지 않으면서, 이 SRAM 메모리 장치들의 기능들이 DRAM, 또는 비-휘발성 메모리와 같은 추가적인 유형들의 메모리를 이용하는 다른 메모리 장치들에 적용가능할 수 있다는 것을 인식할 것이다.
예시적인 메모리 인터페이스
도 1은 본 발명의 예시적인 실시예에 따라 메모리 모듈의 블록도를 예시한다. 메모리 모듈(100)은 메모리 제어기(102), 메모리 인터페이스(104), 및 메모리(106)를 포함한다. 메모리 제어기(102)는 예를 들어, 프로세서(processor), CPU, 응용 특정 집적 회로(ASIC : application specific integrated circuit), 또는 우선순위 제어기(priority controller)를 포함할 수 있다. 메모리 인터페이스(104)는 메모리(106)로 그리고 메모리(106)로부터 데이터를 어드레싱(addressing), 액세스, 기록, 및/또는 판독하도록 구성된, 예를 들어, 디코더 회로부(decoder circuitry), 메모리 구동기들, 버퍼들, 및/또는 래치(latch)들을 포함할 수 있다. 메모리 인터페이스(104)는 메모리 버스(101)를 통해 메모리 제어기(102)와 통신한다. 임의의, 일부의, 또는 모든 메모리 인터페이스(104)의 기능성은 메모리 제어기(102)로부터 메모리(106)의 직접 통신 및 제어를 용이하게 하기 위한, 예를 들어, 메모리 제어기(102)의 일부로서 해석될 수 있다.
메모리 인터페이스(104)는 제어 라인들(103)을 이용하여 메모리(106)와 인터페이스한다. 메모리 인터페이스(104)는 메모리 제어기(102)와의 통신들에 기초하여 제어 라인들(103)을 다양한 전압 레벨들로 구동할 수 있다. 메모리 제어기(102) 및/또는 메모리 인터페이스(104)는 임의의, 일부의, 또는 모든 제어 라인들(103)의 전압 레벨들을 서로에 대해 동적으로 변경할 수 있거나, 임의의, 일부의, 또는 모든 제어 라인들(103)을 임의의 시간 기간 동안에 정적인, 비변경된 값으로 유지할 수 있다. 제어 라인들(103) 상의 전압 레벨들의 상태는 메모리 제어기(102)가 메모리(106)로부터 데이터를 판독하고 메모리(106)에 데이터를 기록하도록 한다.
예시적인 5-트랜지스터
SRAM
셀
도 2는 본 발명의 예시적인 실시예에 따라 5-트랜지스터 반도체 SRAM 셀의 개략도를 예시한다. 5-트랜지스터 SRAM 셀(200)은 한 쌍의 교차-결합된 인버터들(202, 204)과, 단일 n-채널 액세스 트랜지스터(N2)에 의해 나타낸 액세스 스위치(access switch)로 형성된다. 개별적인 SRAM 셀(200)은 메모리(106)의 예시적인 실시예를 나타낼 수 있다. 인버터(202)는 입력 노드(Q) 및 출력 노드(QN)를 갖는, p-채널 트랜지스터(P0) 및 n-채널 트랜지스터(N0)를 포함한다. 인버터(204)는 입력 노드(QN) 및 출력 노드(Q)를 갖는 p-채널 트랜지스터(P1) 및 n-채널 트랜지스터(N1)를 포함한다. 액세스 트랜지스터(N2)는 노드(Q)의 전압 레벨에 의해 나타낸 데이터 비트를 판독하고 데이터 비트를 노드(Q)에 기록하기 위하여 노드(Q)에 대한 액세스를 제어한다. 도 2에 예시된 트랜지스터들은 MOSFET 트랜지스터들로서 나타내어져 있지만, 본 발명은 그렇게 제한되지 않는다는 것에 주목해야 한다. SRAM 셀(200)은 본 발명의 사상 및 범위로부터 이탈하지 않으면서 관련 기술(들)의 당업자들에게 명백할 다양한 유형들의 트랜지스터들 또는 임의의 다른 유형의 스위칭 장치를 이용하여 구현될 수 있다.
액세스 트랜지스터(N2)는 비트 라인(BL : bit line) 및 워드 라인(WL : word line)에 접속된다. 노드(Q)에서의 전압을 BL에 전달하여 Q 데이터 비트를 판독하거나, BL의 전압을 노드(Q)에 전달하여 Q 데이터 비트를 기록하기 위하여, 워드 라인이 어써트(assert)된다. 트랜지스터(P0)는 기록 동작을 수행하기 위하여 WL 및 BL과 함께 이용되는 기록 비트 라인(WBL : write bit line)에 접속된다. BL, WL, 및 WBL은 제어 라인들(103)의 예시적인 실시예를 나타낼 수 있다.
노드(Q)에서의 게이트 전압이 예를 들어, 로직 제로(logic zero)와 같이, 로우 전압(low voltage)일 때, 트랜지스터(P0)가 전도(conduct)됨으로써, 예를 들어, 드레인-소스(drain-source) 전류가 P0를 통해 흐르게 하기 위하여, WBL이 Vdd, 로직 1, 또는 Vdd로부터 이탈하는 값과 같이 충분히 하이 전압(high voltage)이면, WBL의 전압을 노드(QN)에 실질적으로 전달한다. 노드(QN)에서의 게이트 전압이 예를 들어, 로직 제로(logic zero)와 같이, 로우 전압일 때, 트랜지스터(P1)가 전도됨으로써, 전력 공급 전압(Vdd)을 노드(Q)에 실질적으로 전달한다. 포지티브 게이트 전압(positive gate voltage)(Q)이 게이트에 인가될 때, 트랜지스터(N0)가 전도됨으로써, 노드(QN)를 접지(로직 제로)로 방전(discharge)한다. 노드(QN)에서의 포지티브 게이트 전압이 게이트에 인가될 때, 트랜지스터(N1)가 전도됨으로써, 노드(Q)를 접지(로직 제로)로 방전한다.
액세스 트랜지스터(N2)는 노드(Q)에 접속되고, WL이 어써트될 때, 노드(Q) 전압이 BL에 전달되므로, Q 데이터 비트가 판독된다. WL이 어써트될 때, 액세스 트랜지스터(N2)가 전도되고, 데이터 비트를 기록하기 위하여 BL 전압을 노드(Q)에 전달한다. 예를 들어, 메모리 제어기(102)는 Q 데이터 비트를 판독할 때, 메모리 인터페이스(104)에 대한 입력으로서 BL을 구성할 수 있고, 메모리 제어기(102)가 Q 데이터 비트를 기록하고 있을 때에는 메모리 제어기(104)로부터의 출력으로서 BL을 구성할 수 있다. 메모리 인터페이스(104)는 예를 들어, 양방향 버퍼 회로(bidirectional buffer circuit)로서 구성될 수 있다.
WBL은 BL 및 WL과는 독립적으로 구동될 수 있다. 더욱 구체적으로, WBL은 판독 동작들을 위하여 실질적으로 정적인, 예를 들어, 로직 1과 같은 하이 전압 레벨(high voltage level)에서 유지될 수 있다. SRAM 셀(200)이 "유지(hold)" 상태에 있고, 이에 따라, 데이터가 SRAM 셀(200)로부터 판독되지 않거나 또는 SRAM 셀(200)에 기록되지 않을 때, WBL은 예를 들어, 로직 1과 같은 하이 전압 레벨에서 유지될 수도 있다. 또한, 메모리 제어기(102)가 기록 동작을 수행하고 있을 때, WBL은 예를 들어, 로직 1 또는 Vdd와 같은 하이 전압 레벨로부터 이탈하는 전압 레벨로 구동될 수 있다.
SRAM 셀(200), 메모리 제어기(102), 및/또는 메모리 인터페이스(104)는 단일 집적 회로(IC : integrated circuit), 반도체 다이(semiconductor die), 칩(chip)의 일부로서 구현될 수 있고, 및/또는 약간의 예를 들면, 인쇄 회로 기판(PCB : printed circuit board) 설계의 일부로서 집적될 수 있다. 또한, SRAM 셀(200), 메모리 제어기(102), 및/또는 메모리 인터페이스(104) 중의 임의의 것, 일부의 것, 또는 전부는 서로에 대해 별개의 및/또는 외부의 부품들로서 구현될 수 있다.
Q 및 QN 데이터 비트들은 디지털 값들로서 설명되어 있지만, 노드들(Q 및 QN)의 값들이 예를 들어, 상태 전이 도안에 로직 하이(logic high) 및 로직 로우(logic low) 값들 사이에서 변동할 그러한 과도 상태들이 존재할 수 있다는 것에 주목해야 한다. 노드들(Q 및/또는 QN)에서의 전압 레벨들은 전력 공급 Vdd(로직 하이) 및 접지(로직 로우)로부터 로직 레벨 전압들의 경계들 내부 및 외부의 전압 레벨들로 이탈할 수도 있다. 또한, SRAM 셀(200)은 디지털 메모리 저장 시스템이지만, WBL, BL, WL, 및/또는 Vdd의 전압 레벨들은 아날로그 값들일 수 있다. WBL, BL, WL, 및/또는 Vdd 중의 임의의 것, 일부의 것, 또는 전부는 변동될 수 있고, 펄스화될 수 있고, 점멸될 수 있고, 및/또는 일정하게 유지될 수 있다.
예시적인 판독 동작 타이밍도
도 3a는 본 발명의 예시적인 실시예에 따라 5-트랜지스터 SRAM 셀로부터의 판독 동작들을 수행하기 위한 타이밍도를 예시한다. 타이밍도(300)는 SRAM 셀(200)로부터의 판독 동작을 수행하기 위한 다양한 전압 레벨들의 타이밍을 예시한다. 도 2를 참조하면, WL, Q 데이터, 및 BL 전압 레벨들이 도시되어 있다. 판독 동작 동안에 SRAM 셀(200)의 상태에 영향을 주지 않기 위하여, WBL의 상태는 예를 들어, 로직 1과 같이, 실질적으로 일정한 값에서 유지될 수 있으므로, WBL 라인은 도 3a에 예시되지 않는다. 더욱 구체적으로, WBL의 전압이 트랜지스터(N1)의 임계 전압을 초과하여 유지되고, P0를 통해 흐르는 드레인-소스 전류의 결여로 인해 P0가 더 이상 전도되지 않을 정도로 충분히 낮은 레벨로 하강하지 않는 한, SRAM 셀(200)의 상태는 판독 동작 동안에 안정적으로 유지될 것이다. 하나의 예를 들면, 예를 들어, 로직 제로(logic zero)와 같은 로우 전압이 P0의 게이트에 제공될 때, 적절한 드레인-소스 전류가 P0에서 제공되도록, WBL은 메모리 제어기(102) 및/또는 메모리 인터페이스(104)에 의해 디폴트 전압 레벨로 설정될 수 있다.
데이터 판독 단계(302)는 제로(zero)의 Q 데이터 비트 로직 값을 갖는 SRAM 셀(200)에 대응하는 타이밍 및 전압 레벨들을 예시한다. 데이터 판독 단계(302)에서, BL 라인은 Vdd로 프리차지(precharge)되고, WL은 시간 주기 동안에 액세스 트랜지스터(N2)를 턴온(turn on)시키는 예를 들어, 로직 1과 같은, 하이 값(high value)으로 구동된다. 액세스 트랜지스터(N2)가 턴온되는 시간 프레임(time frame) 동안, BL은 도 3a에 표시된 바와 같이, BL에서의 프리차지된 전압의 근사화된 지수함수형 감쇠(exponential decay)에 의해 도 3a에 표시된 바와 같이, N2 및 N1을 통해 접지로 방전된다. 메모리 제어기(102)가 데이터 판독 단계를 완료한 후, BL은 다음 데이터 판독을 예상하여 Vdd로 프리차지된다. BL이 방전되는 짧은 시간 주기 동안에는, Q 값은 접지로 다시 떨어지기 전에, 프리차지된 BL 전압에 의해 도입되는 증가된 전압으로 인해 약간 증가한다.
"데이터 판독(data read)" 라인은 데이터 판독 단계(302) 동안에 메모리 제어기(102)에 의해 판독된 SRAM 셀(200)의 데이터 값을 나타낸다. BL 값은 접지에 결코 도달하지 않는 방식으로 방전할 수 있지만, 메모리 제어기(102) 및/또는 SRAM 셀(200)은 BL이 예를 들어, 로직 제로(logic zero)를 나타내는 임계값으로 적절하게 방전하도록 하기 위하여 충분한 시간을 제공하도록 구성될 수 있다. 추가적인 예를 들면, 감지 증폭기는 Q 데이터 비트 값 및 기준 값에서의 차이를 검출하기 위해 이용될 수 있고, 이에 따라, Q 데이터 비트 값을 검출하기 위한 메모리 제어기(102)의 능력을 촉구한다. 데이터 판독 동작은 로직 1(Vdd)로부터 로직 제로(GND)로의 "데이터 판독" 라인에서의 전이에 의해 표시된다.
데이터 판독 단계(304)는 1의 Q 로직 값을 갖는 SRAM 셀(200)에 대응하는 타이밍 및 전압 레벨들을 예시한다. 이 경우, WL은 다시 하이 값(high value)으로 구동되고, BL은 Vdd로 프리차지된다. 그러나, BL이 이미 Vdd로 충전되고 P1이 전도되므로, BL은 N2를 턴온(turn on)함으로써 도입되는 추가적인 임피던스(impedance)를 나타내는 약간 더 낮은 전압 레벨로 짧게 변동하여, P1 및 N2의 조합을 통해 Vdd에 의해 공급되는 전류를 일시적으로 감소시킨다. "데이터 판독" 라인은 로직 제로로부터 로직 1로의 전이에 의해 예시되는 바와 같이 1의 SRAM 셀(200) 값을 반영한다.
예시적인 기록 동작 타이밍도
도 3b는 본 발명의 예시적인 실시예에 따른 5-트랜지스터 SRAM 셀로의 기록 동작들을 수행하기 위한 타이밍도를 예시한다. 타이밍도(350)는 SRAM 셀(200)에 데이터를 기록하기 위하여 다양한 전압 레벨들의 타이밍을 예시한다. 도 2를 참조하면, WL, Q/QN 데이터, BL, 및 WBL 전압 레벨들이 도시되어 있다.
데이터 기록 단계(352)는 SRAM 셀(200)에 제로를 기록하는 메모리 제어기(102)에 대응하는 타이밍 및 전압 레벨들을 예시한다. 데이터 기록 단계(352) 동안에는, WL이 N2를 턴온하도록 구동된다. SRAM 셀(200)에 저장된 이전의 데이터 값이 1이라고 가정하면, 트랜지스터들(P1 및 N0)은 데이터 기록 단계(352) 전에 턴온되고, 트랜지스터들(P0 및 N1)은 데이터 기록 단계(352) 전에 턴오프(turn off)된다.
SRAM 셀(200)에 저장된 1의 로직 값을 제로의 로직 값으로 겹쳐쓰기(overwrite) 하기 위하여, WL을 어써트하면서, BL은 예를 들어, 로직 제로와 같은 로우 전압으로 구동된다. 로직 제로를 SRAM 셀(200)에 기록하기 위하여, 트랜지스터(N0)가 턴오프되고 트랜지스터(P0)가 턴온될 때까지, Q 노드에서의 값은 하강해야 한다. 그러므로, 데이터 기록 단계(352) 동안, 트랜지스터들(P1 및 N2)은 경쟁적으로, 트랜지스터(P1)가 전도될 때에는, Q 노드의 전압을 Vdd로 풀업(pull up)하고, 트랜지스터(N2)가 전도될 때에는, Q 노드의 전압을 BL 전압으로 풀다운(pull down)한다. n-채널 트랜지스터에서의 캐리어 이동도(carrier mobility)는 p-채널 트랜지스터의 캐리어 이동도보다 크므로, 트랜지스터(N0)가 턴오프될 때까지, 노드 Q에서의 전압이 하강할 것이다. 도 3b에 예시된 바와 같이, WBL의 전압이 예를 들어, 로직 1과 같은 충분히 하이 전압(high voltage)이면, P0가 턴온될 때, WBL 전압은 QN 노드로 전달될 것이고, N1을 턴온하고 Q 노드가 예를 들어, 로직 제로 또는 접지와 같은 로우 전압이 되게 할 것이다.
데이터 기록 단계(354)는 SRAM 셀(200)에 1을 기록하는 메모리 제어기(102)에 대응하는 타이밍 및 전압 레벨들을 예시한다. 데이터 기록 단계(354) 동안에는, WL은 N2를 턴온하도록 구동된다. SRAM 셀(200)에 저장된 이전의 데이터 값이 제로인 것으로 가정하면, 트랜지스터들(P0 및 N1)은 데이터 기록 단계(354) 전에 턴온되고, 트랜지스터들(P1 및 N0)은 데이터 기록 단계(354) 전에 턴오프된다.
SRAM 셀(200)에 저장된 제로의 로직 값을 1의 로직 값으로 겹쳐쓰기 하기 위하여, WL을 어써트하면서, BL은 예를 들어, 로직 1과 같은 하이 전압으로 구동된다. 로직 1을 SRAM 셀(200)에 기록하기 위하여, 트랜지스터(N0)가 턴온되고 트랜지스터(N1)가 턴오프될 때까지, Q 노드에서의 값은 증가해야 한다. 그러므로, 데이터 기록 단계(354) 동안에는, 트랜지스터들(N1 및 N2)은 경쟁적으로, 트랜지스터(N1)가 전도될 때에는, Q 노드의 전압을 접지로 풀다운하고, 트랜지스터(N2)가 전도될 때에는, Q 노드의 전압을 BL 전압으로 풀업한다. n-채널 트랜지스터들(N0 및 N1)의 둘 모두는 이 둘이 유사한 크기들을 가질 때, 대략 동일한 전류를 싱크(sink) 및 소스(source)할 수 있다. 하나의 n-채널 트랜지스터의 크기를 증가시키는 것은 SRAM 셀(200)의 전체 크기에 있어서의 증가를 초래하므로, 이것은 바람직하지 않다. 그러므로, 트랜지스터들(N0 및 N1)은 데이터 기록 단계(354)를 용이하게 하기 위하여 상이한 게이트-소스(gate-to-source) 전압들로 바이어스(bias)된다.
트랜지스터들(N0 및 N1)의 바이어싱(biasing)을 변동시키기 위하여, BL 및 WBL 전압 레벨들은 사전-기록(pre-write) 단계로서의 WL의 어써션(assertion) 이전에 Vdd로부터 이탈하는 상이한 전압 레벨들로 구동된다. BL은 Vdd를 전압(Vu)만큼 초과하는 전압 레벨로 구동된다. WL이 데이터 기록 단계(354)에서 어써트될 때, 증가된 BL 전압 레벨(Vdd+Vu)은 트랜지스터(N0)의 게이트에서 제공된다. 트랜지스터(N0)에서의 게이트-소스 전압의 이러한 증가는 트랜지스터(N0)의 바이어싱을 강화시킨다.
또한, 전압(Vu)은 데이터가 SRAM 셀(200)에 기록될 수 있는 속도를 제어하여, 더 높은 전압 레벨(Vdd+Vu)을 갖는 더 빠른 기록 단계(354)를 사용하여 셀에서의 데이터의 상태가 변경되도록 한다. 전압(Vu)은 0 볼트(volt)로부터, SRAM 셀(200)의 트랜지스터 사양의 함수인 전압 제한까지 변동될 수 있다. 더욱 구체적으로, 전압(Vdd+Vu)은 SRAM 셀(200)에서의 트랜지스터들의 최대 전압 처리 능력들에 의해 부과되는 상한(upper limit)을 가진다.
BL 전압 레벨에서의 증가와 함께, WBL 전압 레벨은 WL의 어써션 이전에 또한 감소된다. Q 노드가 제로일 때, 트랜지스터(P)는 턴온되므로, 감소된 전압 레벨(Vdd-V1)은 트랜지스터(N1)의 게이트에서 제공되고, 트랜지스터(N1)의 바이어싱을 약화시킨다. 전압(V1)은 노드(QN)에서의 전압에 영향을 주는 트랜지스터(P1)의 크기의 함수이다. 다시 말해서, 전압(Vdd-V1)은 트랜지스터(N1)를 턴온하기 위해 요구되는 임계 전압인 하한(lower limit)을 가진다. 그러므로, WL이 어써트될 때, 트랜지스터들(N0 및 N1)은 유익하게도 동일하지 않게 바이어싱되어, 더욱 강하게 바이어싱된 트랜지스터(N0)가 더욱 용이하게 접지에 전도되도록 하고 QN 노드를 제로가 되게 한다. QN 노드가 제로로 될 때, 트랜지스터(P1)는 전도되고, SRAM 셀은 1로 설정된 Q로 안정화한다.
예시적인 5-트랜지스터
SRAM
셀 어레이
도 4는 본 발명의 예시적인 실시예에 따라 5-트랜지스터 SRAM 셀들의 어레이(array)의 개략도를 예시한다. SRAM 셀 어레이(400)는 408.1 내지 408.k로서 나타낸 개별적인 SRAM 셀들(408)의 접속된 그리드 패턴(grid pattern)을 포함하고, k는 SRAM 셀 어레이(400)에서의 SRAM 셀들의 수를 나타낸다. 개별적인 SRAM 셀들(408.1 내지 408.k)은 SRAM 셀(200)의 예시적인 실시예를 각각 나타낼 수 있다. 도 4는 SRAM 셀 어레이(400)를 SRAM 셀들(408.k)의 3x3 어레이로서 예시하지만, SRAM 셀 어레이(400)의 실제적인 실현은 통상적으로 도 4에 나타낸 9-비트 용량보다 큰 자릿수(order of magnitude)들일 것이다.
SRAM 셀 어레이(400)의 SRAM 셀들(408.1 내지 408.k) 각각은 공통 워드 라인(WL : word line)(402.1 내지 402.i)과, 공통 비트 라인(BL : bit line)(404.1 내지 404.n) 및 공통 기록 비트 라인(WBL : write bit line)(406.1 내지 406.n)에도 접속된다. 워드 라인들(402.1 내지 402.i)은 접속점(connection point)(410)에 의해 표시된 바와 같이 행(row)을 공유하는 SRAM 셀들(408.1 내지 408.k)을 접속한다. 주어진 SRAM 셀 어레이(400)에 대한 워드 라인들의 총 수는 WL0 내지 WLi에 의해 나타내어지고, i는 SRAM 셀 어레이(400)에서의 행들의 수를 나타낸다. 이와 유사하게, 비트 라인들(404.1 내지 404.n)은 접속점(412)에 의해 표시된 바와 같이 전체 열(column)을 공유하는 SRAM 셀들(408.1 내지 408.k)을 접속하고, 기록 비트 라인들(406.1 내지 406.n)은 또한 접속점(414)에 의해 표시된 바와 같이 전체 열을 공유하는 SRAM 셀들(408.1 내지 408.k)을 접속한다. 주어진 SRAM 셀 어레이(400)에 대한 비트 라인들 및 기록 비트 라인들의 총 수는 BL0 및 WBL0 내지 BLn 및 WBLn에 의해 나타내어지고, n은 SRAM 셀 어레이(400)에서의 열들의 수를 나타낸다. 워드 라인들(402.1 내지 402.i), 비트 라인들(404.1 내지 404.n), 및 기록 비트 라인들(408.1 내지 408.k)은 SRAM 셀 어레이(400)의 각각의 행들 및 열들을 접속하기 위하여 서로 교차하지만, 워드 라인들(402.1 내지 402.i), 비트 라인들(404.1 내지 404.n), 및 기록 비트 라인들(406.1 내지 406.n)은 도 4의 파선들에 의해 표시된 바와 같이 서로 접속하지 않는다.
SRAM 셀 어레이(400)의 특정한 SRAM 셀(408)을 액세스하기 위하여, 메모리 제어기(102) 및/또는 메모리 인터페이스(104)는 SRAM 셀(408)의 어드레스에 대응하는 특정 SRAM 셀(408)을 액세스하도록 구성될 수 있다. 예를 들면, 메모리 제어기(102)는 WL1, BL1, 및 WBL1을 그에 따라 구동함으로써 중심 SRAM 셀(408)을 액세스할 수 있다. 더욱 구체적으로, 메모리 제어기(102)는 희망하는 판독 또는 기록 기능과 연관된 도 3a 내지 도 3bdp 따라 WL1, BL1, 및/또는 WBL1 라인들을 구동할 수 있다.
중심 SRAM 셀(408)을 판독하기 위하여, WBL1 라인은 예를 들어, 로직 1과 같은 하이 전압 레벨을 유지할 수 있는데, 이것은 SRAM 셀 어레이(400)에서의 셀들 중의 임의의 것의 상태에 영향을 주지 않기 때문이다. 그 다음으로, BL1 라인은 예를 들어, 로직 1과 같은 하이 전압 레벨로 프리차지되고, WL1 라인은 중심 SRAM 셀(408)에서 데이터를 판독하도록 구동된다.
중심 SRAM 셀(408)에 기록하기 위하여, WL1, BL1, 및 WBL1 라인들은 도 3b에 따라 구동된다. 단일 SRAM 셀(408)에 기록하는 것은 SRAM 셀 어레이(400)에서의 다른 SRAM 셀들(408)의 상태에 영향을 주지 않는다. 제로의 저장된 값을 갖는 중심 SRAM 셀(408)에 로직 1이 기록되어야 할 때, BL1 라인은 Vdd+Vu로 증가되고, WBL1 라인은 Vdd-V1로 감소된다. 도 2를 다시 참조하면, WBL1의 전압이 노드(QN)를트랜지스터(N1)의 임계 전압을 초과하여 유지하고 전도하기 위하여 P1을 위한 충분히 낮은 레벨로 하강하지 않는 한, SRAM 셀 어레이(400)의 SRAM 셀들(408)은 변경되지 않는 상태로 유지될 것이다. 또한, WL1이 어써트될 때, BL1 상의 전압은 SRAM 셀(408)에 전달되기만 하므로, BL1 상의 전압을 증가시키는 것은 다른 셀들(408)에 영향을 주지 않는다.
예시적인 정적 잡음 마진 도면
도 5는 본 발명의 예시적인 실시예에 따라 SRAM 셀의 정적 잡음 마진(SNM : static noise margin)의 그래픽 표현을 예시한다. SNM은 SRAM 셀(200)이 Q 및 QN "플립(flip)"에서의 전압들의 유지 상태, 또는 변경 상태들 전에 노드들(Q 및 QN)에서 견딜 수 있는 전압 잡음량의 척도(measure)이다. SNM 그래프(500)는 SRAM 셀(200)의 인버터(inverter)에 각각 대응하는 전압 전달 곡선들의 2개의 세트(set)들을 예시한다. 전압 전달 곡선(501.1)은 인버터(202)의 전압 전달 곡선에 대응하고, 전압 전달 곡선(501.2)은 인버터(204)의 전압 전달 곡선에 대응한다. 더욱 구체적으로, 전압 전달 곡선(501.1)은 노드(Q)의 입력 전압을 변동시킴으로써 노드(QN)의 출력 전압을 표시한다. 이와 마찬가지로, 전압 전달 곡선(501.2)은 노드(QN)의 입력 전압을 변동시킴으로써 노드(Q)의 출력 전압을 표시한다.
예를 들어, 노드(QN)의 전압이 초기에 제로이고 노드(Q)의 전압이 Vdd라고 가정하면, 노드(Q)의 전압이 전이점(transition point)(503)에 의해 표시된 바와 같이, N0을 턴오프하고 P0을 턴온하기에 충분하게 감소될 때까지, 노드(QN)의 전압은 제로로 유지될 것이다. N0이 턴오프되고 P0이 턴온될 때, 노드(QN)의 전압은 전달 곡선(501.1)을 따른다. 이와 유사하게, 노드(Q)의 전압이 초기에 Vdd이고 노드(QN)의 전압이 제로라고 가정하면, 노드(QN)의 전압이 P1을 턴오프하고 N1을 턴온하기에 충분하게 증가할 때까지, 노드(Q)의 전압은 Vdd로 유지될 것이다. P1이 턴오프되고 N1이 턴온될 때, 노드(Q)의 전압은 전달 곡선(501.2)을 따른다.
SNM은 SNM 박스(506)의 모서리들을 접속하는 대각선의 길이에 의해 도 5에서 계량화(quantify)된다. 도 4를 다시 참조하면, 예를 들어, 로직 1과 같은 하이 전압 레벨이 중심 SRAM 셀(408)에 기록될 때, SNM 박스(506)는 어레이(400)에서 동일한 열을 공유하는 다른 셀들의 SNM을 나타낸다. 더욱 구체적으로, 예를 들어, 로직 1과 같은 하이 전압 레벨이 중심 SRAM 셀(408)에 기록되는 경우, BL1 및 WBL1을 공유하지만 기록되고 있지는 않은 모든 셀들(408)은 기록 단계(354)가 이루어지는 동안에 SNM 박스(506)에 의해 표시된 SNM을 나타낼 것이다.
예를 들어, 로직 1과 같은 하이 전압(high voltage)을 중심 SRAM 셀(408)의 노드(Q)에 기록할 때, WBL1은 예를 들어, Vdd-V1과 같은 Vdd보다 작은 전압으로 구동되고, BL1은 예를 들어, Vdd+Vu와 같은 Vdd보다 높은 전압으로 구동된다. 그러므로, WBL1 및 BL1에 접속되는 SRAM 셀들(408)의 각각의 인버터에는 그 대응하는 P0 및 P1 트랜지스터들에서의 동일하지 않은 전압이 공급되므로, 전달 곡선들(501.1 및 501.2)은 기록되고 있지 않은 그러한 셀들(408)에 대한 로직 1 기록 동작 동안에 어긋나게 된다. 더욱 구체적으로, 전달 곡선(501.1)은 로직 1 기록 동작 동안에는 전달 곡선(502.1)으로서 굵게 예시되어 있고, 전압에 있어서의 감소(504)를 나타내는 전압(Vdd-V1)만큼 전달 곡선(501.1)으로부터 시프트(shift)된다. 또한, 전달 곡선(501.2)은 로직 1 기록 동작 동안에는 전달 곡선(502.2)으로서 굵게 예시되어 있고, 전압에 있어서의 증가(505)에 의해 나타내어진 Vdd+Vu만큼 시프트된다.
예시적인 6-트랜지스터 2-포트
SRAM
셀
도 6은 본 발명의 예시적인 실시예에 따라 6-트랜지스터 2-포트 SRAM 셀의 개략도를 예시한다. 2-포트 SRAM 셀(600)은 SRAM 셀(200)과 유사한 구조를 가지고, 트랜지스터들(P0, P1, N0, 및 N1)은 노드들(Q 및 QN)에서 비트 값을 저장하며, P0 및 P1은 기록 비트 라인(WBL0 및 WBL1)에 각각 접속된다. 또한, 2-포트 SRAM 셀(600)은 각각의 비트 라인(BL0, BL1) 및 워드 라인(WL0 및 WL1)에 각각 접속되는 2개의 n-채널 액세스 트랜지스터들(N2 및 N3)을 가진다. 또한, 2-포트 SRAM 셀(600)은 SRAM 셀 어레이(400)에 비해 어레이의 셀당 2배만큼 많은 워드 라인들, 비트 라인들 및 기록 비트 라인들을 갖는 어레이로 배치될 수 있다.
2-포트 SRAM 셀(600)은 2개의 별개의 메모리 제어기들, CPU들, 및/또는 SRAM 자원(resource)들을 필요로 하는 다른 장치들이 Q 및 QN 데이터 비트들을 독립적으로 또는 동시에 액세스하도록 한다. 2개의 장치들 사이에서 공유되는 비트 값들은 서로의 보수(complement)들이지만, 이것은 포트들의 레이아웃(layout)에 배정된 번호부여 방식의 지식과 추가적인 회로부로 보상될 수 있다. 예를 들어, 모든 홀수 포트들은 QN으로부터 Q를 복구하기 위하여 반전될 수 있다.
2-포트 SRAM 셀(600)의 2개의 포트들은 포트 0 및 포트 1로 식별될 수 있다. 포트 0은 P0, N0, N1, 및 N2와 연관된다. 포트 1은 P1, N0, N1, 및 N3과 연관된다. 판독 동작 동안에는, WBL0 및 WBL1 라인들이 이용되지 않고 하이 전압 레벨에서 유지된다. 다음으로, 포트 0 및 포트 1은 도 3a에 예시된 바와 같이, SRAM 셀(200)에 대한 판독 동작들과 연관된 타이밍도에 따라, Q 및 QN을 각각 액세스할 수 있다. BL0 및 BL1은 데이터 노드들(Q 및 QN)을 분리하기 위하여 접속되므로, 동시 판독 동작들을 수행할 때, 프리차지된 BL 값들은 2-포트 SRAM 셀(600)의 상태에 영향을 주지 않을 것이다.
기록 동작 동안에는, 포트 0 및 포트 1은 예를 들어, 우선순위 메모리 제어기를 이용하여, 도 3b에 예시된 바와 같이 데이터를 2-포트 SRAM 셀(600)에 별도로 기록할 수 있다. 포트 0이 1을 2-포트 SRAM 셀(600)에 기록할 때, BL0 전압의 부스팅(boosting) 및 WBL0 전압에서의 감소로 인해, N0가 N1보다 더욱 강하게 바이어싱될 것이다. 이와 마찬가지로, 포트 1이 1을 2-포트 SRAM 셀(600)에 기록할 때, N1은 N0보다 더욱 강하게 바이어싱될 것이다.
2개의 포트들(P0 및 P1) 중의 하나만 임의의 주어진 시간에 데이터를 2-포트 SRAM 셀(600)에 기록할 수 있지만, Q 및 QN 데이터의 상보적 성질(complementary nature)을 이용함으로써 기록 속도 성능이 증가될 수 있다. 다시 말해서, 대부분의 경우들에 있어서, N2 및 N3을 동일하지 않게 바이어싱하기 위하여 요구되는 추가적인 충전으로 인하여, 1을 기록하는 것보다 제로를 2-포트 SRAM 셀(600)에 기록하는 것이 더 신속할 것이다. 도 3b에 예시된 바와 같이, 제로 또는 1을 SRAM 셀(200)에 기록하기 위해 포함되는 단계들은 포트 0 및 포트 1 모두에 적용되지만, 1을 2-포트 SRAM 셀(600)의 Q 노드에 기록하는 포트 0은 제로를 2-포트 SRAM 셀(600)의 QN 모드에 기록하는 포트 1과 동등하다. 2-포트 SRAM 셀(600)에 대한 액세스를 공유하는 장치들은 기록될 데이터를 서로 통신함으로써 이 관계를 활용하도록 구성될 수 있다. 기록 시간의 속도를 높이기 위하여, 1 기록 단계들의 일부 또는 전부는 반대 포트에서의 상보적 제로 기록 단계들과 대체될 수 있다.
예시적인 8-트랜지스터 4-포트
SRAM
셀
도 7은 본 발명의 예시적인 실시예에 따라 8-트랜지스터 4-포트 비트-셀의 개략도를 예시한다. 4-포트 SRAM 셀(700)은 2-포트 SRAM 셀(600)과 유사한 구조를 가지고, 트랜지스터들(P0, P1, N0, 및 N1)은 노드들(Q 및 QN)에서 데이터 비트들을 저장하며, P0 및 P1은 기록 비트 라인(WBL0-1 및 WBL2-3)에 각각 접속된다. 또한, 4-포트 SRAM 셀(700)은 각각의 비트 라인(BL0, BL1) 및 워드 라인(WL0 및 WL1)에 각각 접속된 4개의 n-채널 액세스 트랜지스터들(Np0, Np1, Np2, 및 Np3)을 가진다. 또한, 4-포트 SRAM 셀(700)은 SRAM 셀 어레이(400)에 비해 어레이의 셀당 2배만큼 많은 기록 비트 라인들 및 4배만큼 많은 워드 라인들 및 비트 라인들을 갖는 어레이로 배치될 수 있다.
4-포트 SRAM 셀(700)은 4개의 별도의 메모리 제어기들, CPU들, 및/또는 SRAM 자원들을 필요로 하는 다른 장치들이 2-포트 SRAM 셀(600)과 유사한 방식으로 독립적으로 또는 동시에 저장된 비트 값들(Q 및 QN)을 액세스하도록 한다.
4-포트 SRAM 셀(700)의 4개의 포트들은 포트 0, 포트 1, 포트 2, 및 포트 3으로서 식별될 수 있다. 포트들 0-1은 P0, N0, N1, Np1, 및 Np2와 연관된다. 포트들 2-3은 P1, N0, N1, Np2, 및 Np3과 연관된다. 기록 비트 라인들(WBL 0-1 및 WBL 2-3)은 포트들 0-1 및 포트들 2-3 사이에서 각각 공유된다. 판독 동작 동안에는, WBL 0-1 및 WBL 2-3 라인들이 이용되지 않고, 예를 들어, 로직 1과 같은 하이 전압 레벨에서 유지된다. 다음으로, 포트들 0-3은 동시에 또는 독립적으로, 도 3a에 예시된 바와 같이 SRAM 셀(200)에 대한 판독 동작들과 연관된 타이밍도에 따라, Q 및 QN을 각각 액세스할 수 있다. 모든 포트들 0-3이 4-포트 SRAM 셀(700)을 동시에 액세스하고 있을 때, BL0 내지 BL3은 예를 들어, 로직 1과 같은 하이 전압으로 모두 프리차지되고, BL0 및 BL1은 Q 노드에 접속되고, BL2 및 BL3은 QN 노드에 접속된다. 추가적인 임피던스들은 초기에 하이(high) Q 또는 QN 값을 풀다운할 수 있지만, 메모리 제어기(102) 및/또는 메모리 인터페이스(104)와 같은 추가적인 회로부는 데이터 신뢰성을 보장하기 위하여 이 효과를 보상할 수 있다.
기록 동작 동안에는, 포트들 0-3은 예를 들어, 우선순위 메모리 제어기를 이용하여, 도 3b에 예시된 바와 같이 데이터를 2-포트 SRAM 셀(600)에 별도로 기록할 수 있다. 포트 0 또는 포트 1이 1을 4-포트 SRAM 셀(700)에 기록할 때, BL0 또는 BL1의 전압들의 부스팅 및 WBL 0-1의 전압들에 있어서의 감소로 인해, N0은 N1보다 더욱 강하게 바이어싱될 것이다. 이와 마찬가지로, 포트들(2-3)이 1을 4-포트 SRAM 셀(700)에 기록할 때, N1은 N0보다 더욱 강하게 바이어싱될 것이다.
4개의 포트들이 도 7에 예시된 바와 같이 제공되지만, 본 발명은 그렇게 제한되지 않는다. 4-포트 SRAM 셀(700)의 개념은 본 발명의 취지 및 범위로부터 이탈하지 않으면서, 관련 기술(들)의 당업자들에게 명백할 Q 및 QN 데이터를 동시에 액세스할 수 있는 임의의 수의 포트들을 구현하도록 확장될 수 있다.
결론
요약서 부분이 아니라 상세한 설명 부분은 청구항들을 해석하기 위해 이용되도록 의도된 것이 아니라는 점을 인식해야 한다. 요약서 부분은 본 발명의 하나 이상이지만 전부는 아닌 예시적인 실시예들을 설명할 수 있고, 이에 따라, 본 발명 및 첨부된 청구항들을 여하튼 제한하도록 의도된 것은 아니다.
본 발명은 특정된 기능들 및 그 관계들의 구현을 예시하는 기능적 구성 블록들의 도움으로 위에서 설명되었다. 이 기능적 구성 블록들의 경계들은 설명의 편의를 위하여 본 명세서에서 임의로 정의되었다. 특정된 기능들 및 그 관계들이 적절하게 수행되는 한, 대안적인 경계들이 정의될 수 있다.
형태 및 세부사항에 있어서의 다양한 변경들은 본 발명의 사상 및 범위로부터 이탈하지 않으면서 본 명세서에서 행해질 수 있다는 것은 관련 기술(들)의 당업자들에게 명백할 것이다. 따라서, 본 발명은 상기 설명된 예시적인 실시예들 중의 임의의 것에 의해 제한되어야 하는 것이 아니라, 다음의 청구항들 및 그 등가물들에 따라서만 정의되어야 한다.
Claims (15)
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- 서로에 대해 교차-결합된 제 1 인버터 및 제 2 인버터;
복수의 제어 라인들을 갖는 제 1 포트;
복수의 제어 라인들을 갖는 제 2 포트를 포함하는 반도체 메모리로서,
상기 제 1 인버터는 상기 제 1 포트에 결합된 제 1 p-채널 트랜지스터 및 제 1 n-채널 트랜지스터를 가지고,
상기 제 2 인버터는 상기 제 2 포트에 결합된 제 2 p-채널 트랜지스터 및 제 2 n-채널 트랜지스터를 가지고,
상기 제 1 포트와 연관된 상기 복수의 제어 라인들 중의 일부분이 전력 공급 전압 미만으로 구동되고 상기 제 1 포트와 연관된 상기 복수의 제어 라인들 중의 일부분이 상기 전력 공급 전압을 초과하도록 구동되는 것에 응답하여, 상기 제 1 n-채널 트랜지스터 및 상기 제 2 n-채널 트랜지스터는 동일하지 않게 바이어싱되도록 구성되되,
상기 복수의 제어 라인들은:
기록 비트 라인(WBL : write bit line); 비트 라인(BL : bit line); 및 워드 라인(WL : word line)을 포함하고,
상기 제 1 포트 및 상기 제 2 포트의 각각의 포트는:
대응하는 인버터에 결합된 액세스 트랜지스터를 더 포함하되, 상기 BL 및 WL은 상기 액세스 트랜지스터에 결합되고, 상기 WL은 상기 액세스 트랜지스터의 전도 모드를 제어하도록 구성되고, 상기 WBL은 상기 전력 공급 전압 미만으로 구동되고 상기 BL은 기록 동작을 용이하게 하기 위하여 동시에 상기 전력 공급 전압을 초과하도록 구동되는, 반도체 메모리.
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