JP2004259352A - 半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 34
- 239000003990 capacitor Substances 0.000 claims description 7
- 230000000295 complement effect Effects 0.000 claims description 6
- 229910044991 metal oxide Inorganic materials 0.000 claims description 6
- 150000004706 metal oxides Chemical class 0.000 claims description 6
- 230000000694 effects Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 4
- 239000000470 constituent Substances 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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Abstract
【課題】本発明は、５トランジスタＳＲＡＭセルにおいて、安定した書き込みができるようにすることを最も主要な特徴としている。
【解決手段】たとえば、ラッチ構造部１２を構成する、第１，第２のＣＭＯＳインバータ回路２１，２２と、第１のＣＭＯＳインバータ回路２１の出力端とビット線ＢＬとの間に接続された、ワード線ＷＬをゲート入力とする制御用トランジスタ１３とを備える５トランジスタＳＲＡＭセル１１において、“１”データの書き込み時に、電源切り替えスイッチ３３およびＶＤＤ電源線３１を介して、第２のＣＭＯＳインバータ回路２２におけるＰＭＯＳトランジスタ２２ａのソース端子に対し、第１の電源３５からの第１の電圧（ＶＤＤ）よりも小さい、第２の電源３７からの第２の電圧（ＶＤＤ−ΔＶ）を供給する構成となっている。
【選択図】 図１
【解決手段】たとえば、ラッチ構造部１２を構成する、第１，第２のＣＭＯＳインバータ回路２１，２２と、第１のＣＭＯＳインバータ回路２１の出力端とビット線ＢＬとの間に接続された、ワード線ＷＬをゲート入力とする制御用トランジスタ１３とを備える５トランジスタＳＲＡＭセル１１において、“１”データの書き込み時に、電源切り替えスイッチ３３およびＶＤＤ電源線３１を介して、第２のＣＭＯＳインバータ回路２２におけるＰＭＯＳトランジスタ２２ａのソース端子に対し、第１の電源３５からの第１の電圧（ＶＤＤ）よりも小さい、第２の電源３７からの第２の電圧（ＶＤＤ−ΔＶ）を供給する構成となっている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関するもので、特に、５トランジスタＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルに関するものである。
【０００２】
【従来の技術】
近年、６トランジスタＳＲＡＭセルにおいては、トランジスタの微細化による閾値ばらつきの増加により、セルの安定性を確保するのが極めて困難になりつつある。これに対し、５トランジスタＳＲＡＭセルは、それを構成するトランジスタのサイズや閾値が非対称になるように構成することで、セルサイズの増大やセル電流の減少なしに、セルの安定性の確保が６トランジスタＳＲＡＭよりも容易であるという利点がある。さらに今後は、６トランジスタＳＲＡＭセルからのデータ読み出しがシングルポート化の方向に向かう傾向にあり、従来の５トランジスタＳＲＡＭセル（デュアルポート）の大きな欠点であった、６トランジスタＳＲＡＭセルとのアクセススピードの差が小さくなってきている。しかしながら、従来の５トランジスタＳＲＡＭセルにおいては、アレイ内の非選択セルのデータを保ちつつ、“１”データ書き込みを実現するのが難しく、アレイとしての実用化には困難があった。
【０００３】
ここで、従来の５トランジスタＳＲＡＭセルの構成について簡単に説明する。
従来の５トランジスタＳＲＡＭセルは、たとえば図１０に示すように、データ記憶を行うためのラッチ構造をもつ一対のＣＭＯＳインバータ回路１０１，１０２と、上記ＣＭＯＳインバータ回路１０１の出力端とビット線ＢＬとの間に接続され、ワード線ＷＬをゲート入力とする入出力制御用のトランジスタ（ゲートトランジスタ）１０３とで構成されている。この５トランジスタＳＲＡＭセルの場合、６トランジスタＳＲＡＭセルに比べて、ゲートトランジスタ１つとビット線１本を削減できるため、面積削減効果が高い。
【０００４】
【発明が解決しようとする課題】
上記したように、５トランジスタＳＲＡＭセルは、ビット線ＢＬが１本しかない。そのため、“０”データの書き込みおよび“１”データの書き込みを、どちらの場合も同じビット線ＢＬを使って行わなければならない。
【０００５】
以下に、従来の５トランジスタＳＲＡＭセルでの“１”データ書き込みにかかる動作について説明する。“１”データ書き込みを行う際には、たとえば図１１に示すように、ビット線ＢＬをハイ（Ｈｉ）状態にして、ゲートトランジスタ１０３をオンさせる。このとき、ＣＭＯＳインバータ回路１０１の出力（Ｌｏ→Ｈｉ）がＣＭＯＳインバータ回路１０２の入力（閾値）よりも高くなれば、ＣＭＯＳインバータ回路１０２の出力が反転する（Ｈｉ→Ｌｏ）。これにしたがって、ＣＭＯＳインバータ回路１０１の入力が反転されることにより、“１”データ書き込みが完了する。
【０００６】
“１”データ書き込み時のＣＭＯＳインバータ回路１０１の出力は、ゲートトランジスタ１０３とドライバトランジスタ（ＮＭＯＳトランジスタ）１０１ａとのオン抵抗比により決定される。そのため、“１”データ書き込み時には、ＣＭＯＳインバータ回路１０１の出力が、ＣＭＯＳインバータ回路１０２の閾値に対して十分に大きな値になるように、オン抵抗比を設定する必要がある。ところが、セル電流の確保やセルの安定性のため、通常は、ＣＭＯＳインバータ回路１０１のドライバトランジスタ１０１ａのオン抵抗は低めに設定しなければならないことが多い。したがって、従来は、“１”データ書き込み時のＣＭＯＳインバータ回路１０１の出力が十分に大きな値になるように、オン抵抗比を設定するのが困難であった。
【０００７】
そこで、この発明は、５トランジスタＳＲＡＭセルの安定性および書き込み速度を損わずに、安定した“１”データ書き込みが可能な半導体記憶装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記の目的を達成するために、この発明の半導体記憶装置にあっては、ラッチ構造を有する、第１，第２のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータ回路と、前記第１のＣＭＯＳインバータ回路の記憶ノードとビット線との間に接続された、ワード線をゲート入力とする制御用トランジスタと、少なくとも、前記第２のＣＭＯＳインバータ回路の電源ノードに対し、第１の電圧、または、この第１の電圧とは異なる第２の電圧を供給するための選択回路とを具備し、前記選択回路は、少なくとも“１”データの書き込み時に、前記第２のＣＭＯＳインバータ回路の電源ノードに前記第２の電圧を供給することを特徴とする。
【０００９】
また、この発明の半導体記憶装置にあっては、ラッチ構造を有する、第１，第２のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータ回路、および、前記第１のＣＭＯＳインバータ回路の記憶ノードとビット線との間に接続された、ワード線をゲート入力とする制御用トランジスタを含む複数の５トランジスタセルが、複数のビット線および複数のワード線に対して並列に接続されてなるメモリ構造を有するものであって、前記複数のビット線にそれぞれ所定個ずつ接続されている前記５トランジスタセルの、少なくとも、前記第２のＣＭＯＳインバータ回路のＰＭＯＳトランジスタのソース端に共通に接続された複数のＶＤＤ電源線と、少なくとも“１”データの書き込み時に、各ＶＤＤ電源線を介して、所定の５トランジスタセルの、前記第２のＣＭＯＳインバータ回路の前記ＰＭＯＳトランジスタのソース端に、第１の電圧ＶＤＤよりも小さい第２の電圧ＶＤＤ−ΔＶを供給する複数の選択回路とを具備したことを特徴とする。
【００１０】
さらに、この発明の半導体記憶装置にあっては、ラッチ構造を有する、第１，第２のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータ回路、および、前記第１のＣＭＯＳインバータ回路の記憶ノードとビット線との間に接続された、ワード線をゲート入力とする制御用トランジスタを含む複数の５トランジスタセルが、複数のビット線および複数のワード線に対して並列に接続されてなるメモリ構造を有するものであって、前記複数のビット線にそれぞれ所定個ずつ接続されている前記５トランジスタセルの、少なくとも、前記第２のＣＭＯＳインバータ回路のＮＭＯＳトランジスタのソース端に共通に接続された複数のＶＳＳ電源線と、少なくとも“１”データの書き込み時に、各ＶＳＳ電源線を介して、所定の５トランジスタセルの、前記第２のＣＭＯＳインバータ回路の前記ＮＭＯＳトランジスタのソース端に、第１の電圧ＶＳＳよりも大きい第２の電圧ＶＳＳ＋ΔＶを供給する複数の選択回路とを具備したことを特徴とする。
【００１１】
この発明の半導体記憶装置によれば、“１”データの書き込み時に、第２のＣＭＯＳインバータ回路の閾値を一時的に低下できるようになる。これにより、第２のＣＭＯＳインバータ回路の閾値に対し、“１”データ書き込み時の第１のＣＭＯＳインバータ回路の出力を十分に大きな値とすることが可能となるものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態にかかる半導体記憶装置（ＳＲＡＭ）のアレイ部の構成例を示すものである。このアレイ部は、たとえば図１に示すようなメモリ構造を有している。すなわち、複数のビット線ＢＬおよび複数のワード線ＷＬに対して、複数の５トランジスタＳＲＡＭセル１１が並列に接続されている。５トランジスタＳＲＡＭセル１１のそれぞれは、データ記憶を行うラッチ構造部１２と制御用トランジスタ（ＮＭＯＳトランジスタ）１３とを含んでいる。
【００１４】
各ラッチ構造部１２は、一対のＣＭＯＳインバータ回路２１，２２により構成されている。第１のＣＭＯＳインバータ回路２１は、ＰＭＯＳトランジスタ（Ｌｏａｄトランジスタ）２１ａとＮＭＯＳトランジスタ（Ｄｒｉｖｅｒトランジスタ）２１ｂとを、ゲート端子の相互およびドレイン端子の相互を共通に接続してなる。ＰＭＯＳトランジスタ２１ａのソース端子には、電圧ＶＤＤが供給されている。ＮＭＯＳトランジスタ２１ｂのソース端子には、電圧ＶＳＳが供給されている。第２のＣＭＯＳインバータ回路２２は、ＰＭＯＳトランジスタ（Ｌｏａｄトランジスタ）２２ａとＮＭＯＳトランジスタ（Ｄｒｉｖｅｒトランジスタ）２２ｂとを、ゲート端子の相互およびドレイン端子の相互を共通に接続してなる。ＰＭＯＳトランジスタ２２ａの電源ノードであるソース端子は、ＶＤＤ電源線（電源制御用ノード）３１に接続されている。ＮＭＯＳトランジスタ２２ｂのソース端子には、電圧ＶＳＳが供給されている。そして、第１のＣＭＯＳインバータ回路２１の出力端（ＰＭＯＳトランジスタ２１ａおよびＮＭＯＳトランジスタ２１ｂの共通ドレイン）は、第２のＣＭＯＳインバータ回路２２の入力端（ＰＭＯＳトランジスタ２２ａおよびＮＭＯＳトランジスタ２２ｂの共通ゲート）に接続されている。また、第２のＣＭＯＳインバータ回路２２の出力端（ＰＭＯＳトランジスタ２２ａおよびＮＭＯＳトランジスタ２２ｂの共通ドレイン）は、第１のＣＭＯＳインバータ回路２１の入力端（ＰＭＯＳトランジスタ２１ａおよびＮＭＯＳトランジスタ２１ｂの共通ゲート）に接続されている。
【００１５】
各制御用トランジスタ１３は、ドレイン端子が上記ビット線ＢＬに接続され、ソース端子が各ラッチ構造部１２の、第１のＣＭＯＳインバータ回路２１の記憶ノード（出力端）に接続されている。また、ビット線ＢＬ方向、つまり、あるビット線ＢＬに共通に接続された複数の５トランジスタＳＲＡＭセル１１の、各制御用トランジスタ１３のゲート端子は、それぞれ異なるワード線ＷＬに接続されている。
【００１６】
上記ＶＤＤ電源線３１は複数本設けられ、各ＶＤＤ電源線３１は、ビット線ＢＬ方向の、複数の５トランジスタＳＲＡＭセル１１で共有されている。つまり、ＶＤＤ電源線３１のそれぞれは、各ビット線ＢＬに共通に接続された所定個の５トランジスタＳＲＡＭセル１１の、少なくとも第２のＣＭＯＳインバータ回路２２におけるＰＭＯＳトランジスタ２２ａの、それぞれのソース端子に共通に接続されている。このＶＤＤ電源線３１には、それぞれ電源切り替えスイッチ（選択回路）３３を介して、第１の電源３５および第２の電源３７が接続されている。第１の電源３５は第１の電圧ＶＤＤを、第２の電源３７は第２の電圧ＶＤＤ−ΔＶを、それぞれ発生する。上記ΔＶは、たとえば第１の電圧ＶＤＤの５％〜３０％程度に設定されている。つまり、第２の電圧ＶＤＤ−ΔＶは、第１の電圧ＶＤＤの９５％〜７０％程度に設定されている。
【００１７】
上記電源切り替えスイッチ３３は、上記ワード線ＷＬの立ち上げタイミングに応じた切り替え制御信号（たとえば、デコード前のワード線選択信号）によって制御される。すなわち、この電源切り替えスイッチ３３は、少なくとも“１”データの書き込み時に、上記ＶＤＤ電源線３１に第２の電圧ＶＤＤ−ΔＶを供給するためのものである。
【００１８】
このようなメモリ構造を有する上記ＳＲＡＭは、たとえば、スタンバイ、データ読み出し、“０”データ書き込み、および、“１（Ｈｉ）”データ書き込みの、各モードを備えている。そして、“１”データ書き込み時とそれ以外のモードとにおいて、ロード電圧（第２のＣＭＯＳインバータ回路２２の電源電圧）の制御が行われる。すなわち、スタンバイ時、データ読み出し時、または、“０”データ書き込み時は、従来通り、上記ＰＭＯＳトランジスタ２２ａのソース端子に対し、上記第１の電源３５からの第１の電圧ＶＤＤを供給する。一方、“１”データ書き込みを行う際には、電源切り替えスイッチ３３を制御して、上記ＰＭＯＳトランジスタ２２ａのソース端子に対し、第１の電圧ＶＤＤよりもΔＶだけ低い第２の電圧ＶＤＤ−ΔＶを与える。これにより、第２のＣＭＯＳインバータ回路２２に供給される電源電圧が低下する。すると、これに付随して、第２のＣＭＯＳインバータ回路２２の閾値が減少する。また、反転前の第２のＣＭＯＳインバータ回路２２の出力が、電圧ΔＶだけ減少する。そのため、第１のＣＭＯＳインバータ回路２１は、ＮＭＯＳトランジスタ２１ｂのオン抵抗が高くなり、出力が上がる。この結果、５トランジスタＳＲＡＭセル１１は、さらに、“１”データ書き込み反転がしやすい方向に向かう。
【００１９】
上記したように、５トランジスタＳＲＡＭセル（選択セル）１１において、“１”データ書き込み時に、第２のＣＭＯＳインバータ回路２２の閾値を一時的に下げる。こうすることで、選択セルに対し、安定した“１”データ書き込みが可能となる。したがって、５トランジスタＳＲＡＭセル１１での、従来の“１”データ書き込みの問題を回避できる。特に、ΔＶを十分に確保するようにした場合（たとえば、電圧ＶＤＤの３０％程度）には、一般的に使用されている６トランジスタＳＲＡＭセルと同等程度の書き込み速度を維持することが可能である。
【００２０】
ここで、“１”データ書き込みの際に懸念される、ビット線ＢＬ方向の他の５トランジスタＳＲＡＭセル（非選択セル）での、シグナルノイズマージン（以下、ＳＮＭ）の劣化について説明する。上記ＳＮＭとは、たとえば“１”データ書き込み時およびデータ読み出し時の２本のメガネ曲線で囲まれる領域内で最大となる正方形の一辺の大きさに相当する。また、２本のメガネ曲線で囲まれる領域は１つのセルに２つあり、それぞれの領域より求まる２つのＳＮＭのうち、小さい方をセルのＳＮＭと呼ぶ。単位は、Ｖである。
【００２１】
図２は、本実施形態の５トランジスタＳＲＡＭセルにかかる、非選択セルのメガネ特性を示すものである。なお、実線は“１”データ書き込み時のメガネ曲線であり、破線はデータ読み出し時のメガネ曲線である。また、図中の、Ｖ２１は第１のＣＭＯＳインバータ回路２１の電源電圧、Ｖ２２は第２のＣＭＯＳインバータ回路２２の電源電圧であり、Ｏ２１は第１のＣＭＯＳインバータ回路２１の出力、Ｏ２２は第２のＣＭＯＳインバータ回路２２の出力である。すなわち、“１”データ書き込み時においては、ＶＤＤ電源線３１に共通に接続されている非選択の５トランジスタＳＲＡＭセル１１で同様の電圧降下（−ΔＶ）が同時に起こる。しかしながら、“１”データ書き込み時のＳＮＭの劣化は特に問題にはならない。何故ならば、領域（ｉ）において、通常のデータ読み出し時（ワード線ＷＬ ＯＮ）における非選択セルのＳＮＭは、たとえば破線Ａで示す大きさとなる。一方、“１”データ書き込み時における非選択セルのＳＮＭは、たとえば実線Ｂで示す大きさとなる。このように、非選択セルでの電圧降下によるＳＮＭの減少分（劣化）は、制御用トランジスタ１３がオフ（ワード線ＷＬ ＯＦＦ）であることによる、第１のＣＭＯＳインバータ回路２１のラッチ特性の向上によって補うことが可能である。要するに、ビット線ＢＬ方向の各５トランジスタＳＲＡＭセル１１については、トータルのＳＮＭが損われないように設計することが可能である。
【００２２】
なお、ワード線ＷＬ方向の他の５トランジスタＳＲＡＭセル（非選択セル）１１については、“１”データの書き込み時に、各ＰＭＯＳトランジスタ２２ａのソース端子に第１の電圧ＶＤＤが供給される。このため、強制的な誤“１”データ書き込みが行われることはない。
【００２３】
また、各ＰＭＯＳトランジスタ２２ａのソース端子に第２の電圧ＶＤＤ−ΔＶを供給する動作は、“１”データの書き込みを行う５トランジスタＳＲＡＭセル１１を含むカラム列のセルに限定される。よって、１カラム当りのセル数を減らすことにより、上記ソース端子での充放電による電力消費の増加を小さく抑えることが可能である。
【００２４】
さらに、“１”データ書き込みを行う際の、ＰＭＯＳトランジスタ２２ａのソース端子での電圧降下は、ビット線ＢＬに与える電圧をフルにスイングさせる場合に比べて小さい。そのため、アクセススピードへの影響がほとんどない。
【００２５】
特に、本実施形態の場合、第１のＣＭＯＳインバータ回路２１においては、電圧降下によるＳＮＭの劣化が生じない。このため、ＳＮＭのより高い安定性を確保できる。
【００２６】
このように、第１の実施形態によれば、セルの面積削減効果、書き込み速度および安定性などを損うことなく、安定した“１”データ書き込みが可能な５トランジスタＳＲＡＭセルを実現できる。
【００２７】
（第２の実施形態）
図３は、本発明の第２の実施形態にかかる半導体記憶装置（ＳＲＡＭ）のアレイ部の他の構成例を示すものである。なお、第１の実施形態と同一部分には同一符号を付し、詳細な説明は割愛する。
【００２８】
本実施形態においては、“１”データ書き込みを行う際に、電源切り替えスイッチ（選択回路）３３の制御により、ＶＤＤ電源線３１ａを介して、ＰＭＯＳトランジスタ２１ａ，２２ａの各ソース端子（電源ノード）に対し、それぞれ、上記第１の電圧ＶＤＤよりもΔＶだけ低いロード電圧（第２の電圧ＶＤＤ−ΔＶ）が与えられる。すなわち、ＶＤＤ電源線３１ａは、ビット線ＢＬ方向の複数の５トランジスタＳＲＡＭセル１１の、第１，第２のＣＭＯＳインバータ回路２１，２２の、それぞれのＰＭＯＳトランジスタ２１ａ，２２ａの各ソース端子に共通に接続されている。
【００２９】
このような構成とした場合、たとえば図４に示すように、第１のＣＭＯＳインバータ回路２１に与えられる電源電圧の電圧降下により、領域（ｉｉ）でのＳＮＭが劣化する。領域（ｉｉ）のＳＮＭは、もともと領域（ｉ）のＳＮＭよりも大きい。そのため、電圧降下後の領域（ｉｉ）のＳＮＭが、領域（ｉ）のＳＮＭ以下にならないように設計するのは容易である。また、第１の実施形態に比べ、ＶＤＤ電源線３１ａの寄生容量が若干増加するものの、アクセススピードへの影響はほとんどない。
【００３０】
この第２の実施形態の構成によっても、上述した第１の実施形態の場合とほぼ同様の効果が期待できる。すなわち、セルの面積削減効果、書き込み速度および安定性などを損うことなく、安定した“１”データ書き込みが可能な５トランジスタＳＲＡＭセルを実現できる。
【００３１】
なお、上記第１，第２の実施形態においては、選択回路である電源切り替えスイッチ３３の制御により、“１”データ書き込みを行う際に、ロード電圧として第２の電圧ＶＤＤ−ΔＶを選択するように構成した場合を例に説明した。しかし、選択回路としてはこれに限定されるものではなく、以下に選択回路の他の構成について説明する。
【００３２】
図５は、選択回路の他の構成例を示すものである。ここでは、第１の実施形態に適用した場合の例を示している。この例の場合、選択回路４１は、キャパシタ４１ａ、スイッチング用トランジスタ（ＰＭＯＳトランジスタ）４１ｂ、および、ナンド回路（ロジック回路）４１ｃを有して構成されている。上記キャパシタ４１ａは、上記電圧降下（−ΔＶ）相当分の容量を有し、ＶＤＤ電源線３１とＶＳＳ端子３２との間に挿入されている。上記スイッチング用トランジスタ４１ｂは、上記キャパシタ４１ａに直列に接続されている。上記ナンド回路４１ｃは、ワード線選択信号およびライト・イネーブル信号の論理積をとるアンド回路（図示していない）の出力ＷＲＩＴＥとビット線選択信号との論理積否定をとり、その出力により上記スイッチング用トランジスタ４１ｂのオン，オフを制御する。
【００３３】
このような構成においては、たとえば図６に示すように、上記出力ＷＲＩＴＥがハイ（Ｈｉ）になると、スイッチング用トランジスタ４１ｂがオンする。すると、ある期間、キャパシタ４１ａによりＶＤＤ電源線３１の電位（ロード電圧）がＶＤＤ−ΔＶとなる。これにより、５トランジスタＳＲＡＭセル１１に対して、安定した“１”データ書き込みが実行される。
【００３４】
図７は、選択回路のさらに別の構成例を示すものである。ここでは、第１の実施形態に適用した場合を例に示している。これは、ワード線選択を律するライト・イネーブル信号（Ｗ・Ｅ）とビット線選択信号との論理積否定をとるナンド回路４１ｃ’の出力によって、上記スイッチング用トランジスタ４１ｂのゲートを制御するように構成した選択回路４１’の例である。
【００３５】
すなわち、この構成の選択回路４１’においては、ビット線ＢＬの選択などにより、上記ナンド回路４１ｃ’の出力がロウ（Ｌｏ）になると、スイッチング用トランジスタ４１ｂがオンする。この場合、“１”データ書き込みおよび“０”データ書き込みに関わらず、スイッチング用トランジスタ４１ｂはオンする。これにより、ある期間だけ、ＶＤＤ電源線３１の電位がＶＤＤ−ΔＶとなる。その結果、上記選択回路４１の場合と同様に、５トランジスタＳＲＡＭセル１１に対して、安定した“１”データ書き込みが実行される。また、“０”データ書き込み時に、ＶＤＤ電源線３１の電位がＶＤＤ−ΔＶになっても、“０”データ書き込みは正常に行われる。
【００３６】
（第３の実施形態）
図８は、本発明の第３の実施形態にかかる半導体記憶装置（ＳＲＡＭ）のアレイ部の他の構成例を示すものである。ここでは、“１”データ書き込み時に、ドライバトランジスタ２２ｂのソース電圧（ドライバ電圧）を制御するようにした場合について説明する。なお、第１の実施形態と同一部分には同一符号を付し、詳細な説明は割愛する。
【００３７】
本実施形態の場合、ＶＳＳ電源線５１が、ビット線ＢＬ方向の所定個の５トランジスタＳＲＡＭセル１１の、それぞれの第２のＣＭＯＳインバータ回路２２におけるＮＭＯＳトランジスタ２２ｂのソース端子（電源ノード）に共通に接続されている。そして、“１”データ書き込みを行う際には、電源切り替えスイッチ（選択回路）５３の制御により、ＶＳＳ電源線５１を介して、上記ＮＭＯＳトランジスタ２２ｂのソース端子に対し、それぞれ、第１の電源５５からの第１の電圧ＶＳＳよりもΔＶだけ高いドライバ電圧、つまり第２の電源５７からの第２の電圧ＶＳＳ＋ΔＶが与えられる。この場合、第２の電圧ＶＳＳ＋ΔＶは、第１の電圧ＶＳＳの１０５％〜１３０％程度（上記ΔＶは、たとえば第１の電圧ＶＳＳの５％〜３０％程度）に設定されている。
【００３８】
このような構成とした場合にも、上述した第１の実施形態の場合とほぼ同様の効果が期待できる。すなわち、セルの面積削減効果、書き込み速度および安定性などを損うことなく、安定した“１”データ書き込みが可能な５トランジスタＳＲＡＭセルを実現できる。
【００３９】
（第４の実施形態）
図９は、本発明の第４の実施形態にかかる半導体記憶装置（ＳＲＡＭ）のアレイ部の他の構成例を示すものである。ここでは、“１”データ書き込み時に、ドライバトランジスタ２１ｂ，２２ｂの各ソース電圧（ドライバ電圧）を制御するようにした場合について説明する。なお、第２の実施形態と同一部分には同一符号を付し、詳細な説明は割愛する。
【００４０】
本実施形態においては、“１”データ書き込みを行う際に、電源切り替えスイッチ（選択回路）５３の制御により、ＶＳＳ電源線５１を介して、ＮＭＯＳトランジスタ２１ｂ，２２ｂの各ソース端子（電源ノード）に対し、それぞれ、上記第１の電圧ＶＳＳよりもΔＶだけ高いドライバ電圧（第２の電圧ＶＳＳ＋ΔＶ）が与えられる。すなわち、ＶＳＳ電源線５１は、ビット線ＢＬ方向の所定個の５トランジスタＳＲＡＭセル１１の、第１，第２のＣＭＯＳインバータ回路２１，２２の、それぞれのＮＭＯＳトランジスタ２１ｂ，２２ｂの各ソース端子に共通に接続されている。
【００４１】
このような構成とした場合にも、上述した第２の実施形態の場合とほぼ同様の効果が期待できる。すなわち、セルの面積削減効果、書き込み速度および安定性などを損うことなく、安定した“１”データ書き込みが可能な５トランジスタＳＲＡＭセルを実現できる。
【００４２】
なお、上記第３，第４の実施形態においても、たとえば図５または図７に示したような構成の選択回路を採用することが可能である。
【００４３】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【００４４】
【発明の効果】
以上、詳述したようにこの発明によれば、５トランジスタＳＲＡＭセルの安定性および書き込み速度を損わずに、安定した“１”データ書き込みが可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかるＳＲＡＭの、アレイ部の概略を示す構成図。
【図２】第１の実施形態にかかる、５トランジスタＳＲＡＭセル（非選択セル）のメガネ特性を示す図。
【図３】本発明の第２の実施形態にかかるＳＲＡＭの、アレイ部の概略を示す構成図。
【図４】第２の実施形態にかかる、５トランジスタＳＲＡＭセル（非選択セル）のメガネ特性を示す図。
【図５】選択回路の他の構成例を示す、アレイ部の概略図。
【図６】図５の選択回路を用いて、“１”データ書き込みを行う際の動作を説明するために示すタイミングチャート。
【図７】選択回路のさらに別の構成例を示す、アレイ部の概略図。
【図８】本発明の第３の実施形態にかかるＳＲＡＭの、アレイ部の概略を示す構成図。
【図９】本発明の第４の実施形態にかかるＳＲＡＭの、アレイ部の概略を示す構成図。
【図１０】従来技術とその問題点を説明するために、５トランジスタＳＲＡＭセルの概略を示す構成図。
【図１１】従来の、“１”データ書き込みを行う際の動作を説明するために示す５トランジスタＳＲＡＭセルの概略構成図。
【符号の説明】
１１…５トランジスタＳＲＡＭセル、１２…ラッチ構造部、１３…制御用トランジスタ、２１…第１のＣＭＯＳインバータ回路、２１ａ…ＰＭＯＳトランジスタ、２１ｂ…ＮＭＯＳトランジスタ、２２…第２のＣＭＯＳインバータ回路、２２ａ…ＰＭＯＳトランジスタ、２２ｂ…ＮＭＯＳトランジスタ、３１…ＶＤＤ電源線、３２…ＶＳＳ端子、３３…電源切り替えスイッチ、３５…第１の電源（ＶＤＤ）、３７…第２の電源（ＶＤＤ−ΔＶ）、４１，４１’…選択回路、４１ａ…キャパシタ、４１ｂ…スイッチング用トランジスタ、４１ｃ，４１ｃ’…ナンド回路、５１…ＶＳＳ電源線、５３…電源切り替えスイッチ、５５…第１の電源（ＶＳＳ）、５７…第２の電源（ＶＳＳ＋ΔＶ）、ＢＬ…ビット線、ＷＬ…ワード線。
【発明の属する技術分野】
本発明は、半導体記憶装置に関するもので、特に、５トランジスタＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルに関するものである。
【０００２】
【従来の技術】
近年、６トランジスタＳＲＡＭセルにおいては、トランジスタの微細化による閾値ばらつきの増加により、セルの安定性を確保するのが極めて困難になりつつある。これに対し、５トランジスタＳＲＡＭセルは、それを構成するトランジスタのサイズや閾値が非対称になるように構成することで、セルサイズの増大やセル電流の減少なしに、セルの安定性の確保が６トランジスタＳＲＡＭよりも容易であるという利点がある。さらに今後は、６トランジスタＳＲＡＭセルからのデータ読み出しがシングルポート化の方向に向かう傾向にあり、従来の５トランジスタＳＲＡＭセル（デュアルポート）の大きな欠点であった、６トランジスタＳＲＡＭセルとのアクセススピードの差が小さくなってきている。しかしながら、従来の５トランジスタＳＲＡＭセルにおいては、アレイ内の非選択セルのデータを保ちつつ、“１”データ書き込みを実現するのが難しく、アレイとしての実用化には困難があった。
【０００３】
ここで、従来の５トランジスタＳＲＡＭセルの構成について簡単に説明する。
従来の５トランジスタＳＲＡＭセルは、たとえば図１０に示すように、データ記憶を行うためのラッチ構造をもつ一対のＣＭＯＳインバータ回路１０１，１０２と、上記ＣＭＯＳインバータ回路１０１の出力端とビット線ＢＬとの間に接続され、ワード線ＷＬをゲート入力とする入出力制御用のトランジスタ（ゲートトランジスタ）１０３とで構成されている。この５トランジスタＳＲＡＭセルの場合、６トランジスタＳＲＡＭセルに比べて、ゲートトランジスタ１つとビット線１本を削減できるため、面積削減効果が高い。
【０００４】
【発明が解決しようとする課題】
上記したように、５トランジスタＳＲＡＭセルは、ビット線ＢＬが１本しかない。そのため、“０”データの書き込みおよび“１”データの書き込みを、どちらの場合も同じビット線ＢＬを使って行わなければならない。
【０００５】
以下に、従来の５トランジスタＳＲＡＭセルでの“１”データ書き込みにかかる動作について説明する。“１”データ書き込みを行う際には、たとえば図１１に示すように、ビット線ＢＬをハイ（Ｈｉ）状態にして、ゲートトランジスタ１０３をオンさせる。このとき、ＣＭＯＳインバータ回路１０１の出力（Ｌｏ→Ｈｉ）がＣＭＯＳインバータ回路１０２の入力（閾値）よりも高くなれば、ＣＭＯＳインバータ回路１０２の出力が反転する（Ｈｉ→Ｌｏ）。これにしたがって、ＣＭＯＳインバータ回路１０１の入力が反転されることにより、“１”データ書き込みが完了する。
【０００６】
“１”データ書き込み時のＣＭＯＳインバータ回路１０１の出力は、ゲートトランジスタ１０３とドライバトランジスタ（ＮＭＯＳトランジスタ）１０１ａとのオン抵抗比により決定される。そのため、“１”データ書き込み時には、ＣＭＯＳインバータ回路１０１の出力が、ＣＭＯＳインバータ回路１０２の閾値に対して十分に大きな値になるように、オン抵抗比を設定する必要がある。ところが、セル電流の確保やセルの安定性のため、通常は、ＣＭＯＳインバータ回路１０１のドライバトランジスタ１０１ａのオン抵抗は低めに設定しなければならないことが多い。したがって、従来は、“１”データ書き込み時のＣＭＯＳインバータ回路１０１の出力が十分に大きな値になるように、オン抵抗比を設定するのが困難であった。
【０００７】
そこで、この発明は、５トランジスタＳＲＡＭセルの安定性および書き込み速度を損わずに、安定した“１”データ書き込みが可能な半導体記憶装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記の目的を達成するために、この発明の半導体記憶装置にあっては、ラッチ構造を有する、第１，第２のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータ回路と、前記第１のＣＭＯＳインバータ回路の記憶ノードとビット線との間に接続された、ワード線をゲート入力とする制御用トランジスタと、少なくとも、前記第２のＣＭＯＳインバータ回路の電源ノードに対し、第１の電圧、または、この第１の電圧とは異なる第２の電圧を供給するための選択回路とを具備し、前記選択回路は、少なくとも“１”データの書き込み時に、前記第２のＣＭＯＳインバータ回路の電源ノードに前記第２の電圧を供給することを特徴とする。
【０００９】
また、この発明の半導体記憶装置にあっては、ラッチ構造を有する、第１，第２のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータ回路、および、前記第１のＣＭＯＳインバータ回路の記憶ノードとビット線との間に接続された、ワード線をゲート入力とする制御用トランジスタを含む複数の５トランジスタセルが、複数のビット線および複数のワード線に対して並列に接続されてなるメモリ構造を有するものであって、前記複数のビット線にそれぞれ所定個ずつ接続されている前記５トランジスタセルの、少なくとも、前記第２のＣＭＯＳインバータ回路のＰＭＯＳトランジスタのソース端に共通に接続された複数のＶＤＤ電源線と、少なくとも“１”データの書き込み時に、各ＶＤＤ電源線を介して、所定の５トランジスタセルの、前記第２のＣＭＯＳインバータ回路の前記ＰＭＯＳトランジスタのソース端に、第１の電圧ＶＤＤよりも小さい第２の電圧ＶＤＤ−ΔＶを供給する複数の選択回路とを具備したことを特徴とする。
【００１０】
さらに、この発明の半導体記憶装置にあっては、ラッチ構造を有する、第１，第２のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータ回路、および、前記第１のＣＭＯＳインバータ回路の記憶ノードとビット線との間に接続された、ワード線をゲート入力とする制御用トランジスタを含む複数の５トランジスタセルが、複数のビット線および複数のワード線に対して並列に接続されてなるメモリ構造を有するものであって、前記複数のビット線にそれぞれ所定個ずつ接続されている前記５トランジスタセルの、少なくとも、前記第２のＣＭＯＳインバータ回路のＮＭＯＳトランジスタのソース端に共通に接続された複数のＶＳＳ電源線と、少なくとも“１”データの書き込み時に、各ＶＳＳ電源線を介して、所定の５トランジスタセルの、前記第２のＣＭＯＳインバータ回路の前記ＮＭＯＳトランジスタのソース端に、第１の電圧ＶＳＳよりも大きい第２の電圧ＶＳＳ＋ΔＶを供給する複数の選択回路とを具備したことを特徴とする。
【００１１】
この発明の半導体記憶装置によれば、“１”データの書き込み時に、第２のＣＭＯＳインバータ回路の閾値を一時的に低下できるようになる。これにより、第２のＣＭＯＳインバータ回路の閾値に対し、“１”データ書き込み時の第１のＣＭＯＳインバータ回路の出力を十分に大きな値とすることが可能となるものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態にかかる半導体記憶装置（ＳＲＡＭ）のアレイ部の構成例を示すものである。このアレイ部は、たとえば図１に示すようなメモリ構造を有している。すなわち、複数のビット線ＢＬおよび複数のワード線ＷＬに対して、複数の５トランジスタＳＲＡＭセル１１が並列に接続されている。５トランジスタＳＲＡＭセル１１のそれぞれは、データ記憶を行うラッチ構造部１２と制御用トランジスタ（ＮＭＯＳトランジスタ）１３とを含んでいる。
【００１４】
各ラッチ構造部１２は、一対のＣＭＯＳインバータ回路２１，２２により構成されている。第１のＣＭＯＳインバータ回路２１は、ＰＭＯＳトランジスタ（Ｌｏａｄトランジスタ）２１ａとＮＭＯＳトランジスタ（Ｄｒｉｖｅｒトランジスタ）２１ｂとを、ゲート端子の相互およびドレイン端子の相互を共通に接続してなる。ＰＭＯＳトランジスタ２１ａのソース端子には、電圧ＶＤＤが供給されている。ＮＭＯＳトランジスタ２１ｂのソース端子には、電圧ＶＳＳが供給されている。第２のＣＭＯＳインバータ回路２２は、ＰＭＯＳトランジスタ（Ｌｏａｄトランジスタ）２２ａとＮＭＯＳトランジスタ（Ｄｒｉｖｅｒトランジスタ）２２ｂとを、ゲート端子の相互およびドレイン端子の相互を共通に接続してなる。ＰＭＯＳトランジスタ２２ａの電源ノードであるソース端子は、ＶＤＤ電源線（電源制御用ノード）３１に接続されている。ＮＭＯＳトランジスタ２２ｂのソース端子には、電圧ＶＳＳが供給されている。そして、第１のＣＭＯＳインバータ回路２１の出力端（ＰＭＯＳトランジスタ２１ａおよびＮＭＯＳトランジスタ２１ｂの共通ドレイン）は、第２のＣＭＯＳインバータ回路２２の入力端（ＰＭＯＳトランジスタ２２ａおよびＮＭＯＳトランジスタ２２ｂの共通ゲート）に接続されている。また、第２のＣＭＯＳインバータ回路２２の出力端（ＰＭＯＳトランジスタ２２ａおよびＮＭＯＳトランジスタ２２ｂの共通ドレイン）は、第１のＣＭＯＳインバータ回路２１の入力端（ＰＭＯＳトランジスタ２１ａおよびＮＭＯＳトランジスタ２１ｂの共通ゲート）に接続されている。
【００１５】
各制御用トランジスタ１３は、ドレイン端子が上記ビット線ＢＬに接続され、ソース端子が各ラッチ構造部１２の、第１のＣＭＯＳインバータ回路２１の記憶ノード（出力端）に接続されている。また、ビット線ＢＬ方向、つまり、あるビット線ＢＬに共通に接続された複数の５トランジスタＳＲＡＭセル１１の、各制御用トランジスタ１３のゲート端子は、それぞれ異なるワード線ＷＬに接続されている。
【００１６】
上記ＶＤＤ電源線３１は複数本設けられ、各ＶＤＤ電源線３１は、ビット線ＢＬ方向の、複数の５トランジスタＳＲＡＭセル１１で共有されている。つまり、ＶＤＤ電源線３１のそれぞれは、各ビット線ＢＬに共通に接続された所定個の５トランジスタＳＲＡＭセル１１の、少なくとも第２のＣＭＯＳインバータ回路２２におけるＰＭＯＳトランジスタ２２ａの、それぞれのソース端子に共通に接続されている。このＶＤＤ電源線３１には、それぞれ電源切り替えスイッチ（選択回路）３３を介して、第１の電源３５および第２の電源３７が接続されている。第１の電源３５は第１の電圧ＶＤＤを、第２の電源３７は第２の電圧ＶＤＤ−ΔＶを、それぞれ発生する。上記ΔＶは、たとえば第１の電圧ＶＤＤの５％〜３０％程度に設定されている。つまり、第２の電圧ＶＤＤ−ΔＶは、第１の電圧ＶＤＤの９５％〜７０％程度に設定されている。
【００１７】
上記電源切り替えスイッチ３３は、上記ワード線ＷＬの立ち上げタイミングに応じた切り替え制御信号（たとえば、デコード前のワード線選択信号）によって制御される。すなわち、この電源切り替えスイッチ３３は、少なくとも“１”データの書き込み時に、上記ＶＤＤ電源線３１に第２の電圧ＶＤＤ−ΔＶを供給するためのものである。
【００１８】
このようなメモリ構造を有する上記ＳＲＡＭは、たとえば、スタンバイ、データ読み出し、“０”データ書き込み、および、“１（Ｈｉ）”データ書き込みの、各モードを備えている。そして、“１”データ書き込み時とそれ以外のモードとにおいて、ロード電圧（第２のＣＭＯＳインバータ回路２２の電源電圧）の制御が行われる。すなわち、スタンバイ時、データ読み出し時、または、“０”データ書き込み時は、従来通り、上記ＰＭＯＳトランジスタ２２ａのソース端子に対し、上記第１の電源３５からの第１の電圧ＶＤＤを供給する。一方、“１”データ書き込みを行う際には、電源切り替えスイッチ３３を制御して、上記ＰＭＯＳトランジスタ２２ａのソース端子に対し、第１の電圧ＶＤＤよりもΔＶだけ低い第２の電圧ＶＤＤ−ΔＶを与える。これにより、第２のＣＭＯＳインバータ回路２２に供給される電源電圧が低下する。すると、これに付随して、第２のＣＭＯＳインバータ回路２２の閾値が減少する。また、反転前の第２のＣＭＯＳインバータ回路２２の出力が、電圧ΔＶだけ減少する。そのため、第１のＣＭＯＳインバータ回路２１は、ＮＭＯＳトランジスタ２１ｂのオン抵抗が高くなり、出力が上がる。この結果、５トランジスタＳＲＡＭセル１１は、さらに、“１”データ書き込み反転がしやすい方向に向かう。
【００１９】
上記したように、５トランジスタＳＲＡＭセル（選択セル）１１において、“１”データ書き込み時に、第２のＣＭＯＳインバータ回路２２の閾値を一時的に下げる。こうすることで、選択セルに対し、安定した“１”データ書き込みが可能となる。したがって、５トランジスタＳＲＡＭセル１１での、従来の“１”データ書き込みの問題を回避できる。特に、ΔＶを十分に確保するようにした場合（たとえば、電圧ＶＤＤの３０％程度）には、一般的に使用されている６トランジスタＳＲＡＭセルと同等程度の書き込み速度を維持することが可能である。
【００２０】
ここで、“１”データ書き込みの際に懸念される、ビット線ＢＬ方向の他の５トランジスタＳＲＡＭセル（非選択セル）での、シグナルノイズマージン（以下、ＳＮＭ）の劣化について説明する。上記ＳＮＭとは、たとえば“１”データ書き込み時およびデータ読み出し時の２本のメガネ曲線で囲まれる領域内で最大となる正方形の一辺の大きさに相当する。また、２本のメガネ曲線で囲まれる領域は１つのセルに２つあり、それぞれの領域より求まる２つのＳＮＭのうち、小さい方をセルのＳＮＭと呼ぶ。単位は、Ｖである。
【００２１】
図２は、本実施形態の５トランジスタＳＲＡＭセルにかかる、非選択セルのメガネ特性を示すものである。なお、実線は“１”データ書き込み時のメガネ曲線であり、破線はデータ読み出し時のメガネ曲線である。また、図中の、Ｖ２１は第１のＣＭＯＳインバータ回路２１の電源電圧、Ｖ２２は第２のＣＭＯＳインバータ回路２２の電源電圧であり、Ｏ２１は第１のＣＭＯＳインバータ回路２１の出力、Ｏ２２は第２のＣＭＯＳインバータ回路２２の出力である。すなわち、“１”データ書き込み時においては、ＶＤＤ電源線３１に共通に接続されている非選択の５トランジスタＳＲＡＭセル１１で同様の電圧降下（−ΔＶ）が同時に起こる。しかしながら、“１”データ書き込み時のＳＮＭの劣化は特に問題にはならない。何故ならば、領域（ｉ）において、通常のデータ読み出し時（ワード線ＷＬ ＯＮ）における非選択セルのＳＮＭは、たとえば破線Ａで示す大きさとなる。一方、“１”データ書き込み時における非選択セルのＳＮＭは、たとえば実線Ｂで示す大きさとなる。このように、非選択セルでの電圧降下によるＳＮＭの減少分（劣化）は、制御用トランジスタ１３がオフ（ワード線ＷＬ ＯＦＦ）であることによる、第１のＣＭＯＳインバータ回路２１のラッチ特性の向上によって補うことが可能である。要するに、ビット線ＢＬ方向の各５トランジスタＳＲＡＭセル１１については、トータルのＳＮＭが損われないように設計することが可能である。
【００２２】
なお、ワード線ＷＬ方向の他の５トランジスタＳＲＡＭセル（非選択セル）１１については、“１”データの書き込み時に、各ＰＭＯＳトランジスタ２２ａのソース端子に第１の電圧ＶＤＤが供給される。このため、強制的な誤“１”データ書き込みが行われることはない。
【００２３】
また、各ＰＭＯＳトランジスタ２２ａのソース端子に第２の電圧ＶＤＤ−ΔＶを供給する動作は、“１”データの書き込みを行う５トランジスタＳＲＡＭセル１１を含むカラム列のセルに限定される。よって、１カラム当りのセル数を減らすことにより、上記ソース端子での充放電による電力消費の増加を小さく抑えることが可能である。
【００２４】
さらに、“１”データ書き込みを行う際の、ＰＭＯＳトランジスタ２２ａのソース端子での電圧降下は、ビット線ＢＬに与える電圧をフルにスイングさせる場合に比べて小さい。そのため、アクセススピードへの影響がほとんどない。
【００２５】
特に、本実施形態の場合、第１のＣＭＯＳインバータ回路２１においては、電圧降下によるＳＮＭの劣化が生じない。このため、ＳＮＭのより高い安定性を確保できる。
【００２６】
このように、第１の実施形態によれば、セルの面積削減効果、書き込み速度および安定性などを損うことなく、安定した“１”データ書き込みが可能な５トランジスタＳＲＡＭセルを実現できる。
【００２７】
（第２の実施形態）
図３は、本発明の第２の実施形態にかかる半導体記憶装置（ＳＲＡＭ）のアレイ部の他の構成例を示すものである。なお、第１の実施形態と同一部分には同一符号を付し、詳細な説明は割愛する。
【００２８】
本実施形態においては、“１”データ書き込みを行う際に、電源切り替えスイッチ（選択回路）３３の制御により、ＶＤＤ電源線３１ａを介して、ＰＭＯＳトランジスタ２１ａ，２２ａの各ソース端子（電源ノード）に対し、それぞれ、上記第１の電圧ＶＤＤよりもΔＶだけ低いロード電圧（第２の電圧ＶＤＤ−ΔＶ）が与えられる。すなわち、ＶＤＤ電源線３１ａは、ビット線ＢＬ方向の複数の５トランジスタＳＲＡＭセル１１の、第１，第２のＣＭＯＳインバータ回路２１，２２の、それぞれのＰＭＯＳトランジスタ２１ａ，２２ａの各ソース端子に共通に接続されている。
【００２９】
このような構成とした場合、たとえば図４に示すように、第１のＣＭＯＳインバータ回路２１に与えられる電源電圧の電圧降下により、領域（ｉｉ）でのＳＮＭが劣化する。領域（ｉｉ）のＳＮＭは、もともと領域（ｉ）のＳＮＭよりも大きい。そのため、電圧降下後の領域（ｉｉ）のＳＮＭが、領域（ｉ）のＳＮＭ以下にならないように設計するのは容易である。また、第１の実施形態に比べ、ＶＤＤ電源線３１ａの寄生容量が若干増加するものの、アクセススピードへの影響はほとんどない。
【００３０】
この第２の実施形態の構成によっても、上述した第１の実施形態の場合とほぼ同様の効果が期待できる。すなわち、セルの面積削減効果、書き込み速度および安定性などを損うことなく、安定した“１”データ書き込みが可能な５トランジスタＳＲＡＭセルを実現できる。
【００３１】
なお、上記第１，第２の実施形態においては、選択回路である電源切り替えスイッチ３３の制御により、“１”データ書き込みを行う際に、ロード電圧として第２の電圧ＶＤＤ−ΔＶを選択するように構成した場合を例に説明した。しかし、選択回路としてはこれに限定されるものではなく、以下に選択回路の他の構成について説明する。
【００３２】
図５は、選択回路の他の構成例を示すものである。ここでは、第１の実施形態に適用した場合の例を示している。この例の場合、選択回路４１は、キャパシタ４１ａ、スイッチング用トランジスタ（ＰＭＯＳトランジスタ）４１ｂ、および、ナンド回路（ロジック回路）４１ｃを有して構成されている。上記キャパシタ４１ａは、上記電圧降下（−ΔＶ）相当分の容量を有し、ＶＤＤ電源線３１とＶＳＳ端子３２との間に挿入されている。上記スイッチング用トランジスタ４１ｂは、上記キャパシタ４１ａに直列に接続されている。上記ナンド回路４１ｃは、ワード線選択信号およびライト・イネーブル信号の論理積をとるアンド回路（図示していない）の出力ＷＲＩＴＥとビット線選択信号との論理積否定をとり、その出力により上記スイッチング用トランジスタ４１ｂのオン，オフを制御する。
【００３３】
このような構成においては、たとえば図６に示すように、上記出力ＷＲＩＴＥがハイ（Ｈｉ）になると、スイッチング用トランジスタ４１ｂがオンする。すると、ある期間、キャパシタ４１ａによりＶＤＤ電源線３１の電位（ロード電圧）がＶＤＤ−ΔＶとなる。これにより、５トランジスタＳＲＡＭセル１１に対して、安定した“１”データ書き込みが実行される。
【００３４】
図７は、選択回路のさらに別の構成例を示すものである。ここでは、第１の実施形態に適用した場合を例に示している。これは、ワード線選択を律するライト・イネーブル信号（Ｗ・Ｅ）とビット線選択信号との論理積否定をとるナンド回路４１ｃ’の出力によって、上記スイッチング用トランジスタ４１ｂのゲートを制御するように構成した選択回路４１’の例である。
【００３５】
すなわち、この構成の選択回路４１’においては、ビット線ＢＬの選択などにより、上記ナンド回路４１ｃ’の出力がロウ（Ｌｏ）になると、スイッチング用トランジスタ４１ｂがオンする。この場合、“１”データ書き込みおよび“０”データ書き込みに関わらず、スイッチング用トランジスタ４１ｂはオンする。これにより、ある期間だけ、ＶＤＤ電源線３１の電位がＶＤＤ−ΔＶとなる。その結果、上記選択回路４１の場合と同様に、５トランジスタＳＲＡＭセル１１に対して、安定した“１”データ書き込みが実行される。また、“０”データ書き込み時に、ＶＤＤ電源線３１の電位がＶＤＤ−ΔＶになっても、“０”データ書き込みは正常に行われる。
【００３６】
（第３の実施形態）
図８は、本発明の第３の実施形態にかかる半導体記憶装置（ＳＲＡＭ）のアレイ部の他の構成例を示すものである。ここでは、“１”データ書き込み時に、ドライバトランジスタ２２ｂのソース電圧（ドライバ電圧）を制御するようにした場合について説明する。なお、第１の実施形態と同一部分には同一符号を付し、詳細な説明は割愛する。
【００３７】
本実施形態の場合、ＶＳＳ電源線５１が、ビット線ＢＬ方向の所定個の５トランジスタＳＲＡＭセル１１の、それぞれの第２のＣＭＯＳインバータ回路２２におけるＮＭＯＳトランジスタ２２ｂのソース端子（電源ノード）に共通に接続されている。そして、“１”データ書き込みを行う際には、電源切り替えスイッチ（選択回路）５３の制御により、ＶＳＳ電源線５１を介して、上記ＮＭＯＳトランジスタ２２ｂのソース端子に対し、それぞれ、第１の電源５５からの第１の電圧ＶＳＳよりもΔＶだけ高いドライバ電圧、つまり第２の電源５７からの第２の電圧ＶＳＳ＋ΔＶが与えられる。この場合、第２の電圧ＶＳＳ＋ΔＶは、第１の電圧ＶＳＳの１０５％〜１３０％程度（上記ΔＶは、たとえば第１の電圧ＶＳＳの５％〜３０％程度）に設定されている。
【００３８】
このような構成とした場合にも、上述した第１の実施形態の場合とほぼ同様の効果が期待できる。すなわち、セルの面積削減効果、書き込み速度および安定性などを損うことなく、安定した“１”データ書き込みが可能な５トランジスタＳＲＡＭセルを実現できる。
【００３９】
（第４の実施形態）
図９は、本発明の第４の実施形態にかかる半導体記憶装置（ＳＲＡＭ）のアレイ部の他の構成例を示すものである。ここでは、“１”データ書き込み時に、ドライバトランジスタ２１ｂ，２２ｂの各ソース電圧（ドライバ電圧）を制御するようにした場合について説明する。なお、第２の実施形態と同一部分には同一符号を付し、詳細な説明は割愛する。
【００４０】
本実施形態においては、“１”データ書き込みを行う際に、電源切り替えスイッチ（選択回路）５３の制御により、ＶＳＳ電源線５１を介して、ＮＭＯＳトランジスタ２１ｂ，２２ｂの各ソース端子（電源ノード）に対し、それぞれ、上記第１の電圧ＶＳＳよりもΔＶだけ高いドライバ電圧（第２の電圧ＶＳＳ＋ΔＶ）が与えられる。すなわち、ＶＳＳ電源線５１は、ビット線ＢＬ方向の所定個の５トランジスタＳＲＡＭセル１１の、第１，第２のＣＭＯＳインバータ回路２１，２２の、それぞれのＮＭＯＳトランジスタ２１ｂ，２２ｂの各ソース端子に共通に接続されている。
【００４１】
このような構成とした場合にも、上述した第２の実施形態の場合とほぼ同様の効果が期待できる。すなわち、セルの面積削減効果、書き込み速度および安定性などを損うことなく、安定した“１”データ書き込みが可能な５トランジスタＳＲＡＭセルを実現できる。
【００４２】
なお、上記第３，第４の実施形態においても、たとえば図５または図７に示したような構成の選択回路を採用することが可能である。
【００４３】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【００４４】
【発明の効果】
以上、詳述したようにこの発明によれば、５トランジスタＳＲＡＭセルの安定性および書き込み速度を損わずに、安定した“１”データ書き込みが可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかるＳＲＡＭの、アレイ部の概略を示す構成図。
【図２】第１の実施形態にかかる、５トランジスタＳＲＡＭセル（非選択セル）のメガネ特性を示す図。
【図３】本発明の第２の実施形態にかかるＳＲＡＭの、アレイ部の概略を示す構成図。
【図４】第２の実施形態にかかる、５トランジスタＳＲＡＭセル（非選択セル）のメガネ特性を示す図。
【図５】選択回路の他の構成例を示す、アレイ部の概略図。
【図６】図５の選択回路を用いて、“１”データ書き込みを行う際の動作を説明するために示すタイミングチャート。
【図７】選択回路のさらに別の構成例を示す、アレイ部の概略図。
【図８】本発明の第３の実施形態にかかるＳＲＡＭの、アレイ部の概略を示す構成図。
【図９】本発明の第４の実施形態にかかるＳＲＡＭの、アレイ部の概略を示す構成図。
【図１０】従来技術とその問題点を説明するために、５トランジスタＳＲＡＭセルの概略を示す構成図。
【図１１】従来の、“１”データ書き込みを行う際の動作を説明するために示す５トランジスタＳＲＡＭセルの概略構成図。
【符号の説明】
１１…５トランジスタＳＲＡＭセル、１２…ラッチ構造部、１３…制御用トランジスタ、２１…第１のＣＭＯＳインバータ回路、２１ａ…ＰＭＯＳトランジスタ、２１ｂ…ＮＭＯＳトランジスタ、２２…第２のＣＭＯＳインバータ回路、２２ａ…ＰＭＯＳトランジスタ、２２ｂ…ＮＭＯＳトランジスタ、３１…ＶＤＤ電源線、３２…ＶＳＳ端子、３３…電源切り替えスイッチ、３５…第１の電源（ＶＤＤ）、３７…第２の電源（ＶＤＤ−ΔＶ）、４１，４１’…選択回路、４１ａ…キャパシタ、４１ｂ…スイッチング用トランジスタ、４１ｃ，４１ｃ’…ナンド回路、５１…ＶＳＳ電源線、５３…電源切り替えスイッチ、５５…第１の電源（ＶＳＳ）、５７…第２の電源（ＶＳＳ＋ΔＶ）、ＢＬ…ビット線、ＷＬ…ワード線。
Claims (16)
- ラッチ構造を有する、第１，第２のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータ回路と、
前記第１のＣＭＯＳインバータ回路の記憶ノードとビット線との間に接続された、ワード線をゲート入力とする制御用トランジスタと、
少なくとも、前記第２のＣＭＯＳインバータ回路の電源ノードに対し、第１の電圧、または、この第１の電圧とは異なる第２の電圧を供給するための選択回路とを具備し、
前記選択回路は、少なくとも“１”データの書き込み時に、前記第２のＣＭＯＳインバータ回路の電源ノードに前記第２の電圧を供給することを特徴とする半導体記憶装置。 - 前記第１の電圧は電圧ＶＤＤであり、前記第２の電圧は電圧ＶＤＤ−ΔＶであることを特徴とする請求項１に記載の半導体記憶装置。
- 前記電圧ＶＤＤ−ΔＶは、前記電圧ＶＤＤの９５％〜７０％程度に設定されることを特徴とする請求項２に記載の半導体記憶装置。
- 前記第１の電圧を供給する第１の電源と、前記第２の電圧を供給する第２の電源とをさらに具備し、
前記選択回路は、前記ワード線の立ち上げタイミングに応じて制御される電源切り替えスイッチであることを特徴とする請求項１に記載の半導体記憶装置。 - 前記選択回路は、ＶＤＤ電源線に挿入されたキャパシタと、このキャパシタに直列に接続されたスイッチング用トランジスタと、このスイッチング用トランジスタのオン，オフを制御するロジック回路とを含むことを特徴とする請求項１に記載の半導体記憶装置。
- 前記ロジック回路は、ワード線選択信号およびライト・イネーブル信号の論理積出力とビット線選択信号との論理積否定をとるナンド回路を備え、
前記ナンド回路は、“１”データの書き込み時にのみ、前記スイッチング用トランジスタをオンさせることを特徴とする請求項５に記載の半導体記憶装置。 - 前記ロジック回路は、ワード線選択を律するライト・イネーブル信号とビット線選択信号との論理積否定をとるナンド回路を備え、
前記ナンド回路は、“１”データの書き込み時および“０”データの書き込み時に、前記スイッチング用トランジスタをオンさせることを特徴とする請求項５に記載の半導体記憶装置。 - 前記選択回路は、少なくとも“１”データの書き込み時に、さらに、前記第１のＣＭＯＳインバータ回路の電源ノードに対し、前記第２の電圧を供給することを特徴とする請求項１に記載の半導体記憶装置。
- 前記第１の電圧は電圧ＶＳＳであり、前記第２の電圧は電圧ＶＳＳ＋ΔＶであることを特徴とする請求項１に記載の半導体記憶装置。
- 前記電圧ＶＳＳ＋ΔＶは、前記電圧ＶＳＳの１０５％〜１３０％程度に設定されることを特徴とする請求項９に記載の半導体記憶装置。
- ラッチ構造を有する、第１，第２のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータ回路、および、前記第１のＣＭＯＳインバータ回路の記憶ノードとビット線との間に接続された、ワード線をゲート入力とする制御用トランジスタを含む複数の５トランジスタセルが、複数のビット線および複数のワード線に対して並列に接続されてなるメモリ構造を有する半導体記憶装置であって、
前記複数のビット線にそれぞれ所定個ずつ接続されている前記５トランジスタセルの、少なくとも、前記第２のＣＭＯＳインバータ回路のＰＭＯＳトランジスタのソース端に共通に接続された複数のＶＤＤ電源線と、
少なくとも“１”データの書き込み時に、各ＶＤＤ電源線を介して、所定の５トランジスタセルの、前記第２のＣＭＯＳインバータ回路の前記ＰＭＯＳトランジスタのソース端に、第１の電圧ＶＤＤよりも小さい第２の電圧ＶＤＤ−ΔＶを供給する複数の選択回路とを具備したことを特徴とする半導体記憶装置。 - 前記第２の電圧ＶＤＤ−ΔＶは、前記第１の電圧ＶＤＤの９５％〜７０％程度に設定されることを特徴とする請求項１１に記載の半導体記憶装置。
- 前記複数のＶＤＤ電源線は、さらに、前記複数のビット線にそれぞれ所定個ずつ接続されている前記５トランジスタセルの、前記第１のＣＭＯＳインバータ回路のＰＭＯＳトランジスタのソース端に共通に接続され、
前記複数の選択回路は、少なくとも“１”データの書き込み時に、各ＶＤＤ電源線を介して、前記第１，第２のＣＭＯＳインバータ回路の各ＰＭＯＳトランジスタのソース端に対し、前記第２の電圧ＶＤＤ−ΔＶを供給することを特徴とする請求項１１に記載の半導体記憶装置。 - ラッチ構造を有する、第１，第２のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータ回路、および、前記第１のＣＭＯＳインバータ回路の記憶ノードとビット線との間に接続された、ワード線をゲート入力とする制御用トランジスタを含む複数の５トランジスタセルが、複数のビット線および複数のワード線に対して並列に接続されてなるメモリ構造を有する半導体記憶装置であって、
前記複数のビット線にそれぞれ所定個ずつ接続されている前記５トランジスタセルの、少なくとも、前記第２のＣＭＯＳインバータ回路のＮＭＯＳトランジスタのソース端に共通に接続された複数のＶＳＳ電源線と、
少なくとも“１”データの書き込み時に、各ＶＳＳ電源線を介して、所定の５トランジスタセルの、前記第２のＣＭＯＳインバータ回路の前記ＮＭＯＳトランジスタのソース端に、第１の電圧ＶＳＳよりも大きい第２の電圧ＶＳＳ＋ΔＶを供給する複数の選択回路とを具備したことを特徴とする半導体記憶装置。 - 前記第２の電圧ＶＳＳ＋ΔＶは、前記第１の電圧ＶＳＳの１０５％〜１３０％程度に設定されることを特徴とする請求項１４に記載の半導体記憶装置。
- 前記複数のＶＳＳ電源線は、さらに、前記複数のビット線にそれぞれ所定個ずつ接続されている前記５トランジスタセルの、前記第１のＣＭＯＳインバータ回路のＮＭＯＳトランジスタのソース端に共通に接続され、
前記複数の選択回路は、少なくとも“１”データの書き込み時に、各ＶＳＳ電源線を介して、前記第１，第２のＣＭＯＳインバータ回路の各ＮＭＯＳトランジスタのソース端に対し、前記第２の電圧ＶＳＳ＋ΔＶを供給することを特徴とする請求項１４に記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003047732A JP3906166B2 (ja) | 2003-02-25 | 2003-02-25 | 半導体記憶装置 |
| US10/419,174 US6781870B1 (en) | 2003-02-25 | 2003-04-21 | Semiconductor memory device |
| US10/809,337 US6940746B2 (en) | 2003-02-25 | 2004-03-26 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003047732A JP3906166B2 (ja) | 2003-02-25 | 2003-02-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004259352A true JP2004259352A (ja) | 2004-09-16 |
| JP3906166B2 JP3906166B2 (ja) | 2007-04-18 |
Family
ID=32866582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003047732A Expired - Fee Related JP3906166B2 (ja) | 2003-02-25 | 2003-02-25 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6781870B1 (ja) |
| JP (1) | JP3906166B2 (ja) |
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| Publication number | Publication date |
|---|---|
| US20040165414A1 (en) | 2004-08-26 |
| US6781870B1 (en) | 2004-08-24 |
| US20040179406A1 (en) | 2004-09-16 |
| US6940746B2 (en) | 2005-09-06 |
| JP3906166B2 (ja) | 2007-04-18 |
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| A131 | Notification of reasons for refusal |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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