JP4127523B2 - 半導体集積回路およびその駆動方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、情報を記憶する記憶保持回路と、これに記憶された情報を検索する情報検索回路とを有する情報参照メモリ（内容参照メモリともいう）を備えた半導体集積回路およびその駆動方法に関し、特に、低電圧動作が可能なＳＯＩ（Silicon on Insulator）基板上に設けられた半導体集積回路およびその駆動方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路に対する消費電力削減の要求に伴って、動作電源電圧の低電圧化が進んでおり、その中でも、低電圧動作および低消費電流を実現することが可能なデバイス技術として、ＳＯＩ基板上に電界効果トランジスタ（ＦＥＴ）を形成して回路を構成するＳＯＩ技術が注目されている。
【０００３】
このＳＯＩ技術によって作製されたＳＯＩデバイスは、そのサブスレッショルド特性において、より低い閾値電圧を実現することが可能であり、低電圧動作が可能となっている。しかしながら、ＳＯＩ技術によって、より低い閾値電圧を実現することが可能であっても、回路構成によっては、低電源電圧化によって動作マージンが減少するという問題点がある。このような動作マージンが減少するという問題点を有する回路としては、例えば連想記憶装置に用いられるＣＭＯＳスタティック型記憶装置である内容参照メモリが挙げられる。
【０００４】
図５は、従来の内容参照メモリの一例として、特許文献１に開示されているキャッシュメモリ内蔵型半導体装置における内容参照メモリの１メモリセル分の要部構成を示す回路図である。
【０００５】
図５において、この内容参照メモリセル１００は、情報保持（記憶動作）を行う記憶保持回路１と、情報検索動作を行う情報検索回路２とを有している。
【０００６】
記憶保持回路１は、フリップフロップ動作を行うように接続された第１ＣＭＯＳインバータ回路１３および第２ＣＭＯＳインバータ回路１４と、第１ＮＭＯＳトランジスタ１１および第２ＮＭＯＳトランジスタ１２とによって、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルが構成されている。
【０００７】
第１ＮＭＯＳトランジスタ１１および第２ＮＭＯＳトランジスタ１２はそれぞれのゲート電極がワード線ＷＬとそれぞれ接続されている。第１ＮＭＯＳトランジスタ１１のソース電極およびドレイン電極の一方はビット線ＢＬと接続され、ソース電極およびドレイン電極の他方は第１ＣＭＯＳインバータ回路１３の入力端であって第２ＣＭＯＳインバータ回路１４の出力端である第１ノードＮ１と接続されている。
【０００８】
また、第２ＮＭＯＳトランジスタ１２のソース電極およびドレイン電極の一方はビットバー線ＢＢＬと接続され、ソース電極およびドレイン電極の他方は第２のＣＭＯＳインバータ回路１４の入力端であって第１ＣＭＯＳインバータ回路１３の出力端である第２ノードＮ２と接続されている。
【０００９】
この第１ＮＭＯＳトランジスタ１１および第２ＮＭＯＳトランジスタ１２はそれぞれ、インバータ回路１３，１４とビット線ＢＬおよびビットバー線ＢＢＬとの信号伝達を行うためのＮＭＯＳトランスファーゲートとして機能する。
【００１０】
次に、情報検索回路２は、第３ＮＭＯＳトランジスタ２１、第４ＮＭＯＳトランジスタ２２および第５ＮＭＯＳトランジスタ２３がワイヤード・アンド回路となるように接続され、排他的ＮＯＲ（Exclusive NOR）回路が構成されている。
【００１１】
第３ＮＭＯＳトランジスタ２１は、ソース電極およびドレイン電極の一方がビット線ＢＬと接続され、ゲート電極が第２ノードＮ２と接続され、ソース電極およびドレイン電極の他方が、接続ノードとして第４のＮＭＯＳトランジスタ２２のソース電極およびドレイン電極の一方と直列に接続されてトランスファーゲートとして機能する。
【００１２】
また、第４ＮＭＯＳトランジスタ２２は、ソース電極およびドレイン電極の他方がビットバー線ＢＢＬと接続され、そのゲート電極が第１ノードＮ１と接続されている。
【００１３】
さらに、第５ＮＭＯＳトランジスタ２３は、そのゲート電極が第３ＮＭＯＳトランジスタ２１および第４ＮＭＯＳトランジスタ２２の接続ノードと接続され、ソース電極が接地線に接続され、ドレイン電極が検索結果出力線ＭＬに接続されており、検索結果出力線ＭＬを接地レベルにプルダウンするように機能する。
【００１４】
このようなメモリセルが、行方向および列方向にそれぞれ複数、マトリクス状に配列されてメモリセルアレイが構成されている。
【００１５】
上記構成により、以下、その動作を説明する。
【００１６】
図５に示すように、まず、内容参照メモリセル１００を用いた連想記憶装置において、情報検索動作を行う場合には、情報検索動作が行われる前に、予めビット線ＢＬおよびビットバー線ＢＢＬがグランドレベルにプリディスチャージされ、検索結果出力線ＭＬが電源電位（Ｈレベル）にプリチャージされる。
【００１７】
次に、検索データと、この検索データに対して極性が反対になっている反転検索データとがそれぞれ、ビット線ＢＬおよびビットバー線ＢＢＬに供給される。検索動作時、ワード線ＷＬはＬレベルとされており、第１のＮＭＯＳトランジスタ１１および第２ＮＭＯＳトランジスタ１２はオフ状態となっている。このオフ状態で、ビット線ＢＬに供給された検索データと、記憶セル部である記憶保持回路１に保持されている記憶情報とが一致した場合には、第５ＮＭＯＳトランジスタ２３がオフ状態であり、検索結果出力線ＭＬの電位が電源電位（Ｈレベル）に保持されるため、この検索結果出力線ＭＬに接続された内容参照メモリセル１００に検索データと同一の情報が記憶されていることが判明する。
【００１８】
また、ビット線ＢＬに供給された検索データと、記憶セル部である記憶保持回路１に保持されている記憶情報とが一致しない場合には、検索結果出力線ＭＬが第５のトランジスタ２３によって接地電位に接続されてＬレベルとなる。このため、この検索結果出力線ＭＬに接続された内容参照メモリセル１００には検索データと同一の情報が記憶されていないことが分かる。
【００１９】
また、この連想記憶装置において、読み出し動作を行う場合には、通常、読み出し動作が開始される前に、予めビット線ＢＬが電源電位（Ｈレベル）にプリチャージされ、プリチャージ終了後に、ワード線ＷＬがハイレベル状態にされる。これによって、トランスファーゲートとして機能する第２のＮＭＯＳトランジスタ１１および第３ＮＭＯＳトランジスタ１２が導通状態となり、フリップフロップ接続された第１ＣＭＯＳインバータ回路１３および第２ＣＭＯＳインバータ回路１４によって記憶された情報がビット線ＢＬおよびビットバー線ＢＢＬに伝達されて読み出される。
【００２０】
以下に、電源電圧を低電圧化した場合について、ＮＭＯＳトランジスタ（ＮＭＯＳトランスファーゲート）の特性を説明する。ＮＭＯＳトランスファーゲートにおいて、”０”レベル（Ｌレベル）が伝達される場合には信号の劣化は生じないが、”１”レベル（Ｈレベル）が伝達される場合にはＮＭＯＳトランスファーゲートのスレッシュダウンが起こるため、信号の劣化が生じる。例えば、ＮＭＯＳトランスファーゲートのゲート電極に電源電圧Ｖｃｃが印加されると、出力電位としては、（Ｖｃｃ−Ｖｔｈ）が伝達されることになる。ここで、Ｖｔｈは、ＮＭＯＳトランスファーゲート（ＮＭＯＳトランジスタ）の閾値電圧である。
【００２１】
このような信号の劣化は、フリップフロップ接続されたＣＭＯＳインバータ回路１３および１４においても生じる。しかしながら、一般的な記憶装置において、書き込み動作時にはビット線ＢＬおよびビットバー線ＢＢＬに対して互いに反転した信号が書き込まれるため、何れか一方には信号の劣化が無い”０”レベルの信号が入力されることになり、フリップフロップ動作によって、”１”レベル書き込み側の動作も安定化される。
【００２２】
また、一般的な記憶装置において、読み出し動作時には、ビット線ＢＬおよびビットバー線ＢＢＬにセンスアンプ（図示せず）が接続されているため、書き込み動作時と同様に、信号の劣化が無い”０”レベルの信号が伝達されることによって、ビット線ＢＬおよびビットバー線ＢＢＬの動作が安定化される。
【００２３】
これに対して、情報検索回路２は、ＮＭＯＳトランジスタ（ＮＭＯＳトランスファーゲート）２１および２２のみによって構成されており、記憶保持回路１のように動作を安定化させるように構成されておらず、また、動作を安定化させるような周辺回路も設けられていないため、ビット線ＢＬに電源電圧（Ｖｃｃ）レベルの検索データが入力された場合には、信号の劣化によって動作マージンが減少するという問題が生じる。このような動作マージンの減少は、電源電圧が低電圧化された場合には、特に問題になる。
【００２４】
このような動作マージン減少の問題を解決するために、例えば特許文献２には、選択されたワード線ＷＬを、電源電圧Ｖｃｃを越える高いレベルにブースト（昇圧）させることによって、メモリ動作の安定化を図った半導体メモリが開示されている。
【００２５】
図６は、特許文献２に開示されているワード線選択回路の構成例を示す回路図である。
【００２６】
図６において、このワード線選択回路１１０は、行デコーダ回路ＮＤ１と、ＰＭＯＳトランジスタＱＰ１およびＱＰ２とＮＭＯＳトランジスタＱＮ１およびＱＮ２とを有するワード線駆動回路３と、ブースト電圧発生回路４とを有している。
【００２７】
ＰＭＯＳトランジスタＱＰ１およびＱＰ２は、ドレイン電極とゲート電極とが交差接続され、それぞれのソース電極がブースト電圧発生回路４の出力端と接続されている。また、ＮＭＯＳトランジスタＱＮ１は、ゲート電極が行デコーダＮＤ１の出力端と接続され、そのソース電極がＰＭＯＳトランジスタＱＰ２のゲート電極とＰＭＯＳトランジスタＱＰ１のドレイン電極との接続ノードおよびワード線ＷＬと接続され、そのドレイン電極が接地線と接続されており、ワード線ＷＬをプルダウンするように機能する。また、ＮＭＯＳトランジスタＱＮ２は、ゲート電極が電源電圧Ｖｃｃと接続され、ドレイン電極が行デコーダＮＤ１の出力端と接続され、そのソース電極がＰＭＯＳトランジスタＱＰ１のゲート電極とＰＭＯＳトランジスタＱＰ２のドレイン電極との接続ノードと接続されており、トランスファーゲートとして機能する。
【００２８】
このワード線選択回路３において、ワード線ＷＬの選択時には、行デコーダＮＤ１からの出力がＬレベルとされ、ＮＭＯＳトランジスタＱＮ２がオン状態、ＱＮ１がオフ状態となる。これによって、ＰＭＯＳトランジスタＱＰ１がオン状態、ＰＭＯＳトランジスタＱＰ２がオフ状態となり、ワード線ＷＬにはブースト電圧発生回路４からの出力電圧Ｖｂｏｕｔ（ブースト電圧）が出力される。
【００２９】
この電圧Ｖｂｏｕｔは、ブースト電圧発生回路４内の昇圧回路（図示せず）により発生された電圧であり、電源電圧Ｖｃｃよりも高い電位であるため、ワード線ＷＬは電源電圧Ｖｃｃよりも昇圧されることになり、メモリ動作の安定化を図ることができる。
【００３０】
図６に示すような回路をＮＭＯＳトランジスタ（ＮＭＯＳトランスファーゲート）のゲート電極を駆動するために用いることによって、トランスファーゲートにおいて”１”レベルの信号を伝達する際の信号の劣化を防ぎ、動作の安定化を図ることが可能になる。
【００３１】
しかしながら、図６に示すブースト（昇圧）回路を図５に示す内容参照メモリセルの情報検索回路２に適用しても、メモリセル１個当たりのトランジスタ数が増加し、製造コストが高くなるという問題が生じる。
【００３２】
【特許文献１】
特開平３−２８６４９５号公報
【特許文献２】
特開平８−２５５４８６号公報
【００３３】
【発明が解決しようとする課題】
上述したように、従来の内容参照メモリ１００，１１０には、以下のような問題点がある。
【００３４】
図５に示す内容参照メモリ１００では、低電圧動作において、情報検索回路２の動作マージンが少ない構成となっている。また、情報検索動作の安定化を図るために、図５の情報検索回路２に図６のブースト電圧発生回路４を設けた場合には、メモリセル１個当たりのトランジスタ数が大幅に増加し、製造コストが高価なものとなるという問題がある。
【００３５】
本発明は、上記従来の問題を解決するもので、情報検索動作時にＮＭＯＳトランスファーゲートにおいて”１”レベルの信号の伝達を改善することにより、低電圧動作においても安定化した情報検索動作を実現できる半導体集積回路およびその駆動方法を提供することを目的とする。
【００３６】
【課題を解決するための手段】
本発明の半導体集積回路は、ＳＯＩ（ Silicon on Insulator ）基板上に、情報を保持する記憶保持回路と、該記憶保持回路に記憶された情報を検索可能とする情報検索回路とを有する情報参照メモリセルと、前記記憶保持回路に電源電圧を供給する第１電源線とが設けられた半導体集積回路において、前記記憶保持回路は、フリップフロップ接続された第１および第２のＣＭＯＳインバータ回路を有するスタティックランダムメモリセルと、該スタティックランダムメモリセルとビット線およびビットバー線との間にそれぞれ設けられたトランスファゲート手段と、を有し、前記トランスファゲート手段は、制御電極がワード線と接続され、両駆動電極の一方が前記ビット線と接続され、両駆動電極の他方が前記第１のＣＭＯＳインバータ回路の入力端であって前記第２のＣＭＯＳインバータ回路の出力端である第１ノードと接続された第１ＮＭＯＳトランジスタと、制御電極が前記ワード線と接続され、両駆動電極の一方が前記ビットバー線と接続され、両駆動電極の他方が前記第２のＣＭＯＳインバータ回路の入力端であって前記第１のＣＭＯＳインバータ回路の出力端である第２ノードと接続された第２ＮＭＯＳトランジスタと、を有し、前記情報検索回路は、両駆動電極の一方が前記ビット線または第１論理回路の出力端と接続され、制御電極が前記第２ノードと接続された第３ＮＭＯＳトランジスタと、両駆動電極の一方が前記ビットバー線または第２論理回路の出力端と接続され、制御電極が前記第１ノードと接続された第４ＮＭＯＳトランジスタと、制御電極が、前記第３および第４ＮＭＯＳトランジスタそれぞれの両駆動電極の他方同士が直列に接続された第３ノードと接続され、両駆動電極の一方が接地線または基準電位線に接続され、両駆動電極の他方が情報検索結果出力線に接続された第５ＮＭＯＳトランジスタと、を有し、前記第１電源線に、前記情報参照メモリセルの周辺回路に用いられる他の電源電圧Ｖｃｃよりも、前記第３および第４ＮＭＯＳトランジスタの閾値電圧（Ｖｔｈ）以上の高い電源電圧（Ｖｃｃ＋α、α＞＝Ｖｔｈ）が供給されていることを特徴とし、そのことにより上記目的が達成される。
【００３７】
好ましくは、本発明の半導体集積回路において、前記第１論理回路および第２論理回路の電源電圧入力端が前記第１電源線と接続されている。
【００３８】
さらに、好ましくは、本発明の半導体集積回路において、前記第１および第２のＣＭＯＳインバータ回路および前記第１〜第５ＮＭＯＳトランジスタが低閾値完全空乏型電界効果トランジスタによって構成されている。
【００３９】
さらに、好ましくは、本発明の半導体集積回路において、前記第１および第２のＣＭＯＳインバータ回路が高閾値完全空乏型電界効果トランジスタによって構成され、前記第１〜第５ＮＭＯＳトランジスタが低閾値完全空乏型電界効果トランジスタによって構成されている。
【００４０】
さらに、好ましくは、本発明の半導体集積回路において、前記電源電圧Ｖｃｃが供給される第２電源線が、前記内容参照メモリセルの周囲に設けられたセンスアンプ、アドレスデコーダおよび情報検索結果出力線のプリチャージ用回路と接続されている。
【００４１】
本発明の半導体集積回路の駆動方法は、ＳＯＩ（ Silicon on Insulator ）基板上に、情報を保持する記憶保持回路と、該記憶保持回路に記憶された情報を検索可能とする情報検索回路とを有する情報参照メモリセルが設けられた半導体集積回路の駆動方法であって、該半導体集積回路は、前記記憶保持回路が、フリップフロップ接続された第１および第２のＣＭＯＳインバータ回路を有するスタティックランダムメモリセルと、該スタティックランダムメモリセルとビット線およびビットバー線との間にそれぞれ設けられたトランスファゲート手段と、を有し、前記トランスファゲート手段は、制御電極がワード線と接続され、両駆動電極の一方が前記ビット線と接続され、両駆動電極の他方が前記第１のＣＭＯＳインバータ回路の入力端であって前記第２のＣＭＯＳインバータ回路の出力端である第１ノードと接続された第１ＮＭＯＳトランジスタと、制御電極が前記ワード線と接続され、両駆動電極の一方が前記ビットバー線と接続され、両駆動電極の他方が前記第２のＣＭＯＳインバータ回路の入力端であって前記第１のＣＭＯＳインバータ回路の出力端である第２ノードと接続された第２ＮＭＯＳトランジスタと、を有し、前記情報検索回路は、両駆動電極の一方が前記ビット線または第１論理回路の出力端と接続され、制御電極が前記第２ノードと接続された第３ＮＭＯＳトランジスタと、両駆動電極の一方が前記ビットバー線または第２論理回路の出力端と接続され、制御電極が前記第１ノードと接続された第４ＮＭＯＳトランジスタと、制御電極が、前記第３および第４ＮＭＯＳトランジスタそれぞれの両駆動電極の他方同士が直列に接続された第３ノードと接続され、両駆動電極の一方が接地線または基準電位線に接続され、両駆動電極の他方が情報検索結果出力線に接続された第５ＮＭＯＳトランジスタと、を有し、該駆動方法は、前記第１電源線に、前記情報参照メモリセルの周辺回路に用いられる他の電源電圧Ｖｃｃよりも、前記第３および第４ＮＭＯＳトランジスタの閾値電圧（Ｖｔｈ）以上の高い電源電圧（Ｖｃｃ＋α、α＞＝Ｖｔｈ）を供給することを特徴とし、そのことにより上記目的が達成される。
【００４８】
上記構成により、以下に、本発明の作用について説明する。
【００４９】
本発明にあっては、低閾値で低電圧動作可能な完全空乏型ＦＥＴをＳＯＩ基板上に設けた内容参照メモリセルにおいて、情報保持動作を行う記憶保持回路を構成するＣＭＯＳインバータ回路（第１のＣＭＯＳインバータ回路および第２のＣＭＯＳインバータ回路）に供給される電源電圧を、他の部分に供給される電源電圧よりも高くすることにより、検索回路を構成するＮＭＯＳトランスファーゲート（第３のＮＭＯＳトランジスタおよび第４のＮＭＯＳトランジスタ）においてゲート電極に印加される電圧を高くすることが可能となる。したがって、図５に示す従来の内容参照メモリのように、低電圧動作時に特に問題となる、検索回路を構成するＮＭＯＳトランスファーゲートにおける”１”レベルの信号の伝達が劣化することを防ぎ、検索出力結果線ＭＬの電圧をプルダウンするトランジスタ（第５のトランジスタ）を充分にオフさせることができるため、検索回路の動作安定化を図ることが可能となる。また、図６に示すブースト電圧発生回路を用いた場合のように、トランジスタ追加によって１メモリセル当たりの面積が増えることもない。
【００５０】
また、情報保持動作を行う記憶保持回路を構成するＣＭＯＳインバータ回路を高閾値完全空乏型電界効果トランジスタにて構成することにより、スタンバイ時のリーク電流を削減して低消費電力を実現することも可能である。
【００５１】
さらに、検索回路において、記憶保持回路の記憶状態と比較される信号を、ビット線ではなく、他の論理回路（第１の論理回路および第２の論理回路）から供給することによって、ビット線の負担を削減して、書き込み／読み出し動作を高速化することが可能となる。
【００５２】
【発明の実施の形態】
以下に、本発明の半導体集積回路の実施形態１〜４について、図面を参照しながら説明する。
【００５３】
（実施形態１）
図１は、本発明の半導体集積回路の実施形態１である連想記憶装置において、内容参照メモリの１メモリセル分の要部構成を示す回路図である。なお、図１では、図５の内容参照メモリ１００において、記憶保持回路１のＣＭＯＳインバータ１３および１４をトランジスタによって示している。記憶保持回路１以外のトランジスタやノードは、図５と同じ符号を用いて示している。
【００５４】
図１において、情報参照メモリセルである内容参照メモリセル２００は、図５に示す内容参照メモリセル１００の場合と同様、情報保持（記憶動作）を行う記憶保持回路１と、情報の検索動作を行う情報検索回路２とを有している。内容参照メモリセル２００が内容参照メモリセル１００の場合と異なるのは、記憶保持回路１を構成するＣＭＯＳインバータ回路１３に電源電圧を供給する第１電源線に、ＣＳＭＯインバータ回路１３以外の内容参照メモリセル２００またはその周辺回路に他の電源電圧Ｖｃｃを供給する第２電源線よりも高い電源電圧Ｖｃｃ＋αを供給する点である。これについて、以下に詳細に説明する。
【００５５】
記憶保持回路１は、第１ＣＭＯＳインバータ回路１３および第２ＣＭＯＳインバータ回路１４と、第１ＮＭＯＳトランジスタ１１および第２ＮＭＯＳトランジスタ１２とによって、スタティックランダムアクセスメモリ（ＳＲＡＭ）を構成している。
【００５６】
この第１ＣＭＯＳインバータ回路１３は低閾値完全空乏型ＰＭＯＳトランジスタＱ１１およびＱ１２によって構成され、第２ＣＭＯＳインバータ回路１４は低閾値完全空乏型ＮＭＯＳトランジスＱ２１およびＱ２２によって構成されており、これら一対のインバータ回路１３および１４がフリップフロップ動作を行うように接続されている。
【００５７】
ＰＭＯＳトランジスタＱ１１およびＱ１２のソース電極は、第１電源線に接続されている。この第１電源線は、全てのメモリセルの記憶保持回路１において、フリップフロップ接続された第１ＣＭＯＳインバータ回路１３のＰＭＯＳトランジスタのソース電極に接続されており、その他のトランジスタには接続されていない。また、図１に示す内容参照メモリセル２００および、それ以外の周辺回路、例えばメモリセル周辺のセンスアンプやアドレスデコーダ、検索線のプリチャージ用回路などは、第１電源線とは異なる第２電源線に接続されている。この第１電源線の電位Ｖｃｃ＋αは、第２電源線の電位Ｖｃｃに比べてαだけ高い電位に設定されている。
【００５８】
第１ＮＭＯＳトランジスタ１１および第２ＮＭＯＳトランジスタ１２は、図５に示す内容参照メモリセル１００の場合と同様に、それぞれのゲート電極（制御電極）がワード線ＷＬとそれぞれ接続されている。第１ＮＭＯＳトランジスタ１１のソース電極およびドレイン電極の一方（両駆動電極の一方）はビット線ＢＬと接続され、ソース電極およびドレイン電極の他方（両駆動電極の他方）は第１ＣＭＯＳインバータ回路１３の入力であって第２のＣＭＯＳインバータ回路１４の出力である第１ノードＮ１と接続されている。また、第２ＮＭＯＳトランジスタ１２のソース電極およびドレイン電極の一方はビットバー線ＢＢＬと接続され、ソース電極およびドレイン電極の他方は第２ＣＭＯＳインバータ回路１４の入力であって第１のＣＭＯＳインバータ回路８の出力である第２のノードＮ２と接続されている。この第１ＮＭＯＳトランジスタ１１および第２ＮＭＯＳトランジスタ１２はそれぞれ、インバータ回路１３および１４と、ビット線ＢＬおよびビットバー線ＢＢＬとの信号の伝達を行うためのＮＭＯＳトランスファーゲートとして機能する。
【００５９】
また、情報検索回路２は、図５に示す内容参照メモリセル１００の場合と同様に、第３ＮＭＯＳトランジスタ２１、第４ＮＭＯＳトランジスタ２２および第５ＮＭＯＳトランジスタ２３がワイヤード・アンド回路となるように接続され、排他的ＮＯＲ（Exclusive NOR）回路が構成されている。
【００６０】
第３ＮＭＯＳトランジスタ２１は、ソース電極およびドレイン電極の一方がビット線ＢＬと接続され、ゲート電極が第２のノードＮ２と接続され、ソース電極およびドレイン電極の他方が、第３ノード（接続ノード）として第４のＮＭＯＳトランジスタ２２のソース電極およびドレイン電極の他方と直列に接続されている。
【００６１】
また、第４のＮＭＯＳトランジスタ２２は、ソース電極およびドレイン電極の一方がビットバー線ＢＢＬと接続され、そのゲート電極が第１のノードＮ１と接続されている。
【００６２】
この第３ＮＭＯＳトランジスタ２１および第４ＮＭＯＳトランジスタ２２は、情報検索動作時に、それぞれ、検索データが供給されるビット線ＢＬおよびビットバー線ＢＢＬと第５ＮＭＯＳトランジスタ２３のゲート電極との間で信号（データ）を伝達するためのトランスファーゲートとして機能する。
【００６３】
第５ＮＭＯＳトランジスタ２３は、そのゲート電極が第３ＮＭＯＳトランジスタ２１および第４ＮＭＯＳトランジスタ２２の第３ノード（接続ノード）と接続され、そのソース電極が接地線に接続され、そのドレイン電極が検索結果出力線ＭＬに接続されている。この第５ＮＭＯＳトランジスタ２３は、情報検索動作時に、検索結果出力線ＭＬを接地レベルにプルダウン可能に機能する。
【００６４】
このような単位メモリセルが、行方向および列方向にそれぞれ複数、マトリクス状に配列されて、メモリセルアレイが構成されている。
【００６５】
上記構成により、以下、その作用を説明する。
【００６６】
この内容参照メモリセル２００を用いた連想記憶装置において、検索動作を行う場合には、検索動作が行われる前に、まず、予めビット線ＢＬおよびビットバー線ＢＢＬがグランドレベルにプリディスチャージされ、検索結果出力線ＭＬが電源電位（Ｈレベル）にプリチャージされる。
【００６７】
次に、検索データと、この検索データに対して極性が反対となっている反転検索データとがそれぞれ、ビット線ＢＬおよびビットバー線ＢＢＬにそれぞれ供給される。検索動作時、ワード線ＷＬはＬレベルとされており、第１ＮＭＯＳトランジスタ１１および第２ＮＭＯＳトランジスタ１２はオフ状態となっている。
【００６８】
この状態で、ビット線ＢＬに供給された検索データと、記憶セル部である記憶保持回路１に保持されている記憶情報とが一致した場合には、第５ＮＭＯＳトランジスタ２３がオフ状態で、検索結果出力線ＭＬの電位が電源電位（Ｈレベル）に保持されるため、この検索結果出力線ＭＬに接続された内容参照メモリセルに検索データと同一の情報が記憶されていることが判明する。
【００６９】
また、ビット線ＢＬに供給された検索データと、記憶セル部である記憶保持回路１に保持されている記憶情報とが一致しない場合には、第５ＮＭＯＳトランジスタ２３がオン状態となり、検索結果出力線ＭＬが第５トランジスタ２３によって接地電位と接続されてＬレベルとなるため、この検索結果出力線ＭＬに接続された内容参照メモリセル２００には検索データと同一の情報が記憶されていないことが分かる。
【００７０】
本実施形態１の内容参照メモリセル２００においては、この情報検索動作時に、ＮＭＯＳトランスファーゲート（ＮＭＯＳトランジスタ２１および２２）の”１”レベルを伝達する能力が補われ、情報検索動作を安定化させることができる。具体的には、第１電源線の電位（Ｖｃｃ＋α）が、第２電源線の電位（Ｖｃｃ）と比べて、ＮＭＯＳトランジスタ２１および２２の閾値電圧（Ｖｔｈ）を超える高い電位になるように、（α＞＝Ｖｔｈ）と設定すれば、第５ＮＭＯＳトランジスタ２３のゲート電極には、検索線として用いられるビット線ＢＬがプリチャージされた電位である第２電源線の電位（Ｖｃｃ）までの電位が印加されるため、ＮＭＯＳトランジスタ２３は十分にオフ状態となり、検索結果出力線ＭＬをグランドレベルにプルダウンする能力が安定化する。
【００７１】
また、情報検索動作実行時には、ワード線ＷＬは”Ｌ”レベルであり、記憶保持回路１を構成するＮＭＯＳトランジスタ１１および１２はオフ状態であるが、第１の電源線の電位を高く設定しすぎると、ＮＭＯＳトランジスタ１１および１２のドレイン電極−ソース電極間でブレークダウン現象が発生してドレイン電極−ソース電極間が導通してしまう。したがって、第１の電源線の電位は、デバイス条件やプロセス条件上に上限値がある。例えば、低電圧ＳＯＩデバイスにおいては、電源電圧０．５Ｖ、トランジスタの閾値電圧０．１５Ｖ程度であるため、閾値電圧のばらつきを考慮して、本実施形態１における第１電源線の電位を１．０Ｖ、第２の電源線の電位を０．５Ｖとした場合、上述したようなＮＭＯＳトランジスタ１１および１２におけるブレークダウン現象は発生せず、安定した情報検索動作を実現することができる。
【００７２】
また、本実施形態１の内容参照メモリ２００において、情報読み出し動作時にビット線ＢＬおよびビットバー線ＢＢＬに出力される電位は、ワード線ＷＬの電位によって決定されるため、第１の電源線の電圧レベルに依存しない。このとき、ＮＭＯＳトランスファーゲート（ＮＭＯＳトランジスタ１１および１２）が”１”レベルの信号をビット線ＢＬに伝達する能力は劣化しているが、通常、半導体集積回路には内容参照メモリ２００の周辺回路としてセンスアンプが搭載されており、ビット線ＢＬおよびビットバー線ＢＢＬの相対電位でデータが判定されて読み出されるため、第１の電源線の電位を高電位にしても、情報の読み出し動作に問題は生じない。
【００７３】
また、本実施形態１の内容参照メモリ２００において、情報の書き込み動作時には、第１電源線の電位が周辺回路に接続された第２電源線の電位よりも所定の電圧以上高く設定されているため、ＣＭＯＳインバータ回路１３および１４の反転レベルが高くなる。
【００７４】
これによって、ＮＭＯＳトランジスタ１１および１２の何れか一方から伝達されるＶｃｃ−Ｖｔｈ（ＶｔｈはＮＭＯＳトランジスタ１１および１２の閾値電圧）の信号の書き込みに対して影響が生じるように思われるが、”０”レベルの信号の書き込みに対するＰＭＯＳトランジスタＱ１１およびＱ１２からの”１”レベルの信号出力能力が、電源電位が高くなっている分だけ高められるため、”１”レベルの信号の書き込みが補われ、全体として情報の書き込み動作に問題は生じない。
【００７５】
以上のように、本実施形態１の半導体集積回路の内容参照メモリセル２００においては、特許文献１に開示されている図５に示す内容参照メモリセル１００とは電源構成が異なっており、図５に示す内容参照メモリセル１００のように、動作電圧を低電圧化にしたときに情報検索動作が不安定になることはない。
【００７６】
また、本実施形態１の半導体集積回路の内容参照メモリセル２００においては、特許文献２に開示されている図６に示すワード線選択回路１１０のように、ＮＭＯＳトランスファーゲートのゲート電極を昇圧させて”１”レベルの信号の伝達能力を向上させるためにトランジスタ数が大幅に増えてチップ面積が増加するという問題は生じない。
【００７７】
（実施形態２）
図２は、本発明の半導体集積回路の実施形態２である連想記憶装置において、内容参照メモリの１メモリセル分の要部構成を示す回路図である。
【００７８】
図２において、この内容参照メモリセル２００においては、記憶保持回路１のＣＭＯＳインバータ１３および１４が、図１に示す内容参照メモリセル２００のように低閾値完全空乏型トランジスタＱ１１、Ｑ１２、Ｑ２１およびＱ２２ではなく、それらに代えて、高閾値完全空乏型トランジスタＱ１３、Ｑ１４、Ｑ２３およびＱ２４によって構成されている。
【００７９】
この構成によれば、記憶保持回路１Ａが非動作状態であるときに、そのリーク電流を削減することができる。
【００８０】
本実施形態２の半導体集積回路においても、上記実施形態１と同様に、図５に示す内容参照メモリセル１００のように、動作電圧を低電圧化にしたときに情報検索動作が不安定になることはない。また、特許文献２に開示されている図６に示すワード線選択回路１１０のように、ＮＭＯＳトランスファーゲートのゲート電極を昇圧させて”１”レベルの信号の伝達能力を向上させるためにトランジスタ数が増えてチップ面積が増加するという問題も生じない。
【００８１】
（実施形態３）
図３は、本発明の半導体集積回路の実施形態３である連想記憶装置において、内容参照メモリの１メモリセル分の要部構成を示す回路図である。
【００８２】
図３において、この内容参照メモリセル２２０においては、情報検索回路２を構成するＮＭＯＳトランジスタ２１および２２のソース電極およびドレイン電極の一方が、図１に示す内容参照メモリセル２００のようにビット線ＢＬおよびビットバー線ＢＢＬにそれぞれ接続されるのではなく、第１の論理回路１７ａおよび第２の論理回路１７ｂとそれぞれ接続されている。これによって、情報検索回路２では、記憶保持回路１の記憶状態が、ビット線ＢＬおよびビットバー線ＢＢＬからの信号ではなく、論理回路１７ａおよび１７ｂからの信号と比較される。
【００８３】
この構成によれば、ビット線ＢＬおよびビットバー線ＢＢＬの負荷を削減して情報の書き込み動作／読み出し動作を高速化すると共に、内容参照メモリ２２０としての機能を実現することができる。
【００８４】
本実施形態３の半導体集積回路においても、上記実施形態１の場合と同様に、図５に示す内容参照メモリセル１００のように、動作電圧を低電圧化にしたときに情報の検索動作が不安定になることはない。また、特許文献２に開示されている図６に示すワード線選択回路１１０のように、ＮＭＯＳトランスファーゲートのゲート電極を昇圧させて”１”レベルの信号の伝達能力を向上させるためにトランジスタ数が大幅に増えてチップ面積が増加するという問題も生じない。
【００８５】
また、本実施形態３の半導体集積回路においても、上記実施形態２の場合と同様に、ＣＭＯＳインバータ回路１３および１４を、高閾値完全空乏型トランジスタＱ１３、Ｑ１４、Ｑ２３およびＱ２４にて構成することによって、記憶保持回路１Ａが非動作状態であるときに、リーク電流を削減することができる。
【００８６】
（実施形態４）
図４は、本発明の半導体集積回路の実施形態４である連想記憶装置において、内容参照メモリの１メモリセル分の要部構成を示す回路図である。
【００８７】
図４において、この内容参照メモリセル２３０では、記憶保持回路１の記憶状態と比較される信号を出力する論理回路１７ａおよび１７ｂが、第１電源線と接続されている。
【００８８】
本実施形態４において、第１電源線の電位をＶｃｃ＋α（α＝Ｖｔｈ；ＶｔｈはＮＭＯＳトランジスタの閾値電圧）に設定した場合、ＮＭＯＳトランジスタ２３のゲート電極に入力される電圧は電源電圧Ｖｃｃとなり、これは実施形態３に示したように論理回路１７ａおよび１７ｂの電源電圧がＶｃｃの場合と「同じ」である。この場合の「同じ」ということの意味について、以下に説明する。
【００８９】
ＮＭＯＳトランジスタ２３のゲート電極すなわちＮ３の電位はＮＭＯＳトランジスタ２１および２２のゲート電位に基本的に依存する。ＮＭＯＳトランジスタ２１、２２のゲート電位からＶｔｈダウンした電位がＮ３に印加されＮ４の電位には依存しない。実際は、Ｎ４に依存するケースがある。Ｎ４の電位をＶＮ４、Ｎ３の電位をＶＮ３、ＮＭＯＳ２１のゲート電位をＶ２１として、以下に例を示す。
【００９０】
Ｖ２１＝５Ｖ、ＶＮ４＝５Ｖの時、ＶＮ３＝Ｖ２１―Ｖｔｈ
Ｖ２１＝５Ｖ、ＶＮ４＝６Ｖの時、ＶＮ３＝Ｖ２１―Ｖｔｈ
Ｖ２１＝５Ｖ、ＶＮ４＝２Ｖの時、ＶＮ３＝２Ｖ。
【００９１】
即ち、ＶＮ３の電位はＶＮ４に依存して上昇するが、上昇可能な電位レベルはＶ２１により律束され、最大電位はＶ２１−Ｖｔｈであるということになる。
【００９２】
この項目ではＮ４の電位レベルがどうであれ、ＮＭＯＳ２１のゲート電位からＶｔｈダウンした電位が印加されるケースを、上記実施形態３、本実施形態４に場合分けして説明することを趣旨としている。
【００９３】
これに対して、第１電源線の電位がＶｃｃ＋Ｖｔｈを超えるように設定、例えばＶｃｃ＋２Ｖｔｈに設定された場合には、ＮＭＯＳトランジスタ２３のゲート電極に入力される電圧はＶｃｃ＋Ｖｔｈとなり、情報の検索動作をさらに安定化して行うことができる。
【００９４】
したがって、本実施形態４の半導体集積回路においても、上記実施形態１の場合と同様に、図５に示す従来の内容参照メモリセル１００のように、動作電圧を低電圧化にしたときに情報検索動作が不安定になることはない。また、特許文献２に開示されている図６に示す従来のワード線選択回路１１０のように、ＮＭＯＳトランスファーゲートのゲート電極を昇圧させて”１”レベルの信号の伝達能力を向上させるためにトランジスタ数が大幅に増えてチップ面積が増加するという問題も生じない。
【００９５】
また、本実施形態４の半導体集積回路においても、上記実施形態３の場合と同様に、ビット線ＢＬおよびビットバー線ＢＢＬの負荷を削減して情報の書き込み動作／読み出し動作を高速化すると共に、内容参照メモリ２３０としての機能を良好に実現することができる。
【００９６】
さらに、本実施形態４の半導体集積回路においても、上記実施形態２と同様に、ＣＭＯＳインバータ回路１３および１４を、高閾値完全空乏型トランジスタＱ１３、Ｑ１４、Ｑ２３およびＱ２４にて構成することによって、記憶保持回路１Ａが非動作状態であるときに、リーク電流を削減することができる。
【００９７】
以上により、上記実施形態１〜４によれば、ＳＯＩ基板上に、情報保持を行なう記憶保持回路１（または１Ａ）と、情報検索動作を行う情報検索回路２とからなる内容参照メモリセル２００（または、２１０、２２０または２３０）が設けられた半導体集積回路において、記憶保持回路１（または１Ａ）を構成するＣＭＯＳインバータ回路１３、１４（または１５、１６）に電源電圧を供給する第１の電源線を有し、第１の電源線には、ＣＳＭＯインバータ回路１３、１４（または１５、１６）以外の周辺回路部分に電源電圧を供給する第２の電源線よりも所定電圧以上の高い電源電圧が供給される。これによって、ＮＭＯＳトランジスタ２１、２２の各ゲート電極に印加される電圧が昇圧されるため、ＮＭＯＳトランジスタ２１、２２において”１”レベルの信号の伝達劣化を抑制または防いで、ＮＭＯＳトランジスタ２３を充分にオフさせて、低電圧動作においても安定化した検索動作を実現することができる。
【００９８】
【発明の効果】
以上により、本発明によれば、低閾値低電圧動作可能な完全空乏型ＳＯＩＦＥＴによって実現される内容参照メモリにおいて、情報保持動作を行うＣＭＯＳインバーター回路に供給される電源電圧を他の部分に供給される電源電圧よりも高く設定することにより、低電圧動作時に特に問題となる、検索回路を構成するＮＭＯＳトランスファーゲートにおける”１”レベルの信号の伝達の劣化を防ぎ、検索動作の安定化を実現することができる。
【００９９】
また、情報保持動作を行うＣＭＯＳインバーター回路を高閾値完全空乏型電界効果トランジスタにて構成することにより、検索動作の安定化を実現すると共に、低消費電力化を実現することも可能である。
【０１００】
また、記憶保持回路の記憶状態と比較される信号を他の論理回路から出力することによって、書き込み動作／読み出し動作を高速化すると共に内容参照メモリとしての機能を実現することができる。
【０１０１】
さらに、記憶保持回路の記憶状態と比較される信号を出力する論理回路に、ＣＭＯＳインバーター回路に供給される電源電圧と同様に、他の部分に供給される電源電圧よりも高い電源電圧を供給することによって、検索回路の動作をさらに安定化することができる。
【０１０２】
本発明によれば、従来の内容参照メモリのような低電圧動作時における動作不安定や、従来の昇圧回路のようなトランジスタ追加によるサイズ増加などといった問題を解決することができる。このように、本発明によれば、近年の半導体集積回路に対する消費電力削減の要求に伴って、動作電源電圧を低下させた低消費電力で小型化された半導体集積回路を実現することができるため、非常に有用である。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の実施形態１である連想記憶装置において、内容参照メモリの１メモリセル分の要部構成を示す回路図である。
【図２】本発明の半導体集積回路の実施形態２である連想記憶装置において、内容参照メモリの１メモリセル分の要部構成を示す回路図である。
【図３】本発明の半導体集積回路の実施形態３である連想記憶装置において、内容参照メモリの１メモリセル分の要部構成を示す回路図である。
【図４】本発明の半導体集積回路の実施形態４である連想記憶装置において、内容参照メモリの１メモリセル分の要部構成を示す回路図である。
【図５】従来のキャッシュ内蔵型半導体装置において、内容参照メモリの１メモリセル分の要部構成例を示す回路図である。
【図６】従来のワード線選択回路の要部構成を示す回路図である。
【符号の説明】
１、１Ａ 記憶保持回路
１１、１２ 完全空乏型ＮＭＯＳトランジスタ
１３、１４ ＣＭＯＳインバータ回路
２ 検索回路
２１〜２３ 完全空乏型ＮＭＯＳトランジスタ
１７ａ、１７ｂ 論理回路
２００，２１０，２２０，２３０ 内容参照メモリセル
Ｎ１、Ｎ２ 記憶保持ノード（第１、第２ノード）
Ｎ３ 接続ノード（第３ノード）
Ｎ３、Ｎ４ 比較信号の入力端子（第４、第５ノード）
ＷＬ ワード線
ＭＬ 検索結果出力線
ＢＬ ビット線
ＢＢＬ ビットバー線
Ｑ１１、Ｑ１２ 完全空乏型低閾値ＰＭＯＳトランジスタ
Ｑ２１、Ｑ２２ 完全空乏型低閾値ＮＭＯＳトランジスタ
Ｑ１３、Ｑ１４ 完全空乏型高閾値ＰＭＯＳトランジスタ
Ｑ２３、Ｑ２４ 完全空乏型高閾値ＮＭＯＳトランジスタ
【発明の属する技術分野】
本発明は、情報を記憶する記憶保持回路と、これに記憶された情報を検索する情報検索回路とを有する情報参照メモリ（内容参照メモリともいう）を備えた半導体集積回路およびその駆動方法に関し、特に、低電圧動作が可能なＳＯＩ（Silicon on Insulator）基板上に設けられた半導体集積回路およびその駆動方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路に対する消費電力削減の要求に伴って、動作電源電圧の低電圧化が進んでおり、その中でも、低電圧動作および低消費電流を実現することが可能なデバイス技術として、ＳＯＩ基板上に電界効果トランジスタ（ＦＥＴ）を形成して回路を構成するＳＯＩ技術が注目されている。
【０００３】
このＳＯＩ技術によって作製されたＳＯＩデバイスは、そのサブスレッショルド特性において、より低い閾値電圧を実現することが可能であり、低電圧動作が可能となっている。しかしながら、ＳＯＩ技術によって、より低い閾値電圧を実現することが可能であっても、回路構成によっては、低電源電圧化によって動作マージンが減少するという問題点がある。このような動作マージンが減少するという問題点を有する回路としては、例えば連想記憶装置に用いられるＣＭＯＳスタティック型記憶装置である内容参照メモリが挙げられる。
【０００４】
図５は、従来の内容参照メモリの一例として、特許文献１に開示されているキャッシュメモリ内蔵型半導体装置における内容参照メモリの１メモリセル分の要部構成を示す回路図である。
【０００５】
図５において、この内容参照メモリセル１００は、情報保持（記憶動作）を行う記憶保持回路１と、情報検索動作を行う情報検索回路２とを有している。
【０００６】
記憶保持回路１は、フリップフロップ動作を行うように接続された第１ＣＭＯＳインバータ回路１３および第２ＣＭＯＳインバータ回路１４と、第１ＮＭＯＳトランジスタ１１および第２ＮＭＯＳトランジスタ１２とによって、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルが構成されている。
【０００７】
第１ＮＭＯＳトランジスタ１１および第２ＮＭＯＳトランジスタ１２はそれぞれのゲート電極がワード線ＷＬとそれぞれ接続されている。第１ＮＭＯＳトランジスタ１１のソース電極およびドレイン電極の一方はビット線ＢＬと接続され、ソース電極およびドレイン電極の他方は第１ＣＭＯＳインバータ回路１３の入力端であって第２ＣＭＯＳインバータ回路１４の出力端である第１ノードＮ１と接続されている。
【０００８】
また、第２ＮＭＯＳトランジスタ１２のソース電極およびドレイン電極の一方はビットバー線ＢＢＬと接続され、ソース電極およびドレイン電極の他方は第２のＣＭＯＳインバータ回路１４の入力端であって第１ＣＭＯＳインバータ回路１３の出力端である第２ノードＮ２と接続されている。
【０００９】
この第１ＮＭＯＳトランジスタ１１および第２ＮＭＯＳトランジスタ１２はそれぞれ、インバータ回路１３，１４とビット線ＢＬおよびビットバー線ＢＢＬとの信号伝達を行うためのＮＭＯＳトランスファーゲートとして機能する。
【００１０】
次に、情報検索回路２は、第３ＮＭＯＳトランジスタ２１、第４ＮＭＯＳトランジスタ２２および第５ＮＭＯＳトランジスタ２３がワイヤード・アンド回路となるように接続され、排他的ＮＯＲ（Exclusive NOR）回路が構成されている。
【００１１】
第３ＮＭＯＳトランジスタ２１は、ソース電極およびドレイン電極の一方がビット線ＢＬと接続され、ゲート電極が第２ノードＮ２と接続され、ソース電極およびドレイン電極の他方が、接続ノードとして第４のＮＭＯＳトランジスタ２２のソース電極およびドレイン電極の一方と直列に接続されてトランスファーゲートとして機能する。
【００１２】
また、第４ＮＭＯＳトランジスタ２２は、ソース電極およびドレイン電極の他方がビットバー線ＢＢＬと接続され、そのゲート電極が第１ノードＮ１と接続されている。
【００１３】
さらに、第５ＮＭＯＳトランジスタ２３は、そのゲート電極が第３ＮＭＯＳトランジスタ２１および第４ＮＭＯＳトランジスタ２２の接続ノードと接続され、ソース電極が接地線に接続され、ドレイン電極が検索結果出力線ＭＬに接続されており、検索結果出力線ＭＬを接地レベルにプルダウンするように機能する。
【００１４】
このようなメモリセルが、行方向および列方向にそれぞれ複数、マトリクス状に配列されてメモリセルアレイが構成されている。
【００１５】
上記構成により、以下、その動作を説明する。
【００１６】
図５に示すように、まず、内容参照メモリセル１００を用いた連想記憶装置において、情報検索動作を行う場合には、情報検索動作が行われる前に、予めビット線ＢＬおよびビットバー線ＢＢＬがグランドレベルにプリディスチャージされ、検索結果出力線ＭＬが電源電位（Ｈレベル）にプリチャージされる。
【００１７】
次に、検索データと、この検索データに対して極性が反対になっている反転検索データとがそれぞれ、ビット線ＢＬおよびビットバー線ＢＢＬに供給される。検索動作時、ワード線ＷＬはＬレベルとされており、第１のＮＭＯＳトランジスタ１１および第２ＮＭＯＳトランジスタ１２はオフ状態となっている。このオフ状態で、ビット線ＢＬに供給された検索データと、記憶セル部である記憶保持回路１に保持されている記憶情報とが一致した場合には、第５ＮＭＯＳトランジスタ２３がオフ状態であり、検索結果出力線ＭＬの電位が電源電位（Ｈレベル）に保持されるため、この検索結果出力線ＭＬに接続された内容参照メモリセル１００に検索データと同一の情報が記憶されていることが判明する。
【００１８】
また、ビット線ＢＬに供給された検索データと、記憶セル部である記憶保持回路１に保持されている記憶情報とが一致しない場合には、検索結果出力線ＭＬが第５のトランジスタ２３によって接地電位に接続されてＬレベルとなる。このため、この検索結果出力線ＭＬに接続された内容参照メモリセル１００には検索データと同一の情報が記憶されていないことが分かる。
【００１９】
また、この連想記憶装置において、読み出し動作を行う場合には、通常、読み出し動作が開始される前に、予めビット線ＢＬが電源電位（Ｈレベル）にプリチャージされ、プリチャージ終了後に、ワード線ＷＬがハイレベル状態にされる。これによって、トランスファーゲートとして機能する第２のＮＭＯＳトランジスタ１１および第３ＮＭＯＳトランジスタ１２が導通状態となり、フリップフロップ接続された第１ＣＭＯＳインバータ回路１３および第２ＣＭＯＳインバータ回路１４によって記憶された情報がビット線ＢＬおよびビットバー線ＢＢＬに伝達されて読み出される。
【００２０】
以下に、電源電圧を低電圧化した場合について、ＮＭＯＳトランジスタ（ＮＭＯＳトランスファーゲート）の特性を説明する。ＮＭＯＳトランスファーゲートにおいて、”０”レベル（Ｌレベル）が伝達される場合には信号の劣化は生じないが、”１”レベル（Ｈレベル）が伝達される場合にはＮＭＯＳトランスファーゲートのスレッシュダウンが起こるため、信号の劣化が生じる。例えば、ＮＭＯＳトランスファーゲートのゲート電極に電源電圧Ｖｃｃが印加されると、出力電位としては、（Ｖｃｃ−Ｖｔｈ）が伝達されることになる。ここで、Ｖｔｈは、ＮＭＯＳトランスファーゲート（ＮＭＯＳトランジスタ）の閾値電圧である。
【００２１】
このような信号の劣化は、フリップフロップ接続されたＣＭＯＳインバータ回路１３および１４においても生じる。しかしながら、一般的な記憶装置において、書き込み動作時にはビット線ＢＬおよびビットバー線ＢＢＬに対して互いに反転した信号が書き込まれるため、何れか一方には信号の劣化が無い”０”レベルの信号が入力されることになり、フリップフロップ動作によって、”１”レベル書き込み側の動作も安定化される。
【００２２】
また、一般的な記憶装置において、読み出し動作時には、ビット線ＢＬおよびビットバー線ＢＢＬにセンスアンプ（図示せず）が接続されているため、書き込み動作時と同様に、信号の劣化が無い”０”レベルの信号が伝達されることによって、ビット線ＢＬおよびビットバー線ＢＢＬの動作が安定化される。
【００２３】
これに対して、情報検索回路２は、ＮＭＯＳトランジスタ（ＮＭＯＳトランスファーゲート）２１および２２のみによって構成されており、記憶保持回路１のように動作を安定化させるように構成されておらず、また、動作を安定化させるような周辺回路も設けられていないため、ビット線ＢＬに電源電圧（Ｖｃｃ）レベルの検索データが入力された場合には、信号の劣化によって動作マージンが減少するという問題が生じる。このような動作マージンの減少は、電源電圧が低電圧化された場合には、特に問題になる。
【００２４】
このような動作マージン減少の問題を解決するために、例えば特許文献２には、選択されたワード線ＷＬを、電源電圧Ｖｃｃを越える高いレベルにブースト（昇圧）させることによって、メモリ動作の安定化を図った半導体メモリが開示されている。
【００２５】
図６は、特許文献２に開示されているワード線選択回路の構成例を示す回路図である。
【００２６】
図６において、このワード線選択回路１１０は、行デコーダ回路ＮＤ１と、ＰＭＯＳトランジスタＱＰ１およびＱＰ２とＮＭＯＳトランジスタＱＮ１およびＱＮ２とを有するワード線駆動回路３と、ブースト電圧発生回路４とを有している。
【００２７】
ＰＭＯＳトランジスタＱＰ１およびＱＰ２は、ドレイン電極とゲート電極とが交差接続され、それぞれのソース電極がブースト電圧発生回路４の出力端と接続されている。また、ＮＭＯＳトランジスタＱＮ１は、ゲート電極が行デコーダＮＤ１の出力端と接続され、そのソース電極がＰＭＯＳトランジスタＱＰ２のゲート電極とＰＭＯＳトランジスタＱＰ１のドレイン電極との接続ノードおよびワード線ＷＬと接続され、そのドレイン電極が接地線と接続されており、ワード線ＷＬをプルダウンするように機能する。また、ＮＭＯＳトランジスタＱＮ２は、ゲート電極が電源電圧Ｖｃｃと接続され、ドレイン電極が行デコーダＮＤ１の出力端と接続され、そのソース電極がＰＭＯＳトランジスタＱＰ１のゲート電極とＰＭＯＳトランジスタＱＰ２のドレイン電極との接続ノードと接続されており、トランスファーゲートとして機能する。
【００２８】
このワード線選択回路３において、ワード線ＷＬの選択時には、行デコーダＮＤ１からの出力がＬレベルとされ、ＮＭＯＳトランジスタＱＮ２がオン状態、ＱＮ１がオフ状態となる。これによって、ＰＭＯＳトランジスタＱＰ１がオン状態、ＰＭＯＳトランジスタＱＰ２がオフ状態となり、ワード線ＷＬにはブースト電圧発生回路４からの出力電圧Ｖｂｏｕｔ（ブースト電圧）が出力される。
【００２９】
この電圧Ｖｂｏｕｔは、ブースト電圧発生回路４内の昇圧回路（図示せず）により発生された電圧であり、電源電圧Ｖｃｃよりも高い電位であるため、ワード線ＷＬは電源電圧Ｖｃｃよりも昇圧されることになり、メモリ動作の安定化を図ることができる。
【００３０】
図６に示すような回路をＮＭＯＳトランジスタ（ＮＭＯＳトランスファーゲート）のゲート電極を駆動するために用いることによって、トランスファーゲートにおいて”１”レベルの信号を伝達する際の信号の劣化を防ぎ、動作の安定化を図ることが可能になる。
【００３１】
しかしながら、図６に示すブースト（昇圧）回路を図５に示す内容参照メモリセルの情報検索回路２に適用しても、メモリセル１個当たりのトランジスタ数が増加し、製造コストが高くなるという問題が生じる。
【００３２】
【特許文献１】
特開平３−２８６４９５号公報
【特許文献２】
特開平８−２５５４８６号公報
【００３３】
【発明が解決しようとする課題】
上述したように、従来の内容参照メモリ１００，１１０には、以下のような問題点がある。
【００３４】
図５に示す内容参照メモリ１００では、低電圧動作において、情報検索回路２の動作マージンが少ない構成となっている。また、情報検索動作の安定化を図るために、図５の情報検索回路２に図６のブースト電圧発生回路４を設けた場合には、メモリセル１個当たりのトランジスタ数が大幅に増加し、製造コストが高価なものとなるという問題がある。
【００３５】
本発明は、上記従来の問題を解決するもので、情報検索動作時にＮＭＯＳトランスファーゲートにおいて”１”レベルの信号の伝達を改善することにより、低電圧動作においても安定化した情報検索動作を実現できる半導体集積回路およびその駆動方法を提供することを目的とする。
【００３６】
【課題を解決するための手段】
本発明の半導体集積回路は、ＳＯＩ（ Silicon on Insulator ）基板上に、情報を保持する記憶保持回路と、該記憶保持回路に記憶された情報を検索可能とする情報検索回路とを有する情報参照メモリセルと、前記記憶保持回路に電源電圧を供給する第１電源線とが設けられた半導体集積回路において、前記記憶保持回路は、フリップフロップ接続された第１および第２のＣＭＯＳインバータ回路を有するスタティックランダムメモリセルと、該スタティックランダムメモリセルとビット線およびビットバー線との間にそれぞれ設けられたトランスファゲート手段と、を有し、前記トランスファゲート手段は、制御電極がワード線と接続され、両駆動電極の一方が前記ビット線と接続され、両駆動電極の他方が前記第１のＣＭＯＳインバータ回路の入力端であって前記第２のＣＭＯＳインバータ回路の出力端である第１ノードと接続された第１ＮＭＯＳトランジスタと、制御電極が前記ワード線と接続され、両駆動電極の一方が前記ビットバー線と接続され、両駆動電極の他方が前記第２のＣＭＯＳインバータ回路の入力端であって前記第１のＣＭＯＳインバータ回路の出力端である第２ノードと接続された第２ＮＭＯＳトランジスタと、を有し、前記情報検索回路は、両駆動電極の一方が前記ビット線または第１論理回路の出力端と接続され、制御電極が前記第２ノードと接続された第３ＮＭＯＳトランジスタと、両駆動電極の一方が前記ビットバー線または第２論理回路の出力端と接続され、制御電極が前記第１ノードと接続された第４ＮＭＯＳトランジスタと、制御電極が、前記第３および第４ＮＭＯＳトランジスタそれぞれの両駆動電極の他方同士が直列に接続された第３ノードと接続され、両駆動電極の一方が接地線または基準電位線に接続され、両駆動電極の他方が情報検索結果出力線に接続された第５ＮＭＯＳトランジスタと、を有し、前記第１電源線に、前記情報参照メモリセルの周辺回路に用いられる他の電源電圧Ｖｃｃよりも、前記第３および第４ＮＭＯＳトランジスタの閾値電圧（Ｖｔｈ）以上の高い電源電圧（Ｖｃｃ＋α、α＞＝Ｖｔｈ）が供給されていることを特徴とし、そのことにより上記目的が達成される。
【００３７】
好ましくは、本発明の半導体集積回路において、前記第１論理回路および第２論理回路の電源電圧入力端が前記第１電源線と接続されている。
【００３８】
さらに、好ましくは、本発明の半導体集積回路において、前記第１および第２のＣＭＯＳインバータ回路および前記第１〜第５ＮＭＯＳトランジスタが低閾値完全空乏型電界効果トランジスタによって構成されている。
【００３９】
さらに、好ましくは、本発明の半導体集積回路において、前記第１および第２のＣＭＯＳインバータ回路が高閾値完全空乏型電界効果トランジスタによって構成され、前記第１〜第５ＮＭＯＳトランジスタが低閾値完全空乏型電界効果トランジスタによって構成されている。
【００４０】
さらに、好ましくは、本発明の半導体集積回路において、前記電源電圧Ｖｃｃが供給される第２電源線が、前記内容参照メモリセルの周囲に設けられたセンスアンプ、アドレスデコーダおよび情報検索結果出力線のプリチャージ用回路と接続されている。
【００４１】
本発明の半導体集積回路の駆動方法は、ＳＯＩ（ Silicon on Insulator ）基板上に、情報を保持する記憶保持回路と、該記憶保持回路に記憶された情報を検索可能とする情報検索回路とを有する情報参照メモリセルが設けられた半導体集積回路の駆動方法であって、該半導体集積回路は、前記記憶保持回路が、フリップフロップ接続された第１および第２のＣＭＯＳインバータ回路を有するスタティックランダムメモリセルと、該スタティックランダムメモリセルとビット線およびビットバー線との間にそれぞれ設けられたトランスファゲート手段と、を有し、前記トランスファゲート手段は、制御電極がワード線と接続され、両駆動電極の一方が前記ビット線と接続され、両駆動電極の他方が前記第１のＣＭＯＳインバータ回路の入力端であって前記第２のＣＭＯＳインバータ回路の出力端である第１ノードと接続された第１ＮＭＯＳトランジスタと、制御電極が前記ワード線と接続され、両駆動電極の一方が前記ビットバー線と接続され、両駆動電極の他方が前記第２のＣＭＯＳインバータ回路の入力端であって前記第１のＣＭＯＳインバータ回路の出力端である第２ノードと接続された第２ＮＭＯＳトランジスタと、を有し、前記情報検索回路は、両駆動電極の一方が前記ビット線または第１論理回路の出力端と接続され、制御電極が前記第２ノードと接続された第３ＮＭＯＳトランジスタと、両駆動電極の一方が前記ビットバー線または第２論理回路の出力端と接続され、制御電極が前記第１ノードと接続された第４ＮＭＯＳトランジスタと、制御電極が、前記第３および第４ＮＭＯＳトランジスタそれぞれの両駆動電極の他方同士が直列に接続された第３ノードと接続され、両駆動電極の一方が接地線または基準電位線に接続され、両駆動電極の他方が情報検索結果出力線に接続された第５ＮＭＯＳトランジスタと、を有し、該駆動方法は、前記第１電源線に、前記情報参照メモリセルの周辺回路に用いられる他の電源電圧Ｖｃｃよりも、前記第３および第４ＮＭＯＳトランジスタの閾値電圧（Ｖｔｈ）以上の高い電源電圧（Ｖｃｃ＋α、α＞＝Ｖｔｈ）を供給することを特徴とし、そのことにより上記目的が達成される。
【００４８】
上記構成により、以下に、本発明の作用について説明する。
【００４９】
本発明にあっては、低閾値で低電圧動作可能な完全空乏型ＦＥＴをＳＯＩ基板上に設けた内容参照メモリセルにおいて、情報保持動作を行う記憶保持回路を構成するＣＭＯＳインバータ回路（第１のＣＭＯＳインバータ回路および第２のＣＭＯＳインバータ回路）に供給される電源電圧を、他の部分に供給される電源電圧よりも高くすることにより、検索回路を構成するＮＭＯＳトランスファーゲート（第３のＮＭＯＳトランジスタおよび第４のＮＭＯＳトランジスタ）においてゲート電極に印加される電圧を高くすることが可能となる。したがって、図５に示す従来の内容参照メモリのように、低電圧動作時に特に問題となる、検索回路を構成するＮＭＯＳトランスファーゲートにおける”１”レベルの信号の伝達が劣化することを防ぎ、検索出力結果線ＭＬの電圧をプルダウンするトランジスタ（第５のトランジスタ）を充分にオフさせることができるため、検索回路の動作安定化を図ることが可能となる。また、図６に示すブースト電圧発生回路を用いた場合のように、トランジスタ追加によって１メモリセル当たりの面積が増えることもない。
【００５０】
また、情報保持動作を行う記憶保持回路を構成するＣＭＯＳインバータ回路を高閾値完全空乏型電界効果トランジスタにて構成することにより、スタンバイ時のリーク電流を削減して低消費電力を実現することも可能である。
【００５１】
さらに、検索回路において、記憶保持回路の記憶状態と比較される信号を、ビット線ではなく、他の論理回路（第１の論理回路および第２の論理回路）から供給することによって、ビット線の負担を削減して、書き込み／読み出し動作を高速化することが可能となる。
【００５２】
【発明の実施の形態】
以下に、本発明の半導体集積回路の実施形態１〜４について、図面を参照しながら説明する。
【００５３】
（実施形態１）
図１は、本発明の半導体集積回路の実施形態１である連想記憶装置において、内容参照メモリの１メモリセル分の要部構成を示す回路図である。なお、図１では、図５の内容参照メモリ１００において、記憶保持回路１のＣＭＯＳインバータ１３および１４をトランジスタによって示している。記憶保持回路１以外のトランジスタやノードは、図５と同じ符号を用いて示している。
【００５４】
図１において、情報参照メモリセルである内容参照メモリセル２００は、図５に示す内容参照メモリセル１００の場合と同様、情報保持（記憶動作）を行う記憶保持回路１と、情報の検索動作を行う情報検索回路２とを有している。内容参照メモリセル２００が内容参照メモリセル１００の場合と異なるのは、記憶保持回路１を構成するＣＭＯＳインバータ回路１３に電源電圧を供給する第１電源線に、ＣＳＭＯインバータ回路１３以外の内容参照メモリセル２００またはその周辺回路に他の電源電圧Ｖｃｃを供給する第２電源線よりも高い電源電圧Ｖｃｃ＋αを供給する点である。これについて、以下に詳細に説明する。
【００５５】
記憶保持回路１は、第１ＣＭＯＳインバータ回路１３および第２ＣＭＯＳインバータ回路１４と、第１ＮＭＯＳトランジスタ１１および第２ＮＭＯＳトランジスタ１２とによって、スタティックランダムアクセスメモリ（ＳＲＡＭ）を構成している。
【００５６】
この第１ＣＭＯＳインバータ回路１３は低閾値完全空乏型ＰＭＯＳトランジスタＱ１１およびＱ１２によって構成され、第２ＣＭＯＳインバータ回路１４は低閾値完全空乏型ＮＭＯＳトランジスＱ２１およびＱ２２によって構成されており、これら一対のインバータ回路１３および１４がフリップフロップ動作を行うように接続されている。
【００５７】
ＰＭＯＳトランジスタＱ１１およびＱ１２のソース電極は、第１電源線に接続されている。この第１電源線は、全てのメモリセルの記憶保持回路１において、フリップフロップ接続された第１ＣＭＯＳインバータ回路１３のＰＭＯＳトランジスタのソース電極に接続されており、その他のトランジスタには接続されていない。また、図１に示す内容参照メモリセル２００および、それ以外の周辺回路、例えばメモリセル周辺のセンスアンプやアドレスデコーダ、検索線のプリチャージ用回路などは、第１電源線とは異なる第２電源線に接続されている。この第１電源線の電位Ｖｃｃ＋αは、第２電源線の電位Ｖｃｃに比べてαだけ高い電位に設定されている。
【００５８】
第１ＮＭＯＳトランジスタ１１および第２ＮＭＯＳトランジスタ１２は、図５に示す内容参照メモリセル１００の場合と同様に、それぞれのゲート電極（制御電極）がワード線ＷＬとそれぞれ接続されている。第１ＮＭＯＳトランジスタ１１のソース電極およびドレイン電極の一方（両駆動電極の一方）はビット線ＢＬと接続され、ソース電極およびドレイン電極の他方（両駆動電極の他方）は第１ＣＭＯＳインバータ回路１３の入力であって第２のＣＭＯＳインバータ回路１４の出力である第１ノードＮ１と接続されている。また、第２ＮＭＯＳトランジスタ１２のソース電極およびドレイン電極の一方はビットバー線ＢＢＬと接続され、ソース電極およびドレイン電極の他方は第２ＣＭＯＳインバータ回路１４の入力であって第１のＣＭＯＳインバータ回路８の出力である第２のノードＮ２と接続されている。この第１ＮＭＯＳトランジスタ１１および第２ＮＭＯＳトランジスタ１２はそれぞれ、インバータ回路１３および１４と、ビット線ＢＬおよびビットバー線ＢＢＬとの信号の伝達を行うためのＮＭＯＳトランスファーゲートとして機能する。
【００５９】
また、情報検索回路２は、図５に示す内容参照メモリセル１００の場合と同様に、第３ＮＭＯＳトランジスタ２１、第４ＮＭＯＳトランジスタ２２および第５ＮＭＯＳトランジスタ２３がワイヤード・アンド回路となるように接続され、排他的ＮＯＲ（Exclusive NOR）回路が構成されている。
【００６０】
第３ＮＭＯＳトランジスタ２１は、ソース電極およびドレイン電極の一方がビット線ＢＬと接続され、ゲート電極が第２のノードＮ２と接続され、ソース電極およびドレイン電極の他方が、第３ノード（接続ノード）として第４のＮＭＯＳトランジスタ２２のソース電極およびドレイン電極の他方と直列に接続されている。
【００６１】
また、第４のＮＭＯＳトランジスタ２２は、ソース電極およびドレイン電極の一方がビットバー線ＢＢＬと接続され、そのゲート電極が第１のノードＮ１と接続されている。
【００６２】
この第３ＮＭＯＳトランジスタ２１および第４ＮＭＯＳトランジスタ２２は、情報検索動作時に、それぞれ、検索データが供給されるビット線ＢＬおよびビットバー線ＢＢＬと第５ＮＭＯＳトランジスタ２３のゲート電極との間で信号（データ）を伝達するためのトランスファーゲートとして機能する。
【００６３】
第５ＮＭＯＳトランジスタ２３は、そのゲート電極が第３ＮＭＯＳトランジスタ２１および第４ＮＭＯＳトランジスタ２２の第３ノード（接続ノード）と接続され、そのソース電極が接地線に接続され、そのドレイン電極が検索結果出力線ＭＬに接続されている。この第５ＮＭＯＳトランジスタ２３は、情報検索動作時に、検索結果出力線ＭＬを接地レベルにプルダウン可能に機能する。
【００６４】
このような単位メモリセルが、行方向および列方向にそれぞれ複数、マトリクス状に配列されて、メモリセルアレイが構成されている。
【００６５】
上記構成により、以下、その作用を説明する。
【００６６】
この内容参照メモリセル２００を用いた連想記憶装置において、検索動作を行う場合には、検索動作が行われる前に、まず、予めビット線ＢＬおよびビットバー線ＢＢＬがグランドレベルにプリディスチャージされ、検索結果出力線ＭＬが電源電位（Ｈレベル）にプリチャージされる。
【００６７】
次に、検索データと、この検索データに対して極性が反対となっている反転検索データとがそれぞれ、ビット線ＢＬおよびビットバー線ＢＢＬにそれぞれ供給される。検索動作時、ワード線ＷＬはＬレベルとされており、第１ＮＭＯＳトランジスタ１１および第２ＮＭＯＳトランジスタ１２はオフ状態となっている。
【００６８】
この状態で、ビット線ＢＬに供給された検索データと、記憶セル部である記憶保持回路１に保持されている記憶情報とが一致した場合には、第５ＮＭＯＳトランジスタ２３がオフ状態で、検索結果出力線ＭＬの電位が電源電位（Ｈレベル）に保持されるため、この検索結果出力線ＭＬに接続された内容参照メモリセルに検索データと同一の情報が記憶されていることが判明する。
【００６９】
また、ビット線ＢＬに供給された検索データと、記憶セル部である記憶保持回路１に保持されている記憶情報とが一致しない場合には、第５ＮＭＯＳトランジスタ２３がオン状態となり、検索結果出力線ＭＬが第５トランジスタ２３によって接地電位と接続されてＬレベルとなるため、この検索結果出力線ＭＬに接続された内容参照メモリセル２００には検索データと同一の情報が記憶されていないことが分かる。
【００７０】
本実施形態１の内容参照メモリセル２００においては、この情報検索動作時に、ＮＭＯＳトランスファーゲート（ＮＭＯＳトランジスタ２１および２２）の”１”レベルを伝達する能力が補われ、情報検索動作を安定化させることができる。具体的には、第１電源線の電位（Ｖｃｃ＋α）が、第２電源線の電位（Ｖｃｃ）と比べて、ＮＭＯＳトランジスタ２１および２２の閾値電圧（Ｖｔｈ）を超える高い電位になるように、（α＞＝Ｖｔｈ）と設定すれば、第５ＮＭＯＳトランジスタ２３のゲート電極には、検索線として用いられるビット線ＢＬがプリチャージされた電位である第２電源線の電位（Ｖｃｃ）までの電位が印加されるため、ＮＭＯＳトランジスタ２３は十分にオフ状態となり、検索結果出力線ＭＬをグランドレベルにプルダウンする能力が安定化する。
【００７１】
また、情報検索動作実行時には、ワード線ＷＬは”Ｌ”レベルであり、記憶保持回路１を構成するＮＭＯＳトランジスタ１１および１２はオフ状態であるが、第１の電源線の電位を高く設定しすぎると、ＮＭＯＳトランジスタ１１および１２のドレイン電極−ソース電極間でブレークダウン現象が発生してドレイン電極−ソース電極間が導通してしまう。したがって、第１の電源線の電位は、デバイス条件やプロセス条件上に上限値がある。例えば、低電圧ＳＯＩデバイスにおいては、電源電圧０．５Ｖ、トランジスタの閾値電圧０．１５Ｖ程度であるため、閾値電圧のばらつきを考慮して、本実施形態１における第１電源線の電位を１．０Ｖ、第２の電源線の電位を０．５Ｖとした場合、上述したようなＮＭＯＳトランジスタ１１および１２におけるブレークダウン現象は発生せず、安定した情報検索動作を実現することができる。
【００７２】
また、本実施形態１の内容参照メモリ２００において、情報読み出し動作時にビット線ＢＬおよびビットバー線ＢＢＬに出力される電位は、ワード線ＷＬの電位によって決定されるため、第１の電源線の電圧レベルに依存しない。このとき、ＮＭＯＳトランスファーゲート（ＮＭＯＳトランジスタ１１および１２）が”１”レベルの信号をビット線ＢＬに伝達する能力は劣化しているが、通常、半導体集積回路には内容参照メモリ２００の周辺回路としてセンスアンプが搭載されており、ビット線ＢＬおよびビットバー線ＢＢＬの相対電位でデータが判定されて読み出されるため、第１の電源線の電位を高電位にしても、情報の読み出し動作に問題は生じない。
【００７３】
また、本実施形態１の内容参照メモリ２００において、情報の書き込み動作時には、第１電源線の電位が周辺回路に接続された第２電源線の電位よりも所定の電圧以上高く設定されているため、ＣＭＯＳインバータ回路１３および１４の反転レベルが高くなる。
【００７４】
これによって、ＮＭＯＳトランジスタ１１および１２の何れか一方から伝達されるＶｃｃ−Ｖｔｈ（ＶｔｈはＮＭＯＳトランジスタ１１および１２の閾値電圧）の信号の書き込みに対して影響が生じるように思われるが、”０”レベルの信号の書き込みに対するＰＭＯＳトランジスタＱ１１およびＱ１２からの”１”レベルの信号出力能力が、電源電位が高くなっている分だけ高められるため、”１”レベルの信号の書き込みが補われ、全体として情報の書き込み動作に問題は生じない。
【００７５】
以上のように、本実施形態１の半導体集積回路の内容参照メモリセル２００においては、特許文献１に開示されている図５に示す内容参照メモリセル１００とは電源構成が異なっており、図５に示す内容参照メモリセル１００のように、動作電圧を低電圧化にしたときに情報検索動作が不安定になることはない。
【００７６】
また、本実施形態１の半導体集積回路の内容参照メモリセル２００においては、特許文献２に開示されている図６に示すワード線選択回路１１０のように、ＮＭＯＳトランスファーゲートのゲート電極を昇圧させて”１”レベルの信号の伝達能力を向上させるためにトランジスタ数が大幅に増えてチップ面積が増加するという問題は生じない。
【００７７】
（実施形態２）
図２は、本発明の半導体集積回路の実施形態２である連想記憶装置において、内容参照メモリの１メモリセル分の要部構成を示す回路図である。
【００７８】
図２において、この内容参照メモリセル２００においては、記憶保持回路１のＣＭＯＳインバータ１３および１４が、図１に示す内容参照メモリセル２００のように低閾値完全空乏型トランジスタＱ１１、Ｑ１２、Ｑ２１およびＱ２２ではなく、それらに代えて、高閾値完全空乏型トランジスタＱ１３、Ｑ１４、Ｑ２３およびＱ２４によって構成されている。
【００７９】
この構成によれば、記憶保持回路１Ａが非動作状態であるときに、そのリーク電流を削減することができる。
【００８０】
本実施形態２の半導体集積回路においても、上記実施形態１と同様に、図５に示す内容参照メモリセル１００のように、動作電圧を低電圧化にしたときに情報検索動作が不安定になることはない。また、特許文献２に開示されている図６に示すワード線選択回路１１０のように、ＮＭＯＳトランスファーゲートのゲート電極を昇圧させて”１”レベルの信号の伝達能力を向上させるためにトランジスタ数が増えてチップ面積が増加するという問題も生じない。
【００８１】
（実施形態３）
図３は、本発明の半導体集積回路の実施形態３である連想記憶装置において、内容参照メモリの１メモリセル分の要部構成を示す回路図である。
【００８２】
図３において、この内容参照メモリセル２２０においては、情報検索回路２を構成するＮＭＯＳトランジスタ２１および２２のソース電極およびドレイン電極の一方が、図１に示す内容参照メモリセル２００のようにビット線ＢＬおよびビットバー線ＢＢＬにそれぞれ接続されるのではなく、第１の論理回路１７ａおよび第２の論理回路１７ｂとそれぞれ接続されている。これによって、情報検索回路２では、記憶保持回路１の記憶状態が、ビット線ＢＬおよびビットバー線ＢＢＬからの信号ではなく、論理回路１７ａおよび１７ｂからの信号と比較される。
【００８３】
この構成によれば、ビット線ＢＬおよびビットバー線ＢＢＬの負荷を削減して情報の書き込み動作／読み出し動作を高速化すると共に、内容参照メモリ２２０としての機能を実現することができる。
【００８４】
本実施形態３の半導体集積回路においても、上記実施形態１の場合と同様に、図５に示す内容参照メモリセル１００のように、動作電圧を低電圧化にしたときに情報の検索動作が不安定になることはない。また、特許文献２に開示されている図６に示すワード線選択回路１１０のように、ＮＭＯＳトランスファーゲートのゲート電極を昇圧させて”１”レベルの信号の伝達能力を向上させるためにトランジスタ数が大幅に増えてチップ面積が増加するという問題も生じない。
【００８５】
また、本実施形態３の半導体集積回路においても、上記実施形態２の場合と同様に、ＣＭＯＳインバータ回路１３および１４を、高閾値完全空乏型トランジスタＱ１３、Ｑ１４、Ｑ２３およびＱ２４にて構成することによって、記憶保持回路１Ａが非動作状態であるときに、リーク電流を削減することができる。
【００８６】
（実施形態４）
図４は、本発明の半導体集積回路の実施形態４である連想記憶装置において、内容参照メモリの１メモリセル分の要部構成を示す回路図である。
【００８７】
図４において、この内容参照メモリセル２３０では、記憶保持回路１の記憶状態と比較される信号を出力する論理回路１７ａおよび１７ｂが、第１電源線と接続されている。
【００８８】
本実施形態４において、第１電源線の電位をＶｃｃ＋α（α＝Ｖｔｈ；ＶｔｈはＮＭＯＳトランジスタの閾値電圧）に設定した場合、ＮＭＯＳトランジスタ２３のゲート電極に入力される電圧は電源電圧Ｖｃｃとなり、これは実施形態３に示したように論理回路１７ａおよび１７ｂの電源電圧がＶｃｃの場合と「同じ」である。この場合の「同じ」ということの意味について、以下に説明する。
【００８９】
ＮＭＯＳトランジスタ２３のゲート電極すなわちＮ３の電位はＮＭＯＳトランジスタ２１および２２のゲート電位に基本的に依存する。ＮＭＯＳトランジスタ２１、２２のゲート電位からＶｔｈダウンした電位がＮ３に印加されＮ４の電位には依存しない。実際は、Ｎ４に依存するケースがある。Ｎ４の電位をＶＮ４、Ｎ３の電位をＶＮ３、ＮＭＯＳ２１のゲート電位をＶ２１として、以下に例を示す。
【００９０】
Ｖ２１＝５Ｖ、ＶＮ４＝５Ｖの時、ＶＮ３＝Ｖ２１―Ｖｔｈ
Ｖ２１＝５Ｖ、ＶＮ４＝６Ｖの時、ＶＮ３＝Ｖ２１―Ｖｔｈ
Ｖ２１＝５Ｖ、ＶＮ４＝２Ｖの時、ＶＮ３＝２Ｖ。
【００９１】
即ち、ＶＮ３の電位はＶＮ４に依存して上昇するが、上昇可能な電位レベルはＶ２１により律束され、最大電位はＶ２１−Ｖｔｈであるということになる。
【００９２】
この項目ではＮ４の電位レベルがどうであれ、ＮＭＯＳ２１のゲート電位からＶｔｈダウンした電位が印加されるケースを、上記実施形態３、本実施形態４に場合分けして説明することを趣旨としている。
【００９３】
これに対して、第１電源線の電位がＶｃｃ＋Ｖｔｈを超えるように設定、例えばＶｃｃ＋２Ｖｔｈに設定された場合には、ＮＭＯＳトランジスタ２３のゲート電極に入力される電圧はＶｃｃ＋Ｖｔｈとなり、情報の検索動作をさらに安定化して行うことができる。
【００９４】
したがって、本実施形態４の半導体集積回路においても、上記実施形態１の場合と同様に、図５に示す従来の内容参照メモリセル１００のように、動作電圧を低電圧化にしたときに情報検索動作が不安定になることはない。また、特許文献２に開示されている図６に示す従来のワード線選択回路１１０のように、ＮＭＯＳトランスファーゲートのゲート電極を昇圧させて”１”レベルの信号の伝達能力を向上させるためにトランジスタ数が大幅に増えてチップ面積が増加するという問題も生じない。
【００９５】
また、本実施形態４の半導体集積回路においても、上記実施形態３の場合と同様に、ビット線ＢＬおよびビットバー線ＢＢＬの負荷を削減して情報の書き込み動作／読み出し動作を高速化すると共に、内容参照メモリ２３０としての機能を良好に実現することができる。
【００９６】
さらに、本実施形態４の半導体集積回路においても、上記実施形態２と同様に、ＣＭＯＳインバータ回路１３および１４を、高閾値完全空乏型トランジスタＱ１３、Ｑ１４、Ｑ２３およびＱ２４にて構成することによって、記憶保持回路１Ａが非動作状態であるときに、リーク電流を削減することができる。
【００９７】
以上により、上記実施形態１〜４によれば、ＳＯＩ基板上に、情報保持を行なう記憶保持回路１（または１Ａ）と、情報検索動作を行う情報検索回路２とからなる内容参照メモリセル２００（または、２１０、２２０または２３０）が設けられた半導体集積回路において、記憶保持回路１（または１Ａ）を構成するＣＭＯＳインバータ回路１３、１４（または１５、１６）に電源電圧を供給する第１の電源線を有し、第１の電源線には、ＣＳＭＯインバータ回路１３、１４（または１５、１６）以外の周辺回路部分に電源電圧を供給する第２の電源線よりも所定電圧以上の高い電源電圧が供給される。これによって、ＮＭＯＳトランジスタ２１、２２の各ゲート電極に印加される電圧が昇圧されるため、ＮＭＯＳトランジスタ２１、２２において”１”レベルの信号の伝達劣化を抑制または防いで、ＮＭＯＳトランジスタ２３を充分にオフさせて、低電圧動作においても安定化した検索動作を実現することができる。
【００９８】
【発明の効果】
以上により、本発明によれば、低閾値低電圧動作可能な完全空乏型ＳＯＩＦＥＴによって実現される内容参照メモリにおいて、情報保持動作を行うＣＭＯＳインバーター回路に供給される電源電圧を他の部分に供給される電源電圧よりも高く設定することにより、低電圧動作時に特に問題となる、検索回路を構成するＮＭＯＳトランスファーゲートにおける”１”レベルの信号の伝達の劣化を防ぎ、検索動作の安定化を実現することができる。
【００９９】
また、情報保持動作を行うＣＭＯＳインバーター回路を高閾値完全空乏型電界効果トランジスタにて構成することにより、検索動作の安定化を実現すると共に、低消費電力化を実現することも可能である。
【０１００】
また、記憶保持回路の記憶状態と比較される信号を他の論理回路から出力することによって、書き込み動作／読み出し動作を高速化すると共に内容参照メモリとしての機能を実現することができる。
【０１０１】
さらに、記憶保持回路の記憶状態と比較される信号を出力する論理回路に、ＣＭＯＳインバーター回路に供給される電源電圧と同様に、他の部分に供給される電源電圧よりも高い電源電圧を供給することによって、検索回路の動作をさらに安定化することができる。
【０１０２】
本発明によれば、従来の内容参照メモリのような低電圧動作時における動作不安定や、従来の昇圧回路のようなトランジスタ追加によるサイズ増加などといった問題を解決することができる。このように、本発明によれば、近年の半導体集積回路に対する消費電力削減の要求に伴って、動作電源電圧を低下させた低消費電力で小型化された半導体集積回路を実現することができるため、非常に有用である。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の実施形態１である連想記憶装置において、内容参照メモリの１メモリセル分の要部構成を示す回路図である。
【図２】本発明の半導体集積回路の実施形態２である連想記憶装置において、内容参照メモリの１メモリセル分の要部構成を示す回路図である。
【図３】本発明の半導体集積回路の実施形態３である連想記憶装置において、内容参照メモリの１メモリセル分の要部構成を示す回路図である。
【図４】本発明の半導体集積回路の実施形態４である連想記憶装置において、内容参照メモリの１メモリセル分の要部構成を示す回路図である。
【図５】従来のキャッシュ内蔵型半導体装置において、内容参照メモリの１メモリセル分の要部構成例を示す回路図である。
【図６】従来のワード線選択回路の要部構成を示す回路図である。
【符号の説明】
１、１Ａ 記憶保持回路
１１、１２ 完全空乏型ＮＭＯＳトランジスタ
１３、１４ ＣＭＯＳインバータ回路
２ 検索回路
２１〜２３ 完全空乏型ＮＭＯＳトランジスタ
１７ａ、１７ｂ 論理回路
２００，２１０，２２０，２３０ 内容参照メモリセル
Ｎ１、Ｎ２ 記憶保持ノード（第１、第２ノード）
Ｎ３ 接続ノード（第３ノード）
Ｎ３、Ｎ４ 比較信号の入力端子（第４、第５ノード）
ＷＬ ワード線
ＭＬ 検索結果出力線
ＢＬ ビット線
ＢＢＬ ビットバー線
Ｑ１１、Ｑ１２ 完全空乏型低閾値ＰＭＯＳトランジスタ
Ｑ２１、Ｑ２２ 完全空乏型低閾値ＮＭＯＳトランジスタ
Ｑ１３、Ｑ１４ 完全空乏型高閾値ＰＭＯＳトランジスタ
Ｑ２３、Ｑ２４ 完全空乏型高閾値ＮＭＯＳトランジスタ
Claims (6)
- ＳＯＩ（ Silicon on Insulator ）基板上に、情報を保持する記憶保持回路と、該記憶保持回路に記憶された情報を検索可能とする情報検索回路とを有する情報参照メモリセルと、前記記憶保持回路に電源電圧を供給する第１電源線とが設けられた半導体集積回路において、
前記記憶保持回路は、
フリップフロップ接続された第１および第２のＣＭＯＳインバータ回路を有するスタティックランダムメモリセルと、
該スタティックランダムメモリセルとビット線およびビットバー線との間にそれぞれ設けられたトランスファゲート手段と、を有し、
前記トランスファゲート手段は、
制御電極がワード線と接続され、両駆動電極の一方が前記ビット線と接続され、両駆動電極の他方が前記第１のＣＭＯＳインバータ回路の入力端であって前記第２のＣＭＯＳインバータ回路の出力端である第１ノードと接続された第１ＮＭＯＳトランジスタと、
制御電極が前記ワード線と接続され、両駆動電極の一方が前記ビットバー線と接続され、両駆動電極の他方が前記第２のＣＭＯＳインバータ回路の入力端であって前記第１のＣＭＯＳインバータ回路の出力端である第２ノードと接続された第２ＮＭＯＳトランジスタと、を有し、
前記情報検索回路は、
両駆動電極の一方が前記ビット線または第１論理回路の出力端と接続され、制御電極が前記第２ノードと接続された第３ＮＭＯＳトランジスタと、
両駆動電極の一方が前記ビットバー線または第２論理回路の出力端と接続され、制御電極が前記第１ノードと接続された第４ＮＭＯＳトランジスタと、
制御電極が、前記第３および第４ＮＭＯＳトランジスタそれぞれの両駆動電極の他方同士が直列に接続された第３ノードと接続され、両駆動電極の一方が接地線または基準電位線に接続され、両駆動電極の他方が情報検索結果出力線に接続された第５ＮＭＯＳトランジスタと、を有し、
前記第１電源線に、前記情報参照メモリセルの周辺回路に用いられる他の電源電圧Ｖｃｃよりも、前記第３および第４ＮＭＯＳトランジスタの閾値電圧（Ｖｔｈ）以上の高い電源電圧（Ｖｃｃ＋α、α＞＝Ｖｔｈ）が供給されていることを特徴とする半導体集積回路。 - 前記第１論理回路および第２論理回路の電源電圧入力端が前記第１電源線と接続されている請求項１に記載の半導体集積回路。
- 前記第１および第２のＣＭＯＳインバータ回路および前記第１〜第５ＮＭＯＳトランジスタが低閾値完全空乏型電界効果トランジスタによって構成されている請求項１または２に記載の半導体集積回路。
- 前記第１および第２のＣＭＯＳインバータ回路が高閾値完全空乏型電界効果トランジスタによって構成され、前記第１〜第５ＮＭＯＳトランジスタが低閾値完全空乏型電界効果トランジスタによって構成されている請求項１〜３の何れか一項に記載の半導体集積回路。
- 前記電源電圧Ｖｃｃが供給される第２電源線が、前記内容参照メモリセルの周囲に設けられたセンスアンプ、アドレスデコーダおよび情報検索結果出力線のプリチャージ用回路と接続されている請求項１〜４の何れか一項に記載の半導体集積回路。
- ＳＯＩ（ Silicon on Insulator ）基板上に、情報を保持する記憶保持回路と、該記憶保持回路に記憶された情報を検索可能とする情報検索回路とを有する情報参照メモリセルが設けられた半導体集積回路の駆動方法であって、
該半導体集積回路は、
前記記憶保持回路が、
フリップフロップ接続された第１および第２のＣＭＯＳインバータ回路を有するスタティックランダムメモリセルと、
該スタティックランダムメモリセルとビット線およびビットバー線との間にそれぞれ設けられたトランスファゲート手段と、を有し、
前記トランスファゲート手段は、
制御電極がワード線と接続され、両駆動電極の一方が前記ビット線と接続され、両駆動電極の他方が前記第１のＣＭＯＳインバータ回路の入力端であって前記第２のＣＭＯＳインバータ回路の出力端である第１ノードと接続された第１ＮＭＯＳトランジスタと、
制御電極が前記ワード線と接続され、両駆動電極の一方が前記ビットバー線と接続され、両駆動電極の他方が前記第２のＣＭＯＳインバータ回路の入力端であって前記第１のＣＭＯＳインバータ回路の出力端である第２ノードと接続された第２ＮＭＯＳトランジスタと、を有し、
前記情報検索回路は、
両駆動電極の一方が前記ビット線または第１論理回路の出力端と接続され、制御電極が前記第２ノードと接続された第３ＮＭＯＳトランジスタと、
両駆動電極の一方が前記ビットバー線または第２論理回路の出力端と接続され、制御電極が前記第１ノードと接続された第４ＮＭＯＳトランジスタと、
制御電極が、前記第３および第４ＮＭＯＳトランジスタそれぞれの両駆動電極の他方同士が直列に接続された第３ノードと接続され、両駆動電極の一方が接地線または基準電位線に接続され、両駆動電極の他方が情報検索結果出力線に接続された第５ＮＭＯＳトランジスタと、を有し、
該駆動方法は、
前記第１電源線に、前記情報参照メモリセルの周辺回路に用いられる他の電源電圧Ｖｃｃよりも、前記第３および第４ＮＭＯＳトランジスタの閾値電圧（Ｖｔｈ）以上の高い電源電圧（Ｖｃｃ＋α、α＞＝Ｖｔｈ）を供給することを特徴とする半導体集積回路の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003144122A JP4127523B2 (ja) | 2003-05-21 | 2003-05-21 | 半導体集積回路およびその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003144122A JP4127523B2 (ja) | 2003-05-21 | 2003-05-21 | 半導体集積回路およびその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004348845A JP2004348845A (ja) | 2004-12-09 |
| JP4127523B2 true JP4127523B2 (ja) | 2008-07-30 |
Family
ID=33531687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003144122A Expired - Fee Related JP4127523B2 (ja) | 2003-05-21 | 2003-05-21 | 半導体集積回路およびその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4127523B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5584895B2 (ja) * | 2009-10-08 | 2014-09-10 | ルネサスエレクトロニクス株式会社 | 半導体信号処理装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0352196A (ja) * | 1989-07-20 | 1991-03-06 | Toshiba Corp | 連想メモリ |
| WO1996029705A1 (fr) * | 1995-03-17 | 1996-09-26 | Hitachi Ltd. | Circuit integre a semi-conducteurs |
| JP3188634B2 (ja) * | 1995-10-31 | 2001-07-16 | 松下電器産業株式会社 | データ保持回路 |
| JP3416062B2 (ja) * | 1998-10-29 | 2003-06-16 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 連想メモリ（ｃａｍ） |
| JP2002368135A (ja) * | 2001-06-12 | 2002-12-20 | Hitachi Ltd | 半導体記憶装置 |
| JP2004086934A (ja) * | 2002-08-22 | 2004-03-18 | Renesas Technology Corp | 不揮発性記憶装置 |
-
2003
- 2003-05-21 JP JP2003144122A patent/JP4127523B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004348845A (ja) | 2004-12-09 |
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| JPH036599B2 (ja) | ||
| JP2005129109A (ja) | 半導体記憶装置 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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