JP4127523B2 - 半導体集積回路およびその駆動方法 - Google Patents

半導体集積回路およびその駆動方法 Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は、情報を記憶する記憶保持回路と、これに記憶された情報を検索する情報検索回路とを有する情報参照メモリ(内容参照メモリともいう)を備えた半導体集積回路およびその駆動方法に関し、特に、低電圧動作が可能なSOI(Silicon on Insulator)基板上に設けられた半導体集積回路およびその駆動方法に関する。
【0002】
【従来の技術】
近年、半導体集積回路に対する消費電力削減の要求に伴って、動作電源電圧の低電圧化が進んでおり、その中でも、低電圧動作および低消費電流を実現することが可能なデバイス技術として、SOI基板上に電界効果トランジスタ(FET)を形成して回路を構成するSOI技術が注目されている。
【0003】
このSOI技術によって作製されたSOIデバイスは、そのサブスレッショルド特性において、より低い閾値電圧を実現することが可能であり、低電圧動作が可能となっている。しかしながら、SOI技術によって、より低い閾値電圧を実現することが可能であっても、回路構成によっては、低電源電圧化によって動作マージンが減少するという問題点がある。このような動作マージンが減少するという問題点を有する回路としては、例えば連想記憶装置に用いられるCMOSスタティック型記憶装置である内容参照メモリが挙げられる。
【0004】
図5は、従来の内容参照メモリの一例として、特許文献1に開示されているキャッシュメモリ内蔵型半導体装置における内容参照メモリの1メモリセル分の要部構成を示す回路図である。
【0005】
図5において、この内容参照メモリセル100は、情報保持(記憶動作)を行う記憶保持回路1と、情報検索動作を行う情報検索回路2とを有している。
【0006】
記憶保持回路1は、フリップフロップ動作を行うように接続された第1CMOSインバータ回路13および第2CMOSインバータ回路14と、第1NMOSトランジスタ11および第2NMOSトランジスタ12とによって、スタティックランダムアクセスメモリ(SRAM)セルが構成されている。
【0007】
第1NMOSトランジスタ11および第2NMOSトランジスタ12はそれぞれのゲート電極がワード線WLとそれぞれ接続されている。第1NMOSトランジスタ11のソース電極およびドレイン電極の一方はビット線BLと接続され、ソース電極およびドレイン電極の他方は第1CMOSインバータ回路13の入力端であって第2CMOSインバータ回路14の出力端である第1ノードN1と接続されている。
【0008】
また、第2NMOSトランジスタ12のソース電極およびドレイン電極の一方はビットバー線BBLと接続され、ソース電極およびドレイン電極の他方は第2のCMOSインバータ回路14の入力端であって第1CMOSインバータ回路13の出力端である第2ノードN2と接続されている。
【0009】
この第1NMOSトランジスタ11および第2NMOSトランジスタ12はそれぞれ、インバータ回路13,14とビット線BLおよびビットバー線BBLとの信号伝達を行うためのNMOSトランスファーゲートとして機能する。
【0010】
次に、情報検索回路2は、第3NMOSトランジスタ21、第4NMOSトランジスタ22および第5NMOSトランジスタ23がワイヤード・アンド回路となるように接続され、排他的NOR(Exclusive NOR)回路が構成されている。
【0011】
第3NMOSトランジスタ21は、ソース電極およびドレイン電極の一方がビット線BLと接続され、ゲート電極が第2ノードN2と接続され、ソース電極およびドレイン電極の他方が、接続ノードとして第4のNMOSトランジスタ22のソース電極およびドレイン電極の一方と直列に接続されてトランスファーゲートとして機能する。
【0012】
また、第4NMOSトランジスタ22は、ソース電極およびドレイン電極の他方がビットバー線BBLと接続され、そのゲート電極が第1ノードN1と接続されている。
【0013】
さらに、第5NMOSトランジスタ23は、そのゲート電極が第3NMOSトランジスタ21および第4NMOSトランジスタ22の接続ノードと接続され、ソース電極が接地線に接続され、ドレイン電極が検索結果出力線MLに接続されており、検索結果出力線MLを接地レベルにプルダウンするように機能する。
【0014】
このようなメモリセルが、行方向および列方向にそれぞれ複数、マトリクス状に配列されてメモリセルアレイが構成されている。
【0015】
上記構成により、以下、その動作を説明する。
【0016】
図5に示すように、まず、内容参照メモリセル100を用いた連想記憶装置において、情報検索動作を行う場合には、情報検索動作が行われる前に、予めビット線BLおよびビットバー線BBLがグランドレベルにプリディスチャージされ、検索結果出力線MLが電源電位(Hレベル)にプリチャージされる。
【0017】
次に、検索データと、この検索データに対して極性が反対になっている反転検索データとがそれぞれ、ビット線BLおよびビットバー線BBLに供給される。検索動作時、ワード線WLはLレベルとされており、第1のNMOSトランジスタ11および第2NMOSトランジスタ12はオフ状態となっている。このオフ状態で、ビット線BLに供給された検索データと、記憶セル部である記憶保持回路1に保持されている記憶情報とが一致した場合には、第5NMOSトランジスタ23がオフ状態であり、検索結果出力線MLの電位が電源電位(Hレベル)に保持されるため、この検索結果出力線MLに接続された内容参照メモリセル100に検索データと同一の情報が記憶されていることが判明する。
【0018】
また、ビット線BLに供給された検索データと、記憶セル部である記憶保持回路1に保持されている記憶情報とが一致しない場合には、検索結果出力線MLが第5のトランジスタ23によって接地電位に接続されてLレベルとなる。このため、この検索結果出力線MLに接続された内容参照メモリセル100には検索データと同一の情報が記憶されていないことが分かる。
【0019】
また、この連想記憶装置において、読み出し動作を行う場合には、通常、読み出し動作が開始される前に、予めビット線BLが電源電位(Hレベル)にプリチャージされ、プリチャージ終了後に、ワード線WLがハイレベル状態にされる。これによって、トランスファーゲートとして機能する第2のNMOSトランジスタ11および第3NMOSトランジスタ12が導通状態となり、フリップフロップ接続された第1CMOSインバータ回路13および第2CMOSインバータ回路14によって記憶された情報がビット線BLおよびビットバー線BBLに伝達されて読み出される。
【0020】
以下に、電源電圧を低電圧化した場合について、NMOSトランジスタ(NMOSトランスファーゲート)の特性を説明する。NMOSトランスファーゲートにおいて、”0”レベル(Lレベル)が伝達される場合には信号の劣化は生じないが、”1”レベル(Hレベル)が伝達される場合にはNMOSトランスファーゲートのスレッシュダウンが起こるため、信号の劣化が生じる。例えば、NMOSトランスファーゲートのゲート電極に電源電圧Vccが印加されると、出力電位としては、(Vcc−Vth)が伝達されることになる。ここで、Vthは、NMOSトランスファーゲート(NMOSトランジスタ)の閾値電圧である。
【0021】
このような信号の劣化は、フリップフロップ接続されたCMOSインバータ回路13および14においても生じる。しかしながら、一般的な記憶装置において、書き込み動作時にはビット線BLおよびビットバー線BBLに対して互いに反転した信号が書き込まれるため、何れか一方には信号の劣化が無い”0”レベルの信号が入力されることになり、フリップフロップ動作によって、”1”レベル書き込み側の動作も安定化される。
【0022】
また、一般的な記憶装置において、読み出し動作時には、ビット線BLおよびビットバー線BBLにセンスアンプ(図示せず)が接続されているため、書き込み動作時と同様に、信号の劣化が無い”0”レベルの信号が伝達されることによって、ビット線BLおよびビットバー線BBLの動作が安定化される。
【0023】
これに対して、情報検索回路2は、NMOSトランジスタ(NMOSトランスファーゲート)21および22のみによって構成されており、記憶保持回路1のように動作を安定化させるように構成されておらず、また、動作を安定化させるような周辺回路も設けられていないため、ビット線BLに電源電圧(Vcc)レベルの検索データが入力された場合には、信号の劣化によって動作マージンが減少するという問題が生じる。このような動作マージンの減少は、電源電圧が低電圧化された場合には、特に問題になる。
【0024】
このような動作マージン減少の問題を解決するために、例えば特許文献2には、選択されたワード線WLを、電源電圧Vccを越える高いレベルにブースト(昇圧)させることによって、メモリ動作の安定化を図った半導体メモリが開示されている。
【0025】
図6は、特許文献2に開示されているワード線選択回路の構成例を示す回路図である。
【0026】
図6において、このワード線選択回路110は、行デコーダ回路ND1と、PMOSトランジスタQP1およびQP2とNMOSトランジスタQN1およびQN2とを有するワード線駆動回路3と、ブースト電圧発生回路4とを有している。
【0027】
PMOSトランジスタQP1およびQP2は、ドレイン電極とゲート電極とが交差接続され、それぞれのソース電極がブースト電圧発生回路4の出力端と接続されている。また、NMOSトランジスタQN1は、ゲート電極が行デコーダND1の出力端と接続され、そのソース電極がPMOSトランジスタQP2のゲート電極とPMOSトランジスタQP1のドレイン電極との接続ノードおよびワード線WLと接続され、そのドレイン電極が接地線と接続されており、ワード線WLをプルダウンするように機能する。また、NMOSトランジスタQN2は、ゲート電極が電源電圧Vccと接続され、ドレイン電極が行デコーダND1の出力端と接続され、そのソース電極がPMOSトランジスタQP1のゲート電極とPMOSトランジスタQP2のドレイン電極との接続ノードと接続されており、トランスファーゲートとして機能する。
【0028】
このワード線選択回路3において、ワード線WLの選択時には、行デコーダND1からの出力がLレベルとされ、NMOSトランジスタQN2がオン状態、QN1がオフ状態となる。これによって、PMOSトランジスタQP1がオン状態、PMOSトランジスタQP2がオフ状態となり、ワード線WLにはブースト電圧発生回路4からの出力電圧Vbout(ブースト電圧)が出力される。
【0029】
この電圧Vboutは、ブースト電圧発生回路4内の昇圧回路(図示せず)により発生された電圧であり、電源電圧Vccよりも高い電位であるため、ワード線WLは電源電圧Vccよりも昇圧されることになり、メモリ動作の安定化を図ることができる。
【0030】
図6に示すような回路をNMOSトランジスタ(NMOSトランスファーゲート)のゲート電極を駆動するために用いることによって、トランスファーゲートにおいて”1”レベルの信号を伝達する際の信号の劣化を防ぎ、動作の安定化を図ることが可能になる。
【0031】
しかしながら、図6に示すブースト(昇圧)回路を図5に示す内容参照メモリセルの情報検索回路2に適用しても、メモリセル1個当たりのトランジスタ数が増加し、製造コストが高くなるという問題が生じる。
【0032】
【特許文献1】
特開平3−286495号公報
【特許文献2】
特開平8−255486号公報
【0033】
【発明が解決しようとする課題】
上述したように、従来の内容参照メモリ100,110には、以下のような問題点がある。
【0034】
図5に示す内容参照メモリ100では、低電圧動作において、情報検索回路2の動作マージンが少ない構成となっている。また、情報検索動作の安定化を図るために、図5の情報検索回路2に図6のブースト電圧発生回路4を設けた場合には、メモリセル1個当たりのトランジスタ数が大幅に増加し、製造コストが高価なものとなるという問題がある。
【0035】
本発明は、上記従来の問題を解決するもので、情報検索動作時にNMOSトランスファーゲートにおいて”1”レベルの信号の伝達を改善することにより、低電圧動作においても安定化した情報検索動作を実現できる半導体集積回路およびその駆動方法を提供することを目的とする。
【0036】
【課題を解決するための手段】
本発明の半導体集積回路は、SOI( Silicon on Insulator 基板上に、情報を保持する記憶保持回路と、該記憶保持回路に記憶された情報を検索可能とする情報検索回路とを有する情報参照メモリセルと、前記記憶保持回路に電源電圧を供給する第1電源線とが設けられた半導体集積回路において、前記記憶保持回路は、フリップフロップ接続された第1および第2のCMOSインバータ回路を有するスタティックランダムメモリセルと、該スタティックランダムメモリセルとビット線およびビットバー線との間にそれぞれ設けられたトランスファゲート手段と、を有し、前記トランスファゲート手段は、制御電極がワード線と接続され、両駆動電極の一方が前記ビット線と接続され、両駆動電極の他方が前記第1のCMOSインバータ回路の入力端であって前記第2のCMOSインバータ回路の出力端である第1ノードと接続された第1NMOSトランジスタと、制御電極が前記ワード線と接続され、両駆動電極の一方が前記ビットバー線と接続され、両駆動電極の他方が前記第2のCMOSインバータ回路の入力端であって前記第1のCMOSインバータ回路の出力端である第2ノードと接続された第2NMOSトランジスタと、を有し、前記情報検索回路は、両駆動電極の一方が前記ビット線または第1論理回路の出力端と接続され、制御電極が前記第2ノードと接続された第3NMOSトランジスタと、両駆動電極の一方が前記ビットバー線または第2論理回路の出力端と接続され、制御電極が前記第1ノードと接続された第4NMOSトランジスタと、制御電極が、前記第3および第4NMOSトランジスタそれぞれの両駆動電極の他方同士が直列に接続された第3ノードと接続され、両駆動電極の一方が接地線または基準電位線に接続され、両駆動電極の他方が情報検索結果出力線に接続された第5NMOSトランジスタと、を有し、前記第1電源線に、前記情報参照メモリセルの周辺回路に用いられる他の電源電圧Vccよりも、前記第3および第4NMOSトランジスタの閾値電圧(Vth)以上の高い電源電圧(Vcc+α、α>=Vth)が供給されていることを特徴とし、そのことにより上記目的が達成される。
【0037】
好ましくは、本発明の半導体集積回路において、前記第1論理回路および第2論理回路の電源電圧入力端が前記第1電源線と接続されている。
【0038】
さらに、好ましくは、本発明の半導体集積回路において、前記第1および第2のCMOSインバータ回路および前記第1〜第5NMOSトランジスタが低閾値完全空乏型電界効果トランジスタによって構成されている。
【0039】
さらに、好ましくは、本発明の半導体集積回路において、前記第1および第2のCMOSインバータ回路が高閾値完全空乏型電界効果トランジスタによって構成され、前記第1〜第5NMOSトランジスタが低閾値完全空乏型電界効果トランジスタによって構成されている。
【0040】
さらに、好ましくは、本発明の半導体集積回路において、前記電源電圧Vccが供給される第2電源線が、前記内容参照メモリセルの周囲に設けられたセンスアンプ、アドレスデコーダおよび情報検索結果出力線のプリチャージ用回路と接続されている。
【0041】
本発明の半導体集積回路の駆動方法は、SOI( Silicon on Insulator )基板上に、情報を保持する記憶保持回路と、該記憶保持回路に記憶された情報を検索可能とする情報検索回路とを有する情報参照メモリセルが設けられた半導体集積回路の駆動方法であって、該半導体集積回路は、前記記憶保持回路が、フリップフロップ接続された第1および第2のCMOSインバータ回路を有するスタティックランダムメモリセルと、該スタティックランダムメモリセルとビット線およびビットバー線との間にそれぞれ設けられたトランスファゲート手段と、を有し、前記トランスファゲート手段は、制御電極がワード線と接続され、両駆動電極の一方が前記ビット線と接続され、両駆動電極の他方が前記第1のCMOSインバータ回路の入力端であって前記第2のCMOSインバータ回路の出力端である第1ノードと接続された第1NMOSトランジスタと、制御電極が前記ワード線と接続され、両駆動電極の一方が前記ビットバー線と接続され、両駆動電極の他方が前記第2のCMOSインバータ回路の入力端であって前記第1のCMOSインバータ回路の出力端である第2ノードと接続された第2NMOSトランジスタと、を有し、前記情報検索回路は、両駆動電極の一方が前記ビット線または第1論理回路の出力端と接続され、制御電極が前記第2ノードと接続された第3NMOSトランジスタと、両駆動電極の一方が前記ビットバー線または第2論理回路の出力端と接続され、制御電極が前記第1ノードと接続された第4NMOSトランジスタと、制御電極が、前記第3および第4NMOSトランジスタそれぞれの両駆動電極の他方同士が直列に接続された第3ノードと接続され、両駆動電極の一方が接地線または基準電位線に接続され、両駆動電極の他方が情報検索結果出力線に接続された第5NMOSトランジスタと、を有し、該駆動方法は、前記第1電源線に、前記情報参照メモリセルの周辺回路に用いられる他の電源電圧Vccよりも、前記第3および第4NMOSトランジスタの閾値電圧(Vth)以上の高い電源電圧(Vcc+α、α>=Vth)を供給することを特徴とし、そのことにより上記目的が達成される。
【0048】
上記構成により、以下に、本発明の作用について説明する。
【0049】
本発明にあっては、低閾値で低電圧動作可能な完全空乏型FETをSOI基板上に設けた内容参照メモリセルにおいて、情報保持動作を行う記憶保持回路を構成するCMOSインバータ回路(第1のCMOSインバータ回路および第2のCMOSインバータ回路)に供給される電源電圧を、他の部分に供給される電源電圧よりも高くすることにより、検索回路を構成するNMOSトランスファーゲート(第3のNMOSトランジスタおよび第4のNMOSトランジスタ)においてゲート電極に印加される電圧を高くすることが可能となる。したがって、図5に示す従来の内容参照メモリのように、低電圧動作時に特に問題となる、検索回路を構成するNMOSトランスファーゲートにおける”1”レベルの信号の伝達が劣化することを防ぎ、検索出力結果線MLの電圧をプルダウンするトランジスタ(第5のトランジスタ)を充分にオフさせることができるため、検索回路の動作安定化を図ることが可能となる。また、図6に示すブースト電圧発生回路を用いた場合のように、トランジスタ追加によって1メモリセル当たりの面積が増えることもない。
【0050】
また、情報保持動作を行う記憶保持回路を構成するCMOSインバータ回路を高閾値完全空乏型電界効果トランジスタにて構成することにより、スタンバイ時のリーク電流を削減して低消費電力を実現することも可能である。
【0051】
さらに、検索回路において、記憶保持回路の記憶状態と比較される信号を、ビット線ではなく、他の論理回路(第1の論理回路および第2の論理回路)から供給することによって、ビット線の負担を削減して、書き込み/読み出し動作を高速化することが可能となる。
【0052】
【発明の実施の形態】
以下に、本発明の半導体集積回路の実施形態1〜4について、図面を参照しながら説明する。
【0053】
(実施形態1)
図1は、本発明の半導体集積回路の実施形態1である連想記憶装置において、内容参照メモリの1メモリセル分の要部構成を示す回路図である。なお、図1では、図5の内容参照メモリ100において、記憶保持回路1のCMOSインバータ13および14をトランジスタによって示している。記憶保持回路1以外のトランジスタやノードは、図5と同じ符号を用いて示している。
【0054】
図1において、情報参照メモリセルである内容参照メモリセル200は、図5に示す内容参照メモリセル100の場合と同様、情報保持(記憶動作)を行う記憶保持回路1と、情報の検索動作を行う情報検索回路2とを有している。内容参照メモリセル200が内容参照メモリセル100の場合と異なるのは、記憶保持回路1を構成するCMOSインバータ回路13に電源電圧を供給する第1電源線に、CSMOインバータ回路13以外の内容参照メモリセル200またはその周辺回路に他の電源電圧Vccを供給する第2電源線よりも高い電源電圧Vcc+αを供給する点である。これについて、以下に詳細に説明する。
【0055】
記憶保持回路1は、第1CMOSインバータ回路13および第2CMOSインバータ回路14と、第1NMOSトランジスタ11および第2NMOSトランジスタ12とによって、スタティックランダムアクセスメモリ(SRAM)を構成している。
【0056】
この第1CMOSインバータ回路13は低閾値完全空乏型PMOSトランジスタQ11およびQ12によって構成され、第2CMOSインバータ回路14は低閾値完全空乏型NMOSトランジスQ21およびQ22によって構成されており、これら一対のインバータ回路13および14がフリップフロップ動作を行うように接続されている。
【0057】
PMOSトランジスタQ11およびQ12のソース電極は、第1電源線に接続されている。この第1電源線は、全てのメモリセルの記憶保持回路1において、フリップフロップ接続された第1CMOSインバータ回路13のPMOSトランジスタのソース電極に接続されており、その他のトランジスタには接続されていない。また、図1に示す内容参照メモリセル200および、それ以外の周辺回路、例えばメモリセル周辺のセンスアンプやアドレスデコーダ、検索線のプリチャージ用回路などは、第1電源線とは異なる第2電源線に接続されている。この第1電源線の電位Vcc+αは、第2電源線の電位Vccに比べてαだけ高い電位に設定されている。
【0058】
第1NMOSトランジスタ11および第2NMOSトランジスタ12は、図5に示す内容参照メモリセル100の場合と同様に、それぞれのゲート電極(制御電極)がワード線WLとそれぞれ接続されている。第1NMOSトランジスタ11のソース電極およびドレイン電極の一方(両駆動電極の一方)はビット線BLと接続され、ソース電極およびドレイン電極の他方(両駆動電極の他方)は第1CMOSインバータ回路13の入力であって第2のCMOSインバータ回路14の出力である第1ノードN1と接続されている。また、第2NMOSトランジスタ12のソース電極およびドレイン電極の一方はビットバー線BBLと接続され、ソース電極およびドレイン電極の他方は第2CMOSインバータ回路14の入力であって第1のCMOSインバータ回路8の出力である第2のノードN2と接続されている。この第1NMOSトランジスタ11および第2NMOSトランジスタ12はそれぞれ、インバータ回路13および14と、ビット線BLおよびビットバー線BBLとの信号の伝達を行うためのNMOSトランスファーゲートとして機能する。
【0059】
また、情報検索回路2は、図5に示す内容参照メモリセル100の場合と同様に、第3NMOSトランジスタ21、第4NMOSトランジスタ22および第5NMOSトランジスタ23がワイヤード・アンド回路となるように接続され、排他的NOR(Exclusive NOR)回路が構成されている。
【0060】
第3NMOSトランジスタ21は、ソース電極およびドレイン電極の一方がビット線BLと接続され、ゲート電極が第2のノードN2と接続され、ソース電極およびドレイン電極の他方が、第3ノード(接続ノード)として第4のNMOSトランジスタ22のソース電極およびドレイン電極の他方と直列に接続されている。
【0061】
また、第4のNMOSトランジスタ22は、ソース電極およびドレイン電極の一方がビットバー線BBLと接続され、そのゲート電極が第1のノードN1と接続されている。
【0062】
この第3NMOSトランジスタ21および第4NMOSトランジスタ22は、情報検索動作時に、それぞれ、検索データが供給されるビット線BLおよびビットバー線BBLと第5NMOSトランジスタ23のゲート電極との間で信号(データ)を伝達するためのトランスファーゲートとして機能する。
【0063】
第5NMOSトランジスタ23は、そのゲート電極が第3NMOSトランジスタ21および第4NMOSトランジスタ22の第3ノード(接続ノード)と接続され、そのソース電極が接地線に接続され、そのドレイン電極が検索結果出力線MLに接続されている。この第5NMOSトランジスタ23は、情報検索動作時に、検索結果出力線MLを接地レベルにプルダウン可能に機能する。
【0064】
このような単位メモリセルが、行方向および列方向にそれぞれ複数、マトリクス状に配列されて、メモリセルアレイが構成されている。
【0065】
上記構成により、以下、その作用を説明する。
【0066】
この内容参照メモリセル200を用いた連想記憶装置において、検索動作を行う場合には、検索動作が行われる前に、まず、予めビット線BLおよびビットバー線BBLがグランドレベルにプリディスチャージされ、検索結果出力線MLが電源電位(Hレベル)にプリチャージされる。
【0067】
次に、検索データと、この検索データに対して極性が反対となっている反転検索データとがそれぞれ、ビット線BLおよびビットバー線BBLにそれぞれ供給される。検索動作時、ワード線WLはLレベルとされており、第1NMOSトランジスタ11および第2NMOSトランジスタ12はオフ状態となっている。
【0068】
この状態で、ビット線BLに供給された検索データと、記憶セル部である記憶保持回路1に保持されている記憶情報とが一致した場合には、第5NMOSトランジスタ23がオフ状態で、検索結果出力線MLの電位が電源電位(Hレベル)に保持されるため、この検索結果出力線MLに接続された内容参照メモリセルに検索データと同一の情報が記憶されていることが判明する。
【0069】
また、ビット線BLに供給された検索データと、記憶セル部である記憶保持回路1に保持されている記憶情報とが一致しない場合には、第5NMOSトランジスタ23がオン状態となり、検索結果出力線MLが第5トランジスタ23によって接地電位と接続されてLレベルとなるため、この検索結果出力線MLに接続された内容参照メモリセル200には検索データと同一の情報が記憶されていないことが分かる。
【0070】
本実施形態1の内容参照メモリセル200においては、この情報検索動作時に、NMOSトランスファーゲート(NMOSトランジスタ21および22)の”1”レベルを伝達する能力が補われ、情報検索動作を安定化させることができる。具体的には、第1電源線の電位(Vcc+α)が、第2電源線の電位(Vcc)と比べて、NMOSトランジスタ21および22の閾値電圧(Vth)を超える高い電位になるように、(α>=Vth)と設定すれば、第5NMOSトランジスタ23のゲート電極には、検索線として用いられるビット線BLがプリチャージされた電位である第2電源線の電位(Vcc)までの電位が印加されるため、NMOSトランジスタ23は十分にオフ状態となり、検索結果出力線MLをグランドレベルにプルダウンする能力が安定化する。
【0071】
また、情報検索動作実行時には、ワード線WLは”L”レベルであり、記憶保持回路1を構成するNMOSトランジスタ11および12はオフ状態であるが、第1の電源線の電位を高く設定しすぎると、NMOSトランジスタ11および12のドレイン電極−ソース電極間でブレークダウン現象が発生してドレイン電極−ソース電極間が導通してしまう。したがって、第1の電源線の電位は、デバイス条件やプロセス条件上に上限値がある。例えば、低電圧SOIデバイスにおいては、電源電圧0.5V、トランジスタの閾値電圧0.15V程度であるため、閾値電圧のばらつきを考慮して、本実施形態1における第1電源線の電位を1.0V、第2の電源線の電位を0.5Vとした場合、上述したようなNMOSトランジスタ11および12におけるブレークダウン現象は発生せず、安定した情報検索動作を実現することができる。
【0072】
また、本実施形態1の内容参照メモリ200において、情報読み出し動作時にビット線BLおよびビットバー線BBLに出力される電位は、ワード線WLの電位によって決定されるため、第1の電源線の電圧レベルに依存しない。このとき、NMOSトランスファーゲート(NMOSトランジスタ11および12)が”1”レベルの信号をビット線BLに伝達する能力は劣化しているが、通常、半導体集積回路には内容参照メモリ200の周辺回路としてセンスアンプが搭載されており、ビット線BLおよびビットバー線BBLの相対電位でデータが判定されて読み出されるため、第1の電源線の電位を高電位にしても、情報の読み出し動作に問題は生じない。
【0073】
また、本実施形態1の内容参照メモリ200において、情報の書き込み動作時には、第1電源線の電位が周辺回路に接続された第2電源線の電位よりも所定の電圧以上高く設定されているため、CMOSインバータ回路13および14の反転レベルが高くなる。
【0074】
これによって、NMOSトランジスタ11および12の何れか一方から伝達されるVcc−Vth(VthはNMOSトランジスタ11および12の閾値電圧)の信号の書き込みに対して影響が生じるように思われるが、”0”レベルの信号の書き込みに対するPMOSトランジスタQ11およびQ12からの”1”レベルの信号出力能力が、電源電位が高くなっている分だけ高められるため、”1”レベルの信号の書き込みが補われ、全体として情報の書き込み動作に問題は生じない。
【0075】
以上のように、本実施形態1の半導体集積回路の内容参照メモリセル200においては、特許文献1に開示されている図5に示す内容参照メモリセル100とは電源構成が異なっており、図5に示す内容参照メモリセル100のように、動作電圧を低電圧化にしたときに情報検索動作が不安定になることはない。
【0076】
また、本実施形態1の半導体集積回路の内容参照メモリセル200においては、特許文献2に開示されている図6に示すワード線選択回路110のように、NMOSトランスファーゲートのゲート電極を昇圧させて”1”レベルの信号の伝達能力を向上させるためにトランジスタ数が大幅に増えてチップ面積が増加するという問題は生じない。
【0077】
(実施形態2)
図2は、本発明の半導体集積回路の実施形態2である連想記憶装置において、内容参照メモリの1メモリセル分の要部構成を示す回路図である。
【0078】
図2において、この内容参照メモリセル200においては、記憶保持回路1のCMOSインバータ13および14が、図1に示す内容参照メモリセル200のように低閾値完全空乏型トランジスタQ11、Q12、Q21およびQ22ではなく、それらに代えて、高閾値完全空乏型トランジスタQ13、Q14、Q23およびQ24によって構成されている。
【0079】
この構成によれば、記憶保持回路1Aが非動作状態であるときに、そのリーク電流を削減することができる。
【0080】
本実施形態2の半導体集積回路においても、上記実施形態1と同様に、図5に示す内容参照メモリセル100のように、動作電圧を低電圧化にしたときに情報検索動作が不安定になることはない。また、特許文献2に開示されている図6に示すワード線選択回路110のように、NMOSトランスファーゲートのゲート電極を昇圧させて”1”レベルの信号の伝達能力を向上させるためにトランジスタ数が増えてチップ面積が増加するという問題も生じない。
【0081】
(実施形態3)
図3は、本発明の半導体集積回路の実施形態3である連想記憶装置において、内容参照メモリの1メモリセル分の要部構成を示す回路図である。
【0082】
図3において、この内容参照メモリセル220においては、情報検索回路2を構成するNMOSトランジスタ21および22のソース電極およびドレイン電極の一方が、図1に示す内容参照メモリセル200のようにビット線BLおよびビットバー線BBLにそれぞれ接続されるのではなく、第1の論理回路17aおよび第2の論理回路17bとそれぞれ接続されている。これによって、情報検索回路2では、記憶保持回路1の記憶状態が、ビット線BLおよびビットバー線BBLからの信号ではなく、論理回路17aおよび17bからの信号と比較される。
【0083】
この構成によれば、ビット線BLおよびビットバー線BBLの負荷を削減して情報の書き込み動作/読み出し動作を高速化すると共に、内容参照メモリ220としての機能を実現することができる。
【0084】
本実施形態3の半導体集積回路においても、上記実施形態1の場合と同様に、図5に示す内容参照メモリセル100のように、動作電圧を低電圧化にしたときに情報の検索動作が不安定になることはない。また、特許文献2に開示されている図6に示すワード線選択回路110のように、NMOSトランスファーゲートのゲート電極を昇圧させて”1”レベルの信号の伝達能力を向上させるためにトランジスタ数が大幅に増えてチップ面積が増加するという問題も生じない。
【0085】
また、本実施形態3の半導体集積回路においても、上記実施形態2の場合と同様に、CMOSインバータ回路13および14を、高閾値完全空乏型トランジスタQ13、Q14、Q23およびQ24にて構成することによって、記憶保持回路1Aが非動作状態であるときに、リーク電流を削減することができる。
【0086】
(実施形態4)
図4は、本発明の半導体集積回路の実施形態4である連想記憶装置において、内容参照メモリの1メモリセル分の要部構成を示す回路図である。
【0087】
図4において、この内容参照メモリセル230では、記憶保持回路1の記憶状態と比較される信号を出力する論理回路17aおよび17bが、第1電源線と接続されている。
【0088】
本実施形態4において、第1電源線の電位をVcc+α(α=Vth;VthはNMOSトランジスタの閾値電圧)に設定した場合、NMOSトランジスタ23のゲート電極に入力される電圧は電源電圧Vccとなり、これは実施形態3に示したように論理回路17aおよび17bの電源電圧がVccの場合と「同じ」である。この場合の「同じ」ということの意味について、以下に説明する。
【0089】
NMOSトランジスタ23のゲート電極すなわちN3の電位はNMOSトランジスタ21および22のゲート電位に基本的に依存する。NMOSトランジスタ21、22のゲート電位からVthダウンした電位がN3に印加されN4の電位には依存しない。実際は、N4に依存するケースがある。N4の電位をVN4、N3の電位をVN3、NMOS21のゲート電位をV21として、以下に例を示す。
【0090】
V21=5V、VN4=5Vの時、VN3=V21―Vth
V21=5V、VN4=6Vの時、VN3=V21―Vth
V21=5V、VN4=2Vの時、VN3=2V。
【0091】
即ち、VN3の電位はVN4に依存して上昇するが、上昇可能な電位レベルはV21により律束され、最大電位はV21−Vthであるということになる。
【0092】
この項目ではN4の電位レベルがどうであれ、NMOS21のゲート電位からVthダウンした電位が印加されるケースを、上記実施形態3、本実施形態4に場合分けして説明することを趣旨としている。
【0093】
これに対して、第1電源線の電位がVcc+Vthを超えるように設定、例えばVcc+2Vthに設定された場合には、NMOSトランジスタ23のゲート電極に入力される電圧はVcc+Vthとなり、情報の検索動作をさらに安定化して行うことができる。
【0094】
したがって、本実施形態4の半導体集積回路においても、上記実施形態1の場合と同様に、図5に示す従来の内容参照メモリセル100のように、動作電圧を低電圧化にしたときに情報検索動作が不安定になることはない。また、特許文献2に開示されている図6に示す従来のワード線選択回路110のように、NMOSトランスファーゲートのゲート電極を昇圧させて”1”レベルの信号の伝達能力を向上させるためにトランジスタ数が大幅に増えてチップ面積が増加するという問題も生じない。
【0095】
また、本実施形態4の半導体集積回路においても、上記実施形態3の場合と同様に、ビット線BLおよびビットバー線BBLの負荷を削減して情報の書き込み動作/読み出し動作を高速化すると共に、内容参照メモリ230としての機能を良好に実現することができる。
【0096】
さらに、本実施形態4の半導体集積回路においても、上記実施形態2と同様に、CMOSインバータ回路13および14を、高閾値完全空乏型トランジスタQ13、Q14、Q23およびQ24にて構成することによって、記憶保持回路1Aが非動作状態であるときに、リーク電流を削減することができる。
【0097】
以上により、上記実施形態1〜4によれば、SOI基板上に、情報保持を行なう記憶保持回路1(または1A)と、情報検索動作を行う情報検索回路2とからなる内容参照メモリセル200(または、210、220または230)が設けられた半導体集積回路において、記憶保持回路1(または1A)を構成するCMOSインバータ回路13、14(または15、16)に電源電圧を供給する第1の電源線を有し、第1の電源線には、CSMOインバータ回路13、14(または15、16)以外の周辺回路部分に電源電圧を供給する第2の電源線よりも所定電圧以上の高い電源電圧が供給される。これによって、NMOSトランジスタ21、22の各ゲート電極に印加される電圧が昇圧されるため、NMOSトランジスタ21、22において”1”レベルの信号の伝達劣化を抑制または防いで、NMOSトランジスタ23を充分にオフさせて、低電圧動作においても安定化した検索動作を実現することができる。
【0098】
【発明の効果】
以上により、本発明によれば、低閾値低電圧動作可能な完全空乏型SOIFETによって実現される内容参照メモリにおいて、情報保持動作を行うCMOSインバーター回路に供給される電源電圧を他の部分に供給される電源電圧よりも高く設定することにより、低電圧動作時に特に問題となる、検索回路を構成するNMOSトランスファーゲートにおける”1”レベルの信号の伝達の劣化を防ぎ、検索動作の安定化を実現することができる。
【0099】
また、情報保持動作を行うCMOSインバーター回路を高閾値完全空乏型電界効果トランジスタにて構成することにより、検索動作の安定化を実現すると共に、低消費電力化を実現することも可能である。
【0100】
また、記憶保持回路の記憶状態と比較される信号を他の論理回路から出力することによって、書き込み動作/読み出し動作を高速化すると共に内容参照メモリとしての機能を実現することができる。
【0101】
さらに、記憶保持回路の記憶状態と比較される信号を出力する論理回路に、CMOSインバーター回路に供給される電源電圧と同様に、他の部分に供給される電源電圧よりも高い電源電圧を供給することによって、検索回路の動作をさらに安定化することができる。
【0102】
本発明によれば、従来の内容参照メモリのような低電圧動作時における動作不安定や、従来の昇圧回路のようなトランジスタ追加によるサイズ増加などといった問題を解決することができる。このように、本発明によれば、近年の半導体集積回路に対する消費電力削減の要求に伴って、動作電源電圧を低下させた低消費電力で小型化された半導体集積回路を実現することができるため、非常に有用である。
【図面の簡単な説明】
【図1】本発明の半導体集積回路の実施形態1である連想記憶装置において、内容参照メモリの1メモリセル分の要部構成を示す回路図である。
【図2】本発明の半導体集積回路の実施形態2である連想記憶装置において、内容参照メモリの1メモリセル分の要部構成を示す回路図である。
【図3】本発明の半導体集積回路の実施形態3である連想記憶装置において、内容参照メモリの1メモリセル分の要部構成を示す回路図である。
【図4】本発明の半導体集積回路の実施形態4である連想記憶装置において、内容参照メモリの1メモリセル分の要部構成を示す回路図である。
【図5】従来のキャッシュ内蔵型半導体装置において、内容参照メモリの1メモリセル分の要部構成例を示す回路図である。
【図6】従来のワード線選択回路の要部構成を示す回路図である。
【符号の説明】
1、1A 記憶保持回路
11、12 完全空乏型NMOSトランジスタ
13、14 CMOSインバータ回路
2 検索回路
21〜23 完全空乏型NMOSトランジスタ
17a、17b 論理回路
200,210,220,230 内容参照メモリセル
N1、N2 記憶保持ノード(第1、第2ノード)
N3 接続ノード(第3ノード)
N3、N4 比較信号の入力端子(第4、第5ノード)
WL ワード線
ML 検索結果出力線
BL ビット線
BBL ビットバー線
Q11、Q12 完全空乏型低閾値PMOSトランジスタ
Q21、Q22 完全空乏型低閾値NMOSトランジスタ
Q13、Q14 完全空乏型高閾値PMOSトランジスタ
Q23、Q24 完全空乏型高閾値NMOSトランジスタ

Claims (6)

  1. SOI( Silicon on Insulator 基板上に、情報を保持する記憶保持回路と、該記憶保持回路に記憶された情報を検索可能とする情報検索回路とを有する情報参照メモリセルと、前記記憶保持回路に電源電圧を供給する第1電源線とが設けられた半導体集積回路において、
    前記記憶保持回路は、
    フリップフロップ接続された第1および第2のCMOSインバータ回路を有するスタティックランダムメモリセルと、
    該スタティックランダムメモリセルとビット線およびビットバー線との間にそれぞれ設けられたトランスファゲート手段と、を有し、
    前記トランスファゲート手段は、
    制御電極がワード線と接続され、両駆動電極の一方が前記ビット線と接続され、両駆動電極の他方が前記第1のCMOSインバータ回路の入力端であって前記第2のCMOSインバータ回路の出力端である第1ノードと接続された第1NMOSトランジスタと、
    制御電極が前記ワード線と接続され、両駆動電極の一方が前記ビットバー線と接続され、両駆動電極の他方が前記第2のCMOSインバータ回路の入力端であって前記第1のCMOSインバータ回路の出力端である第2ノードと接続された第2NMOSトランジスタと、を有し、
    前記情報検索回路は、
    両駆動電極の一方が前記ビット線または第1論理回路の出力端と接続され、制御電極が前記第2ノードと接続された第3NMOSトランジスタと、
    両駆動電極の一方が前記ビットバー線または第2論理回路の出力端と接続され、制御電極が前記第1ノードと接続された第4NMOSトランジスタと、
    制御電極が、前記第3および第4NMOSトランジスタそれぞれの両駆動電極の他方同士が直列に接続された第3ノードと接続され、両駆動電極の一方が接地線または基準電位線に接続され、両駆動電極の他方が情報検索結果出力線に接続された第5NMOSトランジスタと、を有し、
    前記第1電源線に、前記情報参照メモリセルの周辺回路に用いられる他の電源電圧Vccよりも、前記第3および第4NMOSトランジスタの閾値電圧(Vth)以上の高い電源電圧(Vcc+α、α>=Vth)が供給されていることを特徴とする半導体集積回路。
  2. 前記第1論理回路および第2論理回路の電源電圧入力端が前記第1電源線と接続されている請求項1に記載の半導体集積回路。
  3. 前記第1および第2のCMOSインバータ回路および前記第1〜第5NMOSトランジスタが低閾値完全空乏型電界効果トランジスタによって構成されている請求項1または2に記載の半導体集積回路。
  4. 前記第1および第2のCMOSインバータ回路が高閾値完全空乏型電界効果トランジスタによって構成され、前記第1〜第5NMOSトランジスタが低閾値完全空乏型電界効果トランジスタによって構成されている請求項1〜3の何れか一項に記載の半導体集積回路。
  5. 前記電源電圧Vccが供給される第2電源線が、前記内容参照メモリセルの周囲に設けられたセンスアンプ、アドレスデコーダおよび情報検索結果出力線のプリチャージ用回路と接続されている請求項1〜4の何れか一項に記載の半導体集積回路。
  6. SOI( Silicon on Insulator 基板上に、情報を保持する記憶保持回路と、該記憶保持回路に記憶された情報を検索可能とする情報検索回路とを有する情報参照メモリセルが設けられた半導体集積回路の駆動方法であって
    該半導体集積回路は、
    前記記憶保持回路が、
    フリップフロップ接続された第1および第2のCMOSインバータ回路を有するスタティックランダムメモリセルと、
    該スタティックランダムメモリセルとビット線およびビットバー線との間にそれぞれ設けられたトランスファゲート手段と、を有し、
    前記トランスファゲート手段は、
    制御電極がワード線と接続され、両駆動電極の一方が前記ビット線と接続され、両駆動電極の他方が前記第1のCMOSインバータ回路の入力端であって前記第2のCMOSインバータ回路の出力端である第1ノードと接続された第1NMOSトランジスタと、
    制御電極が前記ワード線と接続され、両駆動電極の一方が前記ビットバー線と接続され、両駆動電極の他方が前記第2のCMOSインバータ回路の入力端であって前記第1のCMOSインバータ回路の出力端である第2ノードと接続された第2NMOSトランジスタと、を有し、
    前記情報検索回路は、
    両駆動電極の一方が前記ビット線または第1論理回路の出力端と接続され、制御電極が前記第2ノードと接続された第3NMOSトランジスタと、
    両駆動電極の一方が前記ビットバー線または第2論理回路の出力端と接続され、制御電極が前記第1ノードと接続された第4NMOSトランジスタと、
    制御電極が、前記第3および第4NMOSトランジスタそれぞれの両駆動電極の他方同士が直列に接続された第3ノードと接続され、両駆動電極の一方が接地線または基準電位線に接続され、両駆動電極の他方が情報検索結果出力線に接続された第5NMOSトランジスタと、を有し、
    該駆動方法は、
    前記第1電源線に、前記情報参照メモリセルの周辺回路に用いられる他の電源電圧Vccよりも、前記第3および第4NMOSトランジスタの閾値電圧(Vth)以上の高い電源電圧(Vcc+α、α>=Vthを供給することを特徴とする半導体集積回路の駆動方法。
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