JP4924838B2 - 半導体記憶装置 - Google Patents
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Description
本発明の実施例1として、書き込み操作時のマージンをモニターする書き込みマージンモニター回路について図1〜7を参照して説明する。図1,図2,図3には、本発明のマージンモニター回路及び電源制御方法が適用可能な6トランジスタ、7トランジスタ、8トランジスタでそれぞれ構成された公知のメモリセル回路を示す。図1のSRAMセルでの書き込み操作を説明するための動作波形図を図4に、安定な書き込み動作を行うための必須条件を説明する説明図を図5に示す。図6には書き込みマージンモニター回路図、図7には書き込みマージンモニター回路を構成するオペアンプの回路図を示す。
本発明の実施例2として、実施例1の書き込みマージンモニター回路を、SRAMセルの電源VDD_SRAMの制御に用いた場合について、図8〜12を参照して説明する。図8は、書き込みマージンモニター回路1をSRAMセルの電源VDD_SRAMの制御に用いた場合の全体ブロックを示す図である。図9に書き込みマージンモニター回路11、図10には電源電圧VDD2を発生するVDD2電源発生回路12、図11にはSRAMセルアレー14とVDD選択回路13の接続図を示す。図12には、もう1つの形態として他の書き込みマージンモニター回路を示す。
本発明の実施例3について図13〜15を参照して説明する。本実施例は書き込みマージンモニター回路11とVDD2電源発生回路12とを合体させた実施例である。図13は、書き込みマージンモニター/電源発生回路31をSRAMセルの高電源VDD_SRAMの制御に用いた場合のブロック構成を示す図である。図14に書き込みマージンモニター/電源発生回路図、図15にはもう1つの形態として他の書き込みマージンモニター/電源発生回路図を示す。
本発明の実施例4について図16〜20を参照して説明する。本実施例は低電源電圧を切り換える実施例である。図16は、書き込みマージンモニター回路をSRAMセルの低電源VSS_SRAMの制御に用いた場合のブロック構成図を示す。図17に、低電源VSS_SRAMを制御した場合の書き込みマージンモニター回路21を示す。図18は、低電源電圧VSS2を発生するVSS2電源発生回路の構成例を示す。図19は、SRAMセルアレーとVSS選択回路、図20には、書き込みマージンモニター回路のもう一つの形態を示す。
本発明の実施例5について図21〜23を参照して説明する。本実施例は実施例4の書き込みマージンモニター回路21とVSS2電源発生回路22とを合体させた実施例である。図21は、書き込みマージンモニター/電源発生回路41をSRAMセルの電源VSS_SRAMの制御に用いた場合の全体ブロック構成図を示す。図22に書き込みマージンモニター/電源発生回路41、図23にはもう1つの形態として他の書き込みマージンモニター/電源発生回路41を示す。
Claims (12)
- 半導体記憶装置において、書き込み操作時にSRAMセルの記憶ノードの電位を放電させるアクセストランジスタに流れる電流と、前記SRAMセルの負荷トランジスタに流れる電流とが等しくなるように、前記負荷トランジスタと前記アクセストランジスタとをそれぞれ模した複製負荷トランジスタと複製アクセストランジスタとを直列接続した模擬回路を有した書き込みマージンモニター回路を備えたことを特徴とする半導体記憶装置。
- 前記書き込みマージンモニター回路はさらに、第2の複製負荷トランジスタと、複製ドライブトランジスタから構成された複製インバータ回路と、オペアンプとを備え、前記複製インバータ回路は前記模擬回路からの第1の出力信号を入力されて第2の出力信号を出力し、前記オペアンプは前記第1出力信号と前記第2の出力信号を入力され、前記書き込みマージンモニター回路の出力信号である前記オペアンプの出力信号は前記複製アクセストランジスタのゲート電圧として出力することを特徴とする請求項1に記載の半導体記憶装置。
- 前記第1の出力信号の電圧が、前記SRAMセルを構成するループ接続された第1及び第2インバータの閾値電圧と等しいことを特徴とする請求項2に記載の半導体記憶装置。
- 前記複製負荷トランジスタと前記第2の複製負荷トランジスタとは前記SRAMセルを構成する負荷トランジスタと、前記複製アクセストランジスタは前記SRAMセルを構成するアクセストランジスタと、前記複製ドライブトランジスタは前記SRAMセルを構成するドライブトランジスタと、それぞれ同じ特性を有するトランジスタで構成されることを特徴とする請求項2に記載の半導体記憶装置。
- 前記複製負荷トランジスタのゲートには、第2の複製アクセストランジスタと第2の複製ドライブトランジスタとを直列接続された節点からの出力信号が入力されることを特徴とする請求項2に記載の半導体記憶装置。
- 前記複製負荷トランジスタのゲートには、低電源電圧が入力されることを特徴とする請求項2に記載の半導体記憶装置。
- 前記半導体記憶装置は、さらに電源発生回路と、電源選択回路とを備え、書き込み時には前記電源発生回路により発生された第2の高電源電圧又は第2の低電源電圧を前記電源選択回路により切換え、前記SRAMセルの電源として供給することを特徴とする請求項1に記載の半導体記憶装置。
- 前記電源発生回路は、高電源電圧からマージン電圧分低下させた参照電圧と、前記書き込みマージンモニター回路からの出力電圧と、を入力されたオペアンプの出力により出力トランジスタを制御することで前記第2の電源電圧又は前記第2の低電源電圧を出力することを特徴とする請求項7に記載の半導体記憶装置。
- 前記書き込みマージンモニター回路はさらに、第2の複製負荷トランジスタと、複製ドライブトランジスタから構成された複製インバータ回路と、オペアンプと、電源発生回路とを備え、前記複製インバータ回路は前記模擬回路からの第1の出力信号を入力されて第2の出力信号を出力し、前記オペアンプは前記第1出力信号と前記第2の出力信号を入力され、前記電源発生回路は前記オペアンプからの出力信号により出力トランジスタを制御することで第2の高電源電圧又は第2の低電源電圧を出力することを特徴とする請求項1に記載の半導体記憶装置。
- 前記複製アクセストランジスタのゲートには、高電源電圧からマージン電圧分低下させた参照電圧が入力されることを特徴とする請求項9に記載の半導体記憶装置。
- 前記複製インバータ回路の電源として、前記第2の高電源電圧及び低電源電圧、又は高電源電圧及び前記第2の低電源電圧のいずれかが供給されることを特徴とする請求項9に記載の半導体記憶装置。
- 前記半導体記憶装置は、さらに電源選択回路を備え、書き込み時には前記第2の高電源電圧又は第2の前記低電源電圧を前記電源選択回路により切換え、前記SRAMセルの電源として供給することを特徴とする請求項9に記載の半導体記憶装置。
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59135520A (ja) * | 1983-01-25 | 1984-08-03 | Seiko Epson Corp | 定電圧回路 |
JPS62289994A (ja) * | 1986-06-06 | 1987-12-16 | Nec Corp | 半導体メモリ装置 |
JPH06139779A (ja) * | 1992-10-29 | 1994-05-20 | Toshiba Corp | 基板バイアス回路 |
JP2004005777A (ja) * | 2002-05-30 | 2004-01-08 | Hitachi Ltd | 半導体記憶装置 |
JP2004259352A (ja) * | 2003-02-25 | 2004-09-16 | Toshiba Corp | 半導体記憶装置 |
WO2006083034A1 (ja) * | 2005-02-03 | 2006-08-10 | Nec Corporation | 半導体記憶装置及びその駆動方法 |
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---|---|---|---|---|
US6314011B1 (en) * | 1997-08-22 | 2001-11-06 | Micron Technology Inc | 256 Meg dynamic random access memory |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59135520A (ja) * | 1983-01-25 | 1984-08-03 | Seiko Epson Corp | 定電圧回路 |
JPS62289994A (ja) * | 1986-06-06 | 1987-12-16 | Nec Corp | 半導体メモリ装置 |
JPH06139779A (ja) * | 1992-10-29 | 1994-05-20 | Toshiba Corp | 基板バイアス回路 |
JP2004005777A (ja) * | 2002-05-30 | 2004-01-08 | Hitachi Ltd | 半導体記憶装置 |
JP2004259352A (ja) * | 2003-02-25 | 2004-09-16 | Toshiba Corp | 半導体記憶装置 |
WO2006083034A1 (ja) * | 2005-02-03 | 2006-08-10 | Nec Corporation | 半導体記憶装置及びその駆動方法 |
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