JP2004005777A - 半導体記憶装置 - Google Patents

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Abstract

【課題】ＳＲＡＭ回路の動作マージンを増加または最適化し、動作マージンが下がった状態とくに低電源電圧状態でＳＲＡＭ回路を動作させる。
【解決手段】ＳＲＡＭ回路において、製造されたトランジスタのしきい値電圧を検出してメモリセルの電源電圧を周辺回路の電源電圧と比較して最適な電圧に調整し、さらに基板バイアスを制御する。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
この発明は、スタティックメモリ（ＳＲＡＭ）回路が半導体チップ上に集積された半導体集積回路に関する。より特定的には、この発明はＳＲＡＭ集積回路装置の動作電圧を低減する構成に関する。
【０００２】
【従来の技術】
特開平６−１３９７７９号では、メモリセルのトランジスタのしきい値電圧をあらかじめ設定した基準電圧と比較し、基準電圧と同一のしきい値電圧になるような基板バイアスを発生させる回路が開示されている。特開２０００−２６８５７４号では、トランジスタのしきい値検出回路と電圧検出回路から発生する信号を用いて基板バイアスを変化させ、メモリセルのトランジスタのしきい値を設定値に近付ける回路が開示されている。
【０００３】
【発明が解決しようとする課題】
ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ：大規模集積回路）の低消費電力化およびＬＳＩ中のトランジスタの微細化により、ＬＳＩの電源電圧が低下している。たとえば、０．１３μｍプロセスでは、電源電圧１．２Ｖで動作するＬＳＩが製造される。ＬＳＩの電源電圧を下げる場合には、回路性能（回路の動作速度）を低下させないために、トランジスタのしきい値電圧を下げてトランジスタの電流を増加させている。トランジスタのしきい値電圧を下げるとＳＲＡＭメモリセルのデータ読み出し時の動作マージンであるスタティックノイズマージン（ＳＮＭ）が低下し回路動作が難しくなる。さらに電源電圧が下がると読み出し時のみならず書き込み時の動作マージンが低下しＳＲＡＭ回路が動作しなくなる。このため、低電源電圧のもとにおいてもＳＲＡＭメモリセルのデータ読出しおよび書込み時の動作マージンを大きくとる方法が必要となる。
【０００４】
【課題を解決するための手段】
複数のスタティック型メモリセルを具備するメモリアレイと、上記メモリアレイを制御する周辺回路と、上記スタティック型メモリセル内のトランジスタのしきい値電圧の大きさに応じて上記メモリアレイの電源電圧を変換する回路とを具備させた半導体記憶装置を用いることで読み出し時、または書き込み時の動作マージンの量を増減する。動作マージンはトランジスタ性能により変化するため、ＬＳＩ製造後またはＬＳＩ動作中にトランジスタのしきい値電圧を検出し最適なメモリアレイの電源電圧を決定し、最適なメモリアレイの電圧を印加する。別の手段としては、ＬＳＩ製造後のトランジスタの特性を検出してメモリアレイの電源電圧を調整し、さらにメモリセルの基板電位を変化させてメモリセルを構成するトランジスタのしきい値を変化させる。また、メモリアレイの電源電圧と、メモリアレイ周辺回路の電源電圧とを分離させ、メモリアレイ内のトランジスタのしきい値電圧に応じた電圧をメモリアレイの電源電圧を印加し、それぞれに別の電圧を印加させることも可能である。
【０００５】
【発明の実施の形態】
［実施例１］
図１に本発明を用いたＳＲＡＭ回路とその電源構成の一例を概略的に示す。図１において、ＭＡはＳＲＡＭのメモリセルをアレイ状に並べたメモリセルアレイ、ＷＤはワードドライバ、ロウアドレスデコーダ等のワード線を制御する回路、ＳＡはセンスアンプ、プリチャージ回路、カラムデコーダ等ビット線を制御する回路、ＤＴＶＴ１はトランジスタのしきい値電圧を検出しメモリアレイ電源電圧を発生するための参照電位信号ｓｉｇｒｅｆ１を発生する回路、ＣＴＶＡはＤＴＶＴ１からの信号ｓｉｇｒｅｆ１にしたがって電源電圧Ｖｄｄに対して昇圧や降圧を行ってメモリアレイの電源電圧Ｖａを出力する電源回路である。メモリセルアレイＭＡ中のｗｌはメモリセルのワード線、ｂｌおよびｂｌｂはビット線、Ｖｓｓは接地電位線、Ｖｂｐはメモリセル内のｐＭＯＳの基板電極が接続されたノード、Ｖｂｎはメモリセル内のｎＭＯＳの基板電極が接続されたノードである。メモリセルは、１対のＣＭＯＳインバータの入力と出力が互いに接続されて構成されるフリップ・フロップ（２つのｐチャネル型負荷ＭＯＳトランジスタと２つのｎチャネル型駆動ＭＯＳトランジスタと有する）と、前記フリップ・フロップの２つの記憶ノードをデータ線に選択的に接続する２つのｎチャネル型転送ＭＯＳトランジスタとで構成される。ｎチャネル型ＭＯＳトランジスタのゲート電極には、ワード線が接続され、ｎチャネル型駆動ＭＯＳトランジスタと、ｎチャネル型転送ＭＯＳトランジスタとの基板電位は、同じ信号線により制御されている。これは、ｎチャネル型転送ＭＯＳトランジスタと、ｎチャネル型駆動ＭＯＳトランジスタとを同じウェルに生成しているためであり、これにより基板電位を容易に制御することが可能となる。なお、上記のｎチャネル型転送ＭＯＳトランジスタと、ｎチャネル型駆動ＭＯＳトランジスタとを異なるウェルに生成し、別の制御信号を与えることにより、両者のしきい値電圧の変動を別々に調整することも可能である。
参照電位発生回路ＤＴＶＴ１中のＩ１およびＩ２は定電流源、ＢＯＯＳＴ１は昇圧回路、Ｖｔｈｐ１はｐＭＯＳトランジスタＭＰ１のしきい値電圧の大きさ、Ｖｔｈｎ１はｎＭＯＳトランジスタＭＮ１のしきい値電圧の大きさ、Ｖｄｄは周辺回路の電源電圧、ｎｄ１はＭＰ１のソース電極と接続されているノードである。上記ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタは上記メモリセル内のｐＭＯＳ負荷トランジスタ、ｎＭＯＳ駆動トランジスタ、およびｎＭＯＳ転送トランジスタと同じ工程を経たものを使用しており、酸化膜厚、不純物のインプラ濃度が同じトランジスタである。このため、ＤＴＶＴ１内で使用しているトランジスタのしきい値電圧とＭＡ内で使用しているトランジスタのしきい値電圧とは一定の比例関係にある。例えばＭＡ内のトランジスタのしきい値電圧が上昇すれば、それに応じてＤＴＶＴ１のトランジスタのしきい値電圧も上昇し、ＭＡ内のトランジスタのしきい値電圧が下降すれば、同様にＤＴＶＴ１のトランジスタのしきい値電圧も下降する。ゲート長、ゲート幅等をメモリセルより変えて、しきい値の変化を検出しやすくすることも可能である。これによりメモリセル自身に影響を及ぼすことなく、トランジスタのしきい値を検出することができる。電源回路ＣＴＶＡにおいてＶｄｄｕはメモリアレイ電源Ｖａの最大電圧よりも高い電圧の電源、Ｖｓｓは接地電位である。ＤＴＶＴ１中のＩ１およびＩ２は電流量の等しい電流源であり、Ｖｄｄｕは、メモリアレイ電源Ｖａの最大電圧よりも高い電圧であり、昇圧回路ＢＯＯＳＴ１にＶｄｄを供給しＶｄｄを昇圧することによって生成される。ＢＯＯＳＴ１はキャパシタ等を用いたチャージポンプ回路で構成される回路である。ノードｎｄ１の電位はＶｄｄからｐＭＯＳトランジスタＭＰ１のしきい値の大きさ分上昇しＶｄｄ＋Ｖｔｈｐ１となる。ノードｎｄ１はｎＭＯＳトランジスタＭＮ１のゲート電極に接続されており、それゆえにＭＮ１のソース電極の電位はＶｄｄ＋Ｖｔｈｐ１−Ｖｔｈｎ１となり、ｐＭＯＳのしきい値電圧の大きさとｎＭＯＳのしきい値電圧の大きさの差に周辺回路の電源電圧を加えた電圧がｓｉｇｒｅｆ１として出力される。よって、ＤＴＶＴ１において、ｐＭＯＳトランジスタのしきい値電圧の絶対値がｎＭＯＳトランジスタのしきい値電圧の絶対値よりも高くなった場合にはメモリアレイの電源電圧を高くし、逆にｐＭＯＳトランジスタのしきい値電圧の絶対値がｎＭＯＳトランジスタのしきい値電圧の絶対値よりも低くなった場合にはメモリアレイの電源電圧を低くすることが可能となる。通常のＳＲＡＭメモリセルにおいては、ｎＭＯＳトランジスタのしきい値電圧の大きさが一定の場合ｐＭＯＳトランジスタのしきい値電圧の大きさが高くなると書き込みマージンが大きくなり、ｐＭＯＳトランジスタのしきい値電圧の大きさが低くなると書き込みマージンが小さくなる。したがって、図の回路によってメモリアレイ電圧を制御することによって書き込みマージンの増減を考慮したＳＲＡＭ動作が実現可能である。回路ＤＴＶＴ１を用いると、回路動作中にＬＳＩの温度変化等によるトランジスタのしきい値電圧の大きさの変化もメモリアレイの電源電圧に反映され、動作中のトランジスタ特性の変化による動作マージンの減少も補正することが可能となる。電源回路ＣＴＶＡでは、入力された信号ｓｉｇｒｅｆ１の電圧と出力されるＶａの電圧を比較して、ｓｉｇｒｅｆ１の電圧とＶａが等しくなるようにＶａが調節され、メモリアレイには周辺回路の電源電圧にｐＭＯＳのしきい値電圧の大きさを加えｎＭＯＳのしきい値電圧の大きさを引いた電圧が電源電圧として印加される。動作時にｓｏｎにハイの電位がかけられることによって、電源回路ＣＴＶＡが活性化される。ｓｏｎがロウの場合には回路ＣＴＶＡは活性化されず、回路が動作していない場合にはｓｏｎをロウとすることで消費電力を下げることができる。回路ＤＴＶＴ１および回路ＣＴＶＡを用いた場合には、ｐＭＯＳのしきい値電圧の大きさとｎＭＯＳのしきい値電圧の大きさの電圧差と等しい電圧だけメモリアレイ電源Ｖａを昇圧または降圧し、ｐＭＯＳのしきい値電圧の大きさがｎＭＯＳのしきい値電圧の大きさよりも高い場合に昇圧、ｐＭＯＳのしきい値電圧の大きさがｎＭＯＳのしきい値電圧の大きさよりも低い場合に降圧となる。図１の回路中において、電圧Ｖｄｄの電源はＳＲＡＭ回路の周辺回路ＷＤおよびＳＡと参照電位を出力する回路ＤＴＶＴ１に供給され、また、電源電圧Ｖｄｄを昇圧した電源Ｖｄｄｕは、ＶｄｄをＤＴＶＴ１内の昇圧回路で生成し参照電位を生成する回路ＤＴＶＴ１および電源Ｖａを出力する回路ＣＴＶＡに供給される。ＣＴＶＡで出力した電源電圧Ｖａの電源はメモリセルアレイＭＡに供給されている。回路を動作させている時には、しきい値電圧検出回路ＤＴＶＴ１は、ＬＳＩ中のｎＭＯＳとｐＭＯＳのしきい値電圧の設計したしきい値電圧からのずれを検出し、最適なメモリアレイの電圧を信号ｓｉｇｒｅｆ１としてＣＴＶＡに入力する。電源回路ＣＴＶＡは、メモリアレイの電源電圧Ｖａが入力された信号ｓｉｇｒｅｆ１の値となるように、Ｖｄｄｕを昇圧または降圧し電源Ｖａとしてメモリセルアレイに印加する。これによって、メモリセルの動作電圧マージンが大きくとれ低電圧での動作が可能となる。なお、図１では昇圧回路を用いてメモリアレイ周辺回路の電源電圧を昇圧しているが、ＤＴＶＴ１またはＣＴＶＡにダイオード接続されたトランジスタ等を用いた降圧回路を含ませ、昇圧電圧を降圧することも可能である。さらに上記メモリアレイに印加するための電圧を降圧させてから昇圧電圧を生成することも可能であることは言うまでもない。
例として、図２に周辺回路の電源電圧Ｖｄｄとメモリアレイの電圧Ｖａの関係を示す。曲線ＲＲは読み出し動作が律速して動作しなくなる限界の電圧を示し、ＲＲよりもＶａが高い領域（図２中上方）において読み出し動作が正常に行われ、ＲＲよりもＶａが低い領域において読み出しが正常に動作しない。また曲線ＷＲは書き込み動作が律速して動作しなくなる限界の電圧を示し、ＷＲよりもＶｄｄが高い領域（図２中右方）において書き込み動作が正常に行われ、ＷＲよりもＶｄｄが低い領域において書き込みが正常に動作しない。読み出しおよび書き込みの動作ができるのは図中の網かけ部分である。よって、図２の性能のメモリセルを設計しＶｄｄ＝０．４Ｖで動作させようとした場合にはＶａ＝０．５Ｖ程度に昇圧した点、つまり図中の黒点の電圧において動作させると最大の電圧マージンがとれる。しかし製造時にトランジスタの性能がばらついてメモリセルの特性が図３で示す状態となった場合には、Ｖａ＝０．５Ｖではほとんど電圧マージンがなくなり、この状態では、Ｖａをさらに昇圧した電圧０．６Ｖ程度で動作させる場合に電圧マージンが大きくとれることがわかる。よって、図１の回路においてＶａを０．６Ｖに変更することによりＳＲＡＭ回路の動作マージンが大きくなる。また図３とは異なりメモリセルの特性が図４で示す状態となった場合には、Ｖａ＞０．５Ｖの領域ではメモリセルで書き込みが正常に行われず、ＶａをＶｄｄよりも降圧し電圧０．３５Ｖ程度で動作させる場合に電圧マージンが大きくとれることがわかる。この場合にも図１の回路においてＶａを０．３５Ｖに変更することによりＳＲＡＭ回路の動作マージンが大きくなる。このように本発明では、製造工程時においてばらついたトランジスタの性能を、トランジスタのしきい値が検出可能な回路等を同一チップまたはウェハ上に設けることによって評価し、メモリセルに使用されているトランジスタの特性を考慮した電源電圧をメモリアレイに供給することが可能となる。
図５にＤＴＶＴ１回路の別の一例を示す。図５の回路は図１中の回路ＤＴＶＴ１とほぼ同等であり、Ｖｄｄより高い電位のＶｄｄｕの生成の方法が異なる。現在、一般に製造されているＬＳＩにおいては、内部回路用の電圧と入出力回路用の２種類の電源を使用して動作している。図５において、Ｖｄｄは内部回路用の電源を、Ｖｃｃは入出力回路用の電源を表し、ＶｃｃはＶｄｄよりも高い電圧である。ＤＢＳＴ１は降圧回路であり、ダイオード接続したトランジスタ等を用いてＶｃｃを降圧してＶｄｄよりも高い電圧Ｖｄｄｕを生成している。また、Ｖｃｃの電圧がＶｄｄと比較してそれほど大きくない場合には降圧回路を用いずＶｃｃをそのままＶｄｄｕとして用いることも可能である。図６以降の図の回路においてもＶｄｄｕが用いられているが、Ｖｄｄｕの生成方法は図１中の回路ＤＴＶＴ１または図５のどちらを用いてもよい。また図１中のＤＴＶＴ１と図５の回路とを同時に用いる場合には、ＤＴＶＴ１または図５の昇圧または降圧回路を同時に使用することも可能である。
また、図５については、内部回路用の電源Ｖｄｄと入出力用電源Ｖｃｃとの２種の電源を使用しているが、入出力用電源Ｖｃｃにさらに降圧回路を接続して内部回路用の電源を用いてもよい。
図６に図１の回路を用いた場合のシステムＬＳＩ全体の構成例の概略を電源の関係も含めて示す。ここでシステムＬＳＩとは、現在広く製造されているメモリ回路とロジック回路とが混載されている回路である。図６では、システムＬＳＩの回路構成を示すが、ロジック回路を含まないメモリＬＳＩについての構成もロジック回路を除いて考えれば同等と考えることができる。図６において、システムＬＳＩであるＣＨＩＰは、データに所定の処理を実行するロジック回路ＬＧＣと、データを記憶するスタティックメモリ回路ＳＲＭと、トランジスタのしきい値電圧を検出する回路ＤＴＶＴ１と、メモリアレイの電源を生成する回路ＣＴＶＡとで構成されている。ＳＲＡＭ回路ＳＲＭは、メモリセルアレイＭＡと、周辺回路ＷＤとＳＡで構成されている。内部回路の電源電圧ＶｄｄはＬＳＩ外部から入力され、ＬＧＣ、ＷＤ、ＳＡ、ＣＴＶＡ、ＤＴＶＴ１に供給されている。入出力回路用のＶｄｄよりも高い電圧Ｖｃｃは、外部から入力されＩＯに供給されるとともに、ＣＴＶＡおよびＤＴＶＴ１に供給され、その電圧を用いてメモリアレイ用のＶｄｄとは異なった電源電圧がＣＴＶＡにおいて生成されメモリアレイＭＡに供給される。
図１４に本発明を用いたＳＲＡＭ回路の電源配線のレイアウトの例を示す。図１４において、ＮＥＴＤＤは内部回路の電源ネットであり電圧はＶｄｄ、ＮＥＴＡはメモリセルアレイの電源ネットであり電圧はＶａ、ＭＡはＳＲＡＭメモリセルアレイ、ＰＥＲＩ１およびＰＥＲＩ２はＳＲＡＭ回路中のメモリセル以外の回路でワードドライバ、センスアンプ等を含む回路、ＣＴＶＡは電源電圧Ｖｄｄの電源に対して昇降圧を行いメモリアレイの電源電圧Ｖａを生成する昇降圧回路である。メモリアレイの電源ネットＮＥＴＡはメモリアレイ内のメモリセルに電源Ｖａを供給し、周辺回路の電源ネットＮＥＴＤＤからは分離されており昇降圧回路ＣＴＶＡおよびメモリアレイＭＡにのみ接続されている。
また、実施例１においてはメモリアレイの高電位側のｐ負荷ＭＯＳトランジスタのソースノードの電位を変化させてメモリアレイに最適な電圧を印加する方法を提示したが、低電位側のｎ駆動ＭＯＳトランジスタのソースノードの接地電位Ｖｓｓを昇圧または降圧することも可能であり、このことは実施例２以降についても同様である。
［実施例２］
図７に本発明を用いたＳＲＡＭ回路とその電源構成の一例を概略的に示す。図７において、ＭＡはＳＲＡＭのメモリセルをアレイ状に並べたメモリセルアレイ、ＷＤはワードドライバ、ロウアドレスデコーダ等のワード線を制御する回路、ＳＡはセンスアンプ、プリチャージ回路、カラムデコーダ等ビット線を制御する回路、ＢＯＯＳＴ２はＶｄｄを昇圧した電圧Ｖｄｄｕを生成する昇圧回路、ＣＴＶＡは参照電位信号ｓｉｇｒｅｆ２にしたがってメモリアレイ用の電源電圧Ｖａを出力する電源回路、ＤＲＥＧ１は参照電位選択信号によりｓｗｃｏｎｔ１によって指示された参照電位を出力する回路、ＤＴＶＴ２はトランジスタのしきい値電圧の大きさにしたがって参照電位選択信号ｓｗｃｏｎｔ１を出力する回路である。この回路は、動作中にはしきい値電圧検出回路ＤＴＶＴ２でｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのしきい値電圧の大きさから最適なメモリアレイの電圧を選択する信号ｓｗｃｏｎｔ１を出力し、参照電位出力回路ＤＲＥＧ１においてｓｗｃｏｎｔ１によって最適なメモリアレイの電圧を参照電位信号ｓｉｇｒｅｆ２として出力する。電源回路ＣＴＶＡは、参照電位信号ｓｉｇｒｅｆ２と等しい電圧をメモリアレイ電源Ｖａとして出力する。これによって、メモリセルの動作電圧マージンが大きくとれ低電圧での動作が可能となる。
図８に参照電位を出力する回路ＤＲＥＧ１の一例を示す。図８において、ＲＲＥＦ１からＲＲＥＦ６は抵抗、ＳＷ１からＳＷ５は制御信号ｓｗｃｏｎｔ１によって開閉が制御されるスイッチである。図８にはＲＲＥＦ１〜ＲＲＥＦ６の６個の抵抗が記述されているが、実際には複数の最適な数の抵抗が使用される。図８において、抵抗ＲＲＥＦ１からＲＲＥＦ６はＶｄｄｕとＶｓｓ間の電位を分割し、メモリアレイに印加する可能性のある電位を生成する。抵抗で分割されたノードはスイッチＳＷ１からＳＷ５を介して出力ノードと接続されており、トランジスタのしきい値電圧の大きさを検出して生成される信号ｓｗｃｏｎｔ１によって信号ｓｉｇｒｅｆ２の電位が決定され出力される。信号ｓｗｃｏｎｔ１はスイッチＳＷ１からＳＷ５の個数ビットの信号であり、ＳＷＣ１からＳＷＣ５は信号ｓｗｃｏｎｔ１を転送するバスである。
図９に制御回路ＤＴＶＴ２の構成の一例を示す。図９において、ＰＧＣはプログラム素子、ＤＥＣ１はＰＧＣの個数ビット分のデータをデコードし制御信号ｓｗｃｏｎｔ１に変換する回路である。ＰＧＣにはメタルヒューズやフラッシュメモリ等の不揮発性のプログラム素子を用い、ＬＳＩ製造後のテスト時に出来上がったＬＳＩのトランジスタ特性を測定し、最適なメモリアレイ電圧Ｖａを決定し、その電圧に制御する値をＰＧＣに書き込むことによって、ＬＳＩ動作時に最適なメモリアレイ電圧でＬＳＩを動作させる。図９の回路では、不揮発なプログラム素子を用いているため製造後にトランジスタ特性を記憶させる工程が必要となる。
プログラム素子ではトランジスタのしきい値電圧の大きさにしたがって参照電位を制御するデータを記憶するが、記憶回路のかわりにトランジスタのしきい値電圧の大きさを検出する回路と比較するための参照しきい値電圧の大きさを出力する回路および２つの電圧の比較回路の組合せでも同等の動作が可能である。これらの回路を用いた場合、電源投入とともにトランジスタのしきい値電圧の大きさと設計された参照しきい値電圧の大きさが比較され比較結果に従って最適なメモリアレイ電圧となるように制御信号ｓｗｃｏｎｔ１が生成される。
図１０に図９中のプログラム回路ＰＧＣを置き換える回路の例を示す。図１０において、ＯＶＴはＭＯＳトランジスタのしきい値電圧の大きさを検知して信号ｓｉｇｖｔ１として出力する回路、ＣＭＰは入力された２つの信号の大小を比較してハイかロウの信号を出力する回路である。図１０の回路では、ＣＭＰは抵抗ＲＲＥＦ７およびＲＲＥＦ８によってしきい値電圧比較用の参照電位を生成し、比較用の参照電位と実際のトランジスタのしきい値電圧の大きさを大小を比較し結果を出力することによってトランジスタのしきい値電圧の大きさを検出する。信号ｓｉｇｖｔ１は実際のしきい値電圧の大きさを出力する必要はなくしきい値電圧の大きさにしたがって変化する電圧を出力する回路であればよく、その電圧にしたがってｓｉｇｒｖ１の電位が決定され、その電位によってＲＲＥＦ７およびＲＲＥＦ８の抵抗値が決定される。例えば、図１０の回路によってトランジスタのしきい値電圧の大きさが０．５Ｖよりも高いまたは低いかを判別する必要がある場合、トランジスタのしきい値電圧の大きさの１／２の電位をＯＶＴがｓｉｇｖｔ１として出力する回路であれば、ＲＲＥＦ７およびＲＲＥＦ８の抵抗値をｓｉｇｒｖ１の電位が０．２５Ｖとなるように設計する。回路動作時にはｓｉｇｒｖ１の電位は０．２５Ｖとなり、ｓｉｇｖｔ１にはトランジスタのしきい値電圧の大きさの１／２の電位が出力されるため、ｓｉｇｖｔ１が０．２５Ｖより高いすなわちＭＯＳトランジスタのしきい値電圧の大きさが０．５Ｖよりも高ければＣＭＰからハイが出力され、ＭＯＳトランジスタのしきい値電圧の大きさが０．５Ｖよりも低ければＣＭＰからロウが出力される。よって、図１０の回路はトランジスタのしきい値電圧の大きさによってデータを記憶する回路を置き換えることが可能である。
プログラム回路を用いた回路の場合は、ＬＳＩ製造後にトランジスタのしきい値電圧の大きさ等の特性を測定しプログラム回路にその特性を保存する。したがって、ＬＳＩ製造時の特性ばらつきを補正できるが、ＬＳＩ動作時の温度等によるトランジスタの特性ばらつきは補正することができない。しかし、製造後にしきい値電圧の大きさとメモリアレイの電圧の関係を決定できるため、設計時と異なる条件でメモリアレイの電源電圧を決定することが可能となる。図１０の回路を用いた場合には、ＬＳＩの動作中にトランジスタ特性を検出しているため、温度変化等によるＬＳＩ動作中のトランジスタの特性の変化も補正することが可能となり、動作マージンを大きく補償することが可能である。
［実施例３］
図１１に本発明を用いたＳＲＡＭ回路の一例の概略を示す。図１１において、ＭＡはＳＲＡＭのメモリセルをアレイ状に並べたメモリセルアレイ、ＷＤはワードドライバ、ロウアドレスデコーダ等のワード線を制御する回路、ＳＡはセンスアンプ、プリチャージ回路、カラムデコーダ等ビット線を制御する回路、ＤＴＶＴ３はトランジスタのしきい値電圧の大きさを検出しメモリアレイ電源電圧を発生するための参照電位信号ｓｉｇｒｅｆ３およびメモリアレイの基板電位を発生するための参照電位信号ｓｉｇｒｅｆ４およびｓｉｇｒｅｆ５を発生する回路、ＣＴＶＡはＤＴＶＴ３からの信号ｓｉｇｒｅｆ３にしたがって電源電圧Ｖｄｄに対して昇圧または降圧を行ってメモリアレイの電源電圧Ｖａを出力する電源回路、ＣＴＶＢＢはＤＴＶＴ３からの信号ｓｉｇｒｅｆ４およびｓｉｇｒｅｆ５にしたがってメモリアレイの基板電位であるＶｂｎおよびＶｂｐを発生する回路である。ＶｂｎはメモリセルのｎＭＯＳトランジスタの基板であるｐウエルの電位、ＶｂｐはメモリセルのｐＭＯＳトランジスタの基板であるｎウエルの電位である。
図１２に参照電位ｓｉｇｒｅｆ３からｓｉｇｒｅｆ５を発生する回路ＤＴＶＴ３の構成の一例を示す。ＰＧＶＴＮおよびＰＧＶＴＰはｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのしきい値電圧の大きさを記憶する回路であり、ｎＭＯＳのしきい値電圧の大きさを信号ｓｉｇｖｔｎ、ｐＭＯＳのしきい値電圧の大きさを信号ｓｉｇｖｔｐとして出力する。記憶回路ＰＧＶＴＮおよびＰＧＶＴＰには、メモリの欠陥救済等で用いられているヒューズ回路やフラッシュメモリなどの不揮発性の記憶回路が用いられ、ＬＳＩ製造後のＬＳＩテスト時にＭＯＳトランジスタのしきい値電圧の大きさを測定し記憶回路にデータを書き込む。ＤＥＣ２はｎＭＯＳおよびｐＭＯＳのしきい値電圧の大きさである信号ｓｉｇｖｔｎとｓｉｇｖｔｐをデコードしＤＲＥＧ２を制御する信号ｓｗｃｏｎｔ２を生成する。ＤＲＥＧ２は図８と同等の回路であり、複数の抵抗によってＶｄｄｕとＶｓｓ間の電位を分割し、制御信号ｓｗｃｏｎｔ２によって分割して生成された電位のうち適切な電位を選択しメモリアレイの電源電圧Ｖａを生成するための参照電位信号ｓｉｇｒｅｆ３として出力する。ＤＥＣ３はｎＭＯＳのしきい値電圧の大きさである信号ｓｉｇｖｔｎをデコードしＤＲＥＧ３を制御する信号ｓｗｃｏｎｔ３を生成する。ＤＲＥＧ３は図８と同等の回路であり、複数の抵抗によってＶｄｄと−Ｖｄｄ間の電位を分割し、制御信号ｓｗｃｏｎｔ３によって分割して生成された電位のうち適切な電位を選択し、メモリアレイのｎＭＯＳの基板電位Ｖｂｎを生成するための参照電位信号ｓｉｇｒｅｆ４として出力する。設計時にｎＭＯＳの基板電位Ｖｂｎを０Ｖに設定していた場合、デコーダ回路ＤＥＣ３はｎＭＯＳのしきい値電圧の大きさが設計値よりも高くなっている場合には参照電位を０Ｖよりも高くなるように制御し順方向の基板バイアスをｎＭＯＳに印加してしきい値電圧を下げる。逆にｎＭＯＳのしきい値電圧の大きさが設計値より低くなっている場合には参照電位を０Ｖよりも低くなるように制御し逆方向の基板バイアスをｎＭＯＳに印加してしきい値電圧をあげる。−Ｖｄｄの電位は一般的に使用されている基板バイアスを制御する回路同様チャージポンプ等を用いて比較的容易に生成することが可能であり、ＳＲＡＭ回路とは別に同一ＬＳＩ上に基板バイアスを制御する回路が搭載されている場合には−Ｖｄｄの電位をその回路中で生成していると考えられ、その電位を使用することも可能である。ＤＥＣ４はｐＭＯＳのしきい値電圧である信号ｓｉｇｖｔｐをデコードしＤＲＥＧ４を制御する信号ｓｗｃｏｎｔ４を生成する。ＤＲＥＧ４は図８と同等の回路であり、複数の抵抗によってＶｄｄｕとＶｓｓ間の電位を分割し、制御信号ｓｗｃｏｎｔ４によって分割して生成された電位のうち適切な電位を選択し、メモリアレイのｐＭＯＳの基板電位Ｖｂｐを生成するための参照電位信号ｓｉｇｒｅｆ５として出力する。設計時にｐＭＯＳの基板電位ＶｂｐをＶｄｄに設定していた場合、デコーダ回路ＤＥＣ４はｐＭＯＳのしきい値電圧の大きさが設計値よりも高くなっている場合には参照電位をＶｄｄよりも低くなるように制御し順方向の基板バイアスをｐＭＯＳに印加してしきい値電圧を下げる。逆にｐＭＯＳのしきい値電圧が設計値より低くなっている場合には参照電位をＶｄｄよりも高くなるように制御し逆方向の基板バイアスをｐＭＯＳに印加してしきい値電圧をあげる。
図１１および図１２の回路を用いることによって、基板バイアスを制御することによって製造したＬＳＩ中のメモリセルの特性が図３または図４の状態になった場合にも、図２の状態に近付けることが可能となり、さらにメモリアレイの電源電圧をもっとも動作マージンの大きい電圧にすることが可能となる。
図１２において、回路ＰＧＶＴＮおよびＰＧＶＴＰは不揮発性の記憶素子を用いた回路としＬＳＩ製造後のＬＳＩテスト時にＭＯＳトランジスタのしきい値電圧を測定して書き込む回路としたが、図１３のような回路で置き換えることも可能である。図１３において、ＯＶＴはＭＯＳトランジスタのしきい値電圧の大きさを検知して信号ｓｉｇｖｔ２として出力する回路、ＣＭＰ１、ＣＭＰ２は入力された２つの信号の大小を比較してハイかロウの信号を出力する回路である。この回路は、図１３においては、複数の抵抗によってしきい値電圧比較用の参照電位を生成し、比較用の参照電位と実際のトランジスタのしきい値電圧の大きさの大小を比較し結果を出力することによってメモリアレイの電源電圧や基板バイアスを制御するための信号とする。信号ｓｉｇｖｔ２は実際のしきい値電圧を出力する必要はなくしきい値電圧にしたがって変化する電圧を出力する。
例えばｓｉｇｖｔｎが２ビットの信号の場合、図１３の回路の動作は以下のとおりである。トランジスタのしきい値電圧が設計値よりも高い場合にはｓｉｇｖｔ２の電位がｓｉｇｒｖ２およびｓｉｇｒｖ３の電位よりも高くなり出力信号ｓｉｇｖｔｎとして”００”が出力される。トランジスタのしきい値電圧が設計値に近い値の場合にはｓｉｇｖｔ２の電位がｓｉｇｒｖ２の電位よりも低くｓｉｇｒｖ３の電位よりも高くなり出力信号ｓｉｇｖｔｎとして”１０”が出力される。トランジスタのしきい値電圧が設計値よりも低い場合にはｓｉｇｖｔ２の電位がｓｉｇｒｖ２およびｓｉｇｒｖ３の電位よりも低くなり出力信号ｓｉｇｖｔｎとして”１１”が出力される。この例では、ｓｉｇｖｔｎが２ビットの場合であったため、しきい値電圧の大きさの状態は３通りの状態で検出されたが、分割する抵抗および比較回路を増やすことによりさらに多くの状態を検出することが可能となり、細かくメモリセルアレイの電源電圧および基板バイアスを制御することが可能となる。
プログラム回路を用いた回路の場合は、ＬＳＩ製造後にトランジスタのしきい値電圧等の特性を測定しプログラム回路にその特性を保存するため、ＬＳＩ製造時の特性ばらつきを補正できるが、ＬＳＩ動作時の温度等によるトランジスタの特性ばらつきは補正することができない。トランジスタのしきい値電圧は動作温度にも大きく影響を受けて変化するが、図１３の回路を用いた場合には、ＬＳＩの動作中にトランジスタ特性を検出しているため、温度変化等によるＬＳＩ動作中のトランジスタの特性の変化をメモリアレイの電源電圧および基板バイアスを用いて補償し、動作マージンを大きく補償する。
図１５に本発明を用いたＳＲＡＭ回路の電源制御方式の一例の概略図を示す。図１５において、ＮＦ１はｎチャネル型トランジスタ、ＰＦ１はｐチャネル型トランジスタ、ＤＣＵＲ１およびＤＣＵＲ２はトランジスタの電流を検出する回路、ＧＥＮＶ１は入力された信号により３つの電源電圧を変化させる回路である。図１５の回路の動作は以下の通りである。ｎチャネル型トランジスタＮＦ１は、ソース電極が接地電位Ｖｓｓのノードに接続されており、電流検知回路ＤＣＵＲ１はＮＦ１のゲート電圧を制御してドレイン電極の電流を検出し、検出した電流値から電源電圧変化させる回路ＧＥＮＶ１を制御する信号ｓｉｇｃｕｒ１を発生する。ｐチャネル型トランジスタＰＦ１は、ソース電極が電源電位Ｖｄｄのノードに接続されており、電流検知回路ＤＣＵＲ２はＰＦ１のゲート電圧を制御してドレイン電極の電流を検出し、検出した電流値から電源電圧変化させる回路ＧＥＮＶ１を制御する信号ｓｉｇｃｕｒ２を発生する。ＧＥＮＶ１は、信号ｓｉｇｃｕｒ１およびｓｉｇｃｕｒ２によって、メモリセルの電源電圧であるＶａおよびｎチャネル型トランジスタの基板電位Ｖｂｎおよびｐチャネル型トランジスタの基板電位Ｖｂｐを制御する。これによって、ｎチャネル型およびｐチャネル型トランジスタのしきい値電圧と関係する電流特性にしたがって、３種類の電源電圧を調整することが可能となる。
【０００６】
【発明の効果】本発明によれば、ＳＲＡＭ回路の動作マージンを増加させ動作マージンが低減する条件下とくに０．５Ｖ以下の低電圧の電源下でもＳＲＡＭ回路を動作させることが可能となる。
【図面の簡単な説明】
【図１】本発明が適用されたＳＲＡＭ回路の回路構成および電源構成の概略図である。
【図２】ＳＲＡＭ回路が動作する周辺回路の電源電圧とメモリセルアレイの電源電圧の関係を図示したグラフである。
【図３】トランジスタの特性が図２の特性から変化した時のＳＲＡＭ回路が動作する周辺回路の電源電圧とメモリセルアレイの電源電圧の関係を図示したグラフである。
【図４】トランジスタの特性が図２および図３の特性から変化した時のＳＲＡＭ回路が動作する周辺回路の電源電圧とメモリセルアレイの電源電圧の関係を図示したグラフである。
【図５】図１中の電源回路ＣＴＶＡの例を示した回路図である。
【図６】本発明を適用したシステムＬＳＩの回路配置および電源配置の概略図である。
【図７】本発明が適用されたＳＲＡＭ回路の回路構成および電源構成の図１とは異なる構成の概略図である。
【図８】図７中の参照電位出力回路ＤＲＥＧ１の例を示した回路図である。
【図９】図７中のＭＯＳトランジスタのしきい値電圧によって参照電位出力回路ＤＲＥＧ１を制御する信号を出力する回路ＤＴＶＴ２の例を示した概略図である。
【図１０】図９中のプログラム回路ＰＧＣを置き換えるトランジスタのしきい値検出回路の例を示した概略図である。
【図１１】本発明が適用されたＳＲＡＭ回路の回路構成、電源構成および基板電位を制御する回路の概略図である。
【図１２】図９中のトランジスタのしきい値電圧を検出しメモリアレイ電源電圧を発生するための参照電位信号およびメモリアレイの基板電位を発生するための参照電位信号を発生する回路の概略図である。
【図１３】トランジスタのしきい値検出回路の例を示した概略図である。
【図１４】ＳＲＡＭ回路の電源配線のレイアウトの例を示したレイアウト図である。
【図１５】ＳＲＡＭ回路の電源制御方式の概略図である。
【符号の説明】
Ｖｄｄ…メモリ周辺回路電源電圧、Ｖｓｓ…接地電位、Ｖａ…メモリアレイ電源電圧、ＷＲ…読み出し律速線、ＲＲ…書き込み律速線、ＣＴＶＡ…電源回路、ＤＴＶＴ１〜ＤＴＶＴ３…参照電位生成回路、ＭＡ…メモリセルアレイ、ＷＤ・ＳＡ…ＳＲＡＭ周辺回路、ｗｌ…ワード線、ｂｌ・ｂｌｂ…ビット線、ｓｉｇｒｅｆ１〜ｓｉｇｒｅｆ５…参照電位、ＢＯＯＳＴ１…昇圧回路、ＤＢＳＴ１…降圧回路、Ｖｃｃ…入出力回路用電源電圧、Ｖｄｄｕ…Ｖｄｄよりも高い電圧、Ｉ１・Ｉ２…定電流源、ＭＮ１…ｎＭＯＳトランジスタ、ＭＰ１…ｐＭＯＳトランジスタ、ｎｄ１…ノード、Ｖｔｈｎ１…ｎＭＯＳトランジスタのしきい値電圧、Ｖｔｈｐ１…ｐＭＯＳトランジスタのしきい値電圧、ｓｏｎ…電源回路活性化信号、ＩＯ…入出力回路、ＬＧＣ…ロジック回路、ＳＲＭ…ＳＲＡＭ回路、ＲＲＥＦ１〜ＲＲＥＦ１０…抵抗素子、ＳＷ１〜ＳＷ５…スイッチ、ＤＲＥＧ１〜ＤＲＥＧ４…参照電位出力回路、ｓｗｃｏｎｔ１〜ｓｗｃｏｎｔ４…参照電位選択信号、ＰＧＣ…記憶回路、ＤＥＣ１〜ＤＥＣ４…デコーダ回路、Ｖｂｎ…ｎＭＯＳ基板バイアス、Ｖｂｐ…ｐＭＯＳ基板バイアス、ＣＴＶＢＢ…基板バイアス発生回路、ＰＧＶＴＮ…ｎＭＯＳのしきい値電圧記憶回路、ＰＧＶＴＰ…ｐＭＯＳのしきい値電圧記憶回路、ｓｉｇｖｔｎ・ｓｉｇｖｔｐ・ｓｉｇｖｔ１・ｓｉｇｖｔ２…トランジスタのしきい値出力信号、ＯＶＴ…トランジスタしきい値電圧検出回路、ＣＭＰ…電圧比較回路、ｓｉｇｒｖ１〜ｓｉｇｒｖ３…参照電位生成用信号、ＮＥＴＤＤ・ＮＥＴＡ…電源ネット、ＰＥＲＩ１・ＰＥＲＩ２…ＳＲＡＭ周辺回路、ＤＣＵＲ１・ＤＣＵＲ２…電流量検知回路、ＮＦ１…ｎチャネル型トランジスタ、ＰＦ１…ｐチャネル型トランジスタ、ｓｉｇｃｕｒ１・ｓｉｇｃｕｒ２…電流量を表す信号、ＧＥＮＶ１…電源電圧調整回路。

Claims (16)

  1. 複数のスタティック型メモリセルを具備するメモリアレイと、
    上記メモリアレイを制御する周辺回路と、
    上記スタティック型メモリセル内のトランジスタのしきい値電圧の大きさに応じて上記メモリアレイの電源電圧を変換する第１回路とを具備する半導体記憶装置。
  2. 上記第１回路は、昇圧回路と、降圧回路とを具備し、
    上記第１回路は、上記メモリアレイを制御する周辺回路の電源を供給され、
    上記第１回路は、上記メモリアレイを制御する周辺回路の電源電圧と異なる電圧を上記メモリアレイの電源電圧に印加する請求項１記載の半導体記憶装置。
  3. 上記第１回路は降圧回路を具備し、
    上記第１回路は、上記メモリアレイを制御する周辺回路の電源電圧と上記メモリアレイを制御する周辺回路の電源電圧よりも高い電源電圧をもつ電源とを供給され、
    上記第１回路は、上記メモリアレイを制御する周辺回路の電源電圧と異なる電圧を上記メモリアレイの電源電圧に印加する請求項１記載の半導体記憶装置。
  4. 上記第１回路は、
    上記スタティック型メモリセル内のトランジスタのしきい値電圧の大きさに応じてしきい値電圧の大きさが変化するｐチャネル型トランジスタとｎチャネル型トランジスタとを有し、
    上記ｐチャネル型トランジスタのしきい値電圧の大きさと上記ｎチャネル型トランジスタのしきい値電圧の大きさとの差を検出し、
    上記差を、上記メモリアレイを制御する周辺回路の電源電圧に加えて上記メモリアレイに印加する請求項１記載の半導体記憶装置。
  5. 上記スタティック型メモリセルは、それぞれ６つのＭＯＳトランジスタを有するメモリセルである請求項１の半導体記憶装置。
  6. 上記第１回路は、
    上記しきい値の大きさに基づいた電圧を生成する電圧生成回路と、
    上記メモリアレイに電源電圧を供給する電源電圧供給回路とを具備し、
    上記電圧生成回路は、上記メモリアレイを制御する周辺回路より電圧を入力され、
    上記電源電圧供給回路は、
    上記電圧生成回路の入力と、上記メモリアレイの電源電圧よりも高い電圧の入力を受ける請求項１記載の半導体記憶装置。
  7. 上記電圧生成回路は、
    第１の電流源と、第２の電流源と、
    ゲート電極がドレイン電極と接続されたｐチャネル型トランジスタと、
    ゲート電極が上記ｐチャネル型トランジスタのソース電極と接続されたｎチャネル型トランジスタとを具備し、
    上記ｐチャネル型トランジスタのゲート電極が上記メモリアレイを制御する周辺回路の電源電圧の電源線と接続され、
    上記ｐチャネル型トランジスタのソース電極と上記ｐチャネル型トランジスタの基板電極が接続され、
    上記ｐチャネル型トランジスタのソース電極に上記第１の電流源が接続され、
    上記第１の定電流源の上記ｐチャネル型トランジスタのソース電極と接続されていないノードが上記ｎチャネル型トランジスタのドレイン電極と接続され、
    上記ｎチャネル型トランジスタのドレイン電極が上記メモリアレイを制御する周辺回路の電源電圧と異なる電源電圧の電源線と接続され、
    上記ｎチャネル型トランジスタのソース電極が上記ｎチャネル型トランジスタの基板電極と接続され、
    上記ｎチャネル型トランジスタのソース電極が上記第２の電流源と接続され、
    上記第２の電流源の上記ｎチャネル型トランジスタのソース電極に接続されていないノードが上記メモリアレイを制御する周辺回路の電源電圧の電源線と接続され、
    上記ｎチャネル型トランジスタのソース電極の電位が、上記ｐチャネル型トランジスタのしきい値電圧の大きさと上記ｎチャネル型トランジスタのしきい値電圧との差と、上記メモリアレイを制御する周辺回路の電源電圧の電位とを加えた電位になる請求項２記載の半導体記憶装置。
  8. 上記第１の電流源を流れる電流と上記第２の電流源を流れる電流とは等しい請求項７記載の半導体記憶装置。
  9. 上記電圧生成回路は、
    ｎチャネル型トランジスタおよびｐチャネル型トランジスタのしきい値電圧の大きさを記憶する回路を有し、
    上記電源電圧供給回路は、
    上記しきい値の大きさを記憶する回路の記憶した情報を用いて上記メモリアレイの電源電圧を出力する回路を具備する請求項６記載の半導体記憶装置。
  10. 上記電圧生成回路は、
    トランジスタのしきい値電圧の大きさによって出力電位を変化させる回路と、
    しきい値電圧の大きさと比較される参照電位を出力する回路と、
    上記トランジスタのしきい値電圧の大きさの電位と上記参照電位とを比較する回路とを具備する請求項６記載の半導体記憶装置。
  11. 複数のスタティック型メモリセルを有するメモリアレイと、
    上記メモリアレイを制御する周辺回路と、
    上記メモリアレイに電源を供給する第１電源線と、
    上記メモリアレイを制御する周辺回路に電源を供給する第２電源線と、
    上記スタティック型メモリセル内のトランジスタのしきい値電圧の大きさに応じて上記メモリアレイの電源電圧を変化させる回路とを具備し、
    上記第１電源線と上記第２電源線は分離され、
    上記第１電源線は、
    上記メモリアレイと、上記スタティック型メモリセル内のトランジスタのしきい値電圧の大きさに応じてメモリアレイの電源電圧を変化させる回路とに接続されている半導体記憶装置。
  12. 複数のスタティック型メモリセルからなるメモリアレイと、
    上記メモリアレイを制御する周辺回路と、
    上記スタティック型メモリセルに使用されているトランジスタのしきい値電圧の大きさに応じて、上記メモリアレイの電源電圧と上記メモリアレイを構成するトランジスタの基板電圧を制御する第２回路とを具備する半導体記憶装置。
  13. 上記メモリセルは、
    ｎチャネル型トランジスタと、ｐチャネル型トランジスタとを具備し、
    上記第２回路は、上記ｎチャネル型トランジスタのしきい値電圧および上記ｐチャネル型トランジスタのしきい値電圧の大きさを記憶する回路と、
    上記しきい値の大きさを記憶する回路の記憶した情報を用いて上記メモリアレイの電源電圧および上記メモリアレイを構成するトランジスタの基板電圧を出力する回路とを具備する請求項１２記載の半導体記憶装置。
  14. 上記第２回路は、
    上記ｎチャネル型トランジスタのしきい値電圧の大きさと上記ｐチャネル型トランジスタのしきい値電圧の大きさを検出する回路と、
    上記検出するしきい値電圧の大きさを用いて上記メモリアレイの電源電圧および上記メモリアレイを構成するトランジスタの基板電圧を出力する回路とを具備した請求項１２記載の半導体記憶装置。
  15. 上記メモリセルは、
    第１と第２のｎチャネル型駆動トランジスタと、第１と第２のｐチャネル型負荷トランジスタと、第１と第２のｎチャネル型転送トランジスタと具備し、
    上記第１と第２のｎチャネル型駆動トランジスタと上記第１と第２のｎチャネル型転送トランジスタとの基板電位は、同じ信号線により制御されている請求項１２記載の半導体記憶装置。
  16. 上記半導体記憶装置は、ｎチャネル型トランジスタと、ｐチャネル型トランジスタと、
    上記ｎチャネル型トランジスタを流れる電流を検知する回路と、
    上記ｐチャネル型トランジスタを流れる電流を検知する回路と、
    上記２つの回路によって検知された電流の電流量を参照し、電源電圧およびｎチャネル型トランジスタの基板電位およびｐチャネル型トランジスタの基板電位を変化させる回路とを具備する請求項１２記載の半導体記憶装置。
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