JP2004005777A5 - - Google Patents

Claims (38)

1. 複数のスタティック型メモリセルを具備するメモリアレイと、
   上記メモリアレイを制御する周辺回路と、
   上記スタティック型メモリセル内のトランジスタのしきい値電圧の大きさに応じて上記メモリアレイの電源電圧を変換する第１回路とを具備することを特徴とする半導体記憶装置。
2. 請求項１において、
   上記第１回路は、昇圧回路と、降圧回路とを具備し、
   上記第１回路は、上記周辺回路の電源を供給され、
   上記第１回路は、上記周辺回路の電源電圧と異なる電圧を上記メモリアレイに印加することを特徴とする半導体記憶装置。
3. 請求項１において、
   上記第１回路は降圧回路および昇圧回路の少なくとも一方を具備し、
   上記第１回路は、上記周辺回路の電源電圧と上記周辺回路の電源電圧よりも高い電源電圧をもつ電源とを供給され、
   上記第１回路は、上記周辺回路の電源電圧と異なる電圧を上記メモリアレイに印加することを特徴とする半導体記憶装置。
4. 請求項１において、
   上記第１回路は、
   上記スタティック型メモリセル内のトランジスタのしきい値電圧の大きさに応じてしきい値電圧の大きさが変化するｐチャネル型トランジスタとｎチャネル型トランジスタとを有し、
   上記ｐチャネル型トランジスタのしきい値電圧の大きさと上記ｎチャネル型トランジスタのしきい値電圧の大きさとの差を検出し、
   上記差を、上記周辺回路の電源電圧に加えて上記メモリアレイに印加することを特徴とする半導体記憶装置。
5. 請求項１において、
   上記スタティック型メモリセルは、それぞれ２つのｐチャネル型ＭＯＳトランジスタおよび４つのｎチャネル型ＭＯＳトランジスタを有するメモリセルであることを特徴とする半導体記憶装置。
6. 請求項１において、
   上記第１回路は、
   上記しきい値の大きさに基づいた電圧を生成する電圧生成回路と、
   上記メモリアレイに電源電圧を供給する電源電圧供給回路とを具備し、
   上記電圧生成回路は、上記周辺回路より電圧を入力され、
   上記電源電圧供給回路は、
   上記電圧生成回路からの入力を受けると共に、上記周辺回路の電源電圧よりも高い電圧を上記メモリアレイに出力することを特徴とする半導体記憶装置。
7. 請求項６において、
   上記電圧生成回路は、
   第１の電流源と、第２の電流源と、
   ゲート電極がドレイン電極と接続されたｐチャネル型トランジスタと、
   ゲート電極が上記ｐチャネル型トランジスタのソース電極と接続されたｎチャネル型トランジスタとを具備し、
   上記ｐチャネル型トランジスタのゲート電極が上記周辺回路の電源電圧の電源線と接続され、 上記ｐチャネル型トランジスタのソース電極が上記ｐチャネル型トランジスタの基板電極および上記第２の電流源と接続され、
   上記ｎチャネル型トランジスタのドレイン電極が上記第１の電流源と接続され、
   上記ｎチャネル型トランジスタのソース電極が上記ｎチャネル型トランジスタの基板電極および上記第２の電流源と接続され、
   上記ｎチャネル型トランジスタのソース電極の電位が、上記電圧生成回路の出力になることを特徴とする半導体記憶装置。
8. 請求項７において、
   上記第１の電流源を流れる電流と上記第２の電流源を流れる電流とが等しいことを特徴とする半導体記憶装置。
9. 請求項６において、
   上記電圧生成回路は、
   ｎチャネル型トランジスタおよびｐチャネル型トランジスタのしきい値電圧の大きさを記憶する回路を有し、
   上記電源電圧供給回路は、
   上記しきい値の大きさを記憶する回路の記憶した情報を用いて上記メモリアレイの電源電圧を出力する回路を具備することを特徴とする半導体記憶装置。
10. 請求項６において、
    上記電圧生成回路は、
    トランジスタのしきい値電圧の大きさによって出力電位を変化させる回路と、
    しきい値電圧の大きさと比較される参照電位を出力する回路と、
    上記トランジスタのしきい値電圧の大きさの電位と上記参照電位とを比較する回路とを具備することを特徴とする半導体記憶装置。
11. 複数のスタティック型メモリセルを有するメモリアレイと、
    上記メモリアレイを制御する周辺回路と、
    上記メモリアレイに電源を供給する第１電源線と、
    上記周辺回路に電源を供給する第２電源線と、
    上記スタティック型メモリセル内のトランジスタのしきい値電圧の大きさに応じて上記メモリアレイの電源電圧を変化させる回路とを具備し、
    上記第１電源線と上記第２電源線とは分離され、
    上記第１電源線は、
    上記メモリアレイと、上記スタティック型メモリセル内のトランジスタのしきい値電圧の大きさに応じてメモリアレイの電源電圧を変化させる回路とに接続されていることを特徴とする半導体記憶装置。
12. 複数のスタティック型メモリセルからなるメモリアレイと、
    上記メモリアレイを制御する周辺回路と、
    上記スタティック型メモリセルに使用されているトランジスタのしきい値電圧の大きさに応じて、上記メモリアレイの電源電圧と上記メモリアレイを構成するトランジスタの基板電圧とを制御する第２回路とを具備することを特徴とする半導体記憶装置。
13. 請求項１２において、
    上記メモリセルは、
    ｎチャネル型トランジスタと、ｐチャネル型トランジスタとを具備し、
    上記第２回路は、上記ｎチャネル型トランジスタのしきい値電圧および上記ｐチャネル型トランジスタのしきい値電圧の大きさを記憶する回路と、
    上記しきい値の大きさを記憶する回路の記憶した情報を用いて上記メモリアレイの電源電圧および上記メモリアレイを構成するトランジスタの基板電圧を出力する回路とを具備することを特徴とする半導体記憶装置。
14. 請求項１２において、
    上記第２回路は、
    上記ｎチャネル型トランジスタのしきい値電圧の大きさと上記ｐチャネル型トランジスタのしきい値電圧の大きさを検出する回路と、
    上記検出するしきい値電圧の大きさを用いて上記メモリアレイの電源電圧および上記メモリアレイを構成するトランジスタの基板電圧を出力する回路とを具備することを特徴とする半導体記憶装置。
15. 請求項１２において、
    上記メモリセルは、
    第１と第２のｎチャネル型駆動トランジスタと、第１と第２のｐチャネル型負荷トランジスタと、第１と第２のｎチャネル型転送トランジスタと具備し、
    上記第１と第２のｎチャネル型駆動トランジスタと上記第１と第２のｎチャネル型転送トランジスタとの基板電位は、同じ信号線により制御されることを特徴とする半導体記憶装置。
16. 請求項１２において、
    上記半導体記憶装置は、ｎチャネル型トランジスタと、ｐチャネル型トランジスタと、
    上記ｎチャネル型トランジスタを流れる電流を検知する回路と、
    上記ｐチャネル型トランジスタを流れる電流を検知する回路と、
    上記２つの回路によって検知された電流の電流量を参照し、電源電圧およびｎチャネル型トランジスタの基板電位およびｐチャネル型トランジスタの基板電位を変化させる回路とを具備することを特徴とする半導体記憶装置。
17. 複数のスタティック型メモリセルを具備するメモリアレイと、
    センスアンプおよびワードドライバの少なくとも一方を含んで成り、上記メモリアレイを制御する周辺回路と、
    上記スタティック型メモリセル内のトランジスタのしきい値電圧の大きさに応じて上記メモリアレイの電源電圧を変換する第１回路とを具備し、
    上記メモリアレイの電源電圧と上記周辺回路の電源電圧とが互いに異なることを特徴とする半導体記憶装置。
18. 請求項１７において、
    上記スタティック型メモリセルは、それぞれ２つのｐチャネル型ＭＯＳトランジスタおよび４つのｎチャネル型ＭＯＳトランジスタを有するメモリセルであることを特徴とする半導体記憶装置。
19. 複数のスタティック型メモリセルを具備するメモリアレイと、
    上記メモリアレイを制御する周辺回路と、
    上記スタティック型メモリセル内のトランジスタのしきい値電圧の大きさに応じて上記メモリアレイの電源電圧を変換する第１回路とを具備し、
    上記メモリアレイの電源電圧とは異なる他の電源電圧を生成して上記メモリアレイに上記他の電源電圧を供給するために、上記第１回路に上記メモリアレイおよび上記周辺回路のいずれとも異なる他の回路の電源電圧が供給されることを特徴とする半導体記憶装置。
20. 請求項１９において、
    上記周辺回路はセンスアンプおよびワードドライバの少なくとも一方を含んで成ることを特徴とする半導体記憶装置。
21. 請求項１９において、
    上記メモリアレイの電源電圧と上記周辺回路の電源電圧とは互いに異なることを特徴とする半導体記憶装置。
22. 請求項１９において、
    上記他の回路として動作する入出力回路を更に具備することを特徴とする半導体記憶装置。
23. 請求項１９において、
    上記第１回路は、昇圧回路と、降圧回路とを具備し、
    上記第１回路は、上記周辺回路の電源を供給され、
    上記第１回路は、上記周辺回路の電源電圧と異なる電圧を上記メモリアレイに印加することを特徴とする半導体記憶装置。
24. 請求項１９において、
    上記第１回路は降圧回路および昇圧回路の少なくとも一方を具備し、
    上記第１回路は、上記周辺回路の電源電圧と上記周辺回路の電源電圧よりも高い電源電圧をもつ電源とを供給され、
    上記第１回路は、上記周辺回路の電源電圧と異なる電圧を上記メモリアレイに印加することを特徴とする半導体記憶装置。
25. 請求項１９において、
    上記第１回路は、
    上記スタティック型メモリセル内のトランジスタのしきい値電圧の大きさに応じてしきい値電圧の大きさが変化するｐチャネル型トランジスタとｎチャネル型トランジスタとを有し、
    上記ｐチャネル型トランジスタのしきい値電圧の大きさと上記ｎチャネル型トランジスタのしきい値電圧の大きさとの差を検出し、
    上記差を、上記周辺回路の電源電圧に加えて上記メモリアレイに印加することを特徴とする半導体記憶装置。
26. 請求項１９において、
    上記スタティック型メモリセルは、それぞれ２つのｐチャネル型ＭＯＳトランジスタおよび４つのｎチャネル型ＭＯＳトランジスタを有するメモリセルであることを特徴とする半導体記憶装置。
27. 請求項１９において、
    上記第１回路は、
    上記しきい値の大きさに基づいた電圧を生成する電圧生成回路と、
    上記メモリアレイに電源電圧を供給する電源電圧供給回路とを具備し、
    上記電圧生成回路は、上記周辺回路より電圧を入力され、
    上記電源電圧供給回路は、
    上記電圧生成回路からの入力を受けると共に、上記周辺回路の電源電圧よりも高い電圧を上記メモリアレイに出力することを特徴とする半導体記憶装置。
28. 請求項２７において、
    上記電圧生成回路は、
    第１の電流源と、第２の電流源と、
    ゲート電極がドレイン電極と接続されたｐチャネル型トランジスタと、
    ゲート電極が上記ｐチャネル型トランジスタのソース電極と接続されたｎチャネル型トランジスタとを具備し、
    上記ｐチャネル型トランジスタのゲート電極が上記周辺回路の電源電圧の電源線と接続され、 上記ｐチャネル型トランジスタのソース電極が上記ｐチャネル型トランジスタの基板電極および上記第２の電流源と接続され、
    上記ｎチャネル型トランジスタのドレイン電極が上記第１の電流源と接続され、
    上記ｎチャネル型トランジスタのソース電極が上記ｎチャネル型トランジスタの基板電極および上記第２の電流源と接続され、
    上記ｎチャネル型トランジスタのソース電極の電位が、上記電圧生成回路の出力になることを特徴とする半導体記憶装置。
29. 請求項２８において、
    上記第１の電流源を流れる電流と上記第２の電流源を流れる電流とが等しいことを特徴とする半導体記憶装置。
30. 請求項２７において、
    上記電圧生成回路は、
    ｎチャネル型トランジスタおよびｐチャネル型トランジスタのしきい値電圧の大きさを記憶する回路を有し、
    上記電源電圧供給回路は、
    上記しきい値の大きさを記憶する回路の記憶した情報を用いて上記メモリアレイの電源電圧を出力する回路を具備することを特徴とする半導体記憶装置。
31. 請求項２７において、
    上記電圧生成回路は、
    トランジスタのしきい値電圧の大きさによって出力電位を変化させる回路と、
    しきい値電圧の大きさと比較される参照電位を出力する回路と、
    上記トランジスタのしきい値電圧の大きさの電位と上記参照電位とを比較する回路とを具備することを特徴とする半導体記憶装置。
32. 複数のスタティック型メモリセルを有するメモリアレイと、
    上記メモリアレイを制御する周辺回路と、
    上記メモリアレイに電源を供給する第１電源線と、
    上記周辺回路に電源を供給する第２電源線と、
    上記スタティック型メモリセル内のトランジスタのしきい値電圧の大きさに応じて上記メモリアレイの電源電圧を変化させる回路とを具備し、
    上記メモリアレイの電源電圧とは異なる他の電源電圧を生成して上記メモリアレイに上記他の電源電圧を供給するために、上記第１回路に上記メモリアレイおよび上記周辺回路のいずれとも異なる他の回路の電源電圧が供給されることを特徴とする半導体記憶装置。
33. 請求項３２において、
    上記第１電源線と上記第２電源線とは分離され、
    上記第１電源線は、
    上記メモリアレイと、上記スタティック型メモリセル内のトランジスタのしきい値電圧の大きさに応じてメモリアレイの電源電圧を変化させる回路とに接続されていることを特徴とする半導体記憶装置。
34. 複数のスタティック型メモリセルからなるメモリアレイと、
    上記メモリアレイを制御する周辺回路と、
    上記スタティック型メモリセルに使用されているトランジスタのしきい値電圧の大きさに応じて、上記メモリアレイの電源電圧と上記メモリアレイを構成するトランジスタの基板電圧とを制御する第２回路とを具備し、
    上記メモリアレイの電源電圧とは異なる他の電源電圧を生成して上記メモリアレイに上記他の電源電圧を供給するために、上記第１回路に上記メモリアレイおよび上記周辺回路のいずれとも異なる他の回路の電源電圧が供給されることを特徴とする半導体記憶装置。
35. 請求項３４において、
    上記メモリセルは、
    ｎチャネル型トランジスタと、ｐチャネル型トランジスタとを具備し、
    上記第２回路は、上記ｎチャネル型トランジスタのしきい値電圧および上記ｐチャネル型トランジスタのしきい値電圧の大きさを記憶する回路と、
    上記しきい値の大きさを記憶する回路の記憶した情報を用いて上記メモリアレイの電源電圧および上記メモリアレイを構成するトランジスタの基板電圧を出力する回路とを具備することを特徴とする半導体記憶装置。
36. 請求項３４において、
    上記第２回路は、
    上記ｎチャネル型トランジスタのしきい値電圧の大きさと上記ｐチャネル型トランジスタのしきい値電圧の大きさを検出する回路と、
    上記検出するしきい値電圧の大きさを用いて上記メモリアレイの電源電圧および上記メモリアレイを構成するトランジスタの基板電圧を出力する回路とを具備することを特徴とする半導体記憶装置。
37. 請求項３４において、
    上記メモリセルは、
    第１と第２のｎチャネル型駆動トランジスタと、第１と第２のｐチャネル型負荷トランジスタと、第１と第２のｎチャネル型転送トランジスタと具備し、
    上記第１と第２のｎチャネル型駆動トランジスタと上記第１と第２のｎチャネル型転送トランジスタとの基板電位は、同じ信号線により制御されることを特徴とする半導体記憶装置。
38. 請求項３４において、
    上記半導体記憶装置は、ｎチャネル型トランジスタと、ｐチャネル型トランジスタと、
    上記ｎチャネル型トランジスタを流れる電流を検知する回路と、
    上記ｐチャネル型トランジスタを流れる電流を検知する回路と、
    上記２つの回路によって検知された電流の電流量を参照し、電源電圧およびｎチャネル型トランジスタの基板電位およびｐチャネル型トランジスタの基板電位を変化させる回路とを具備することを特徴とする半導体記憶装置。