FR2895556A1 - Dispositif de stockage d'informations a memoires sram et procede de mise en oeuvre - Google Patents
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Abstract
L'invention concerne un dispositif, ainsi qu'un procédé de mise en oeuvre correspondant, de stockage d'informations à mémoires SRAM, alimenté par une tension VDD et comprenant :- une matrice de cellules de base organisées en colonnes de base, et- au moins une colonne miroir de cellules miroir, susceptibles de simuler le comportement des cellules d'une colonne de base,L'invention est caractérisée en ce que le dispositif comprend en outre :- Des moyens d'émulation, dans une colonne miroir, de la cellule la plus contraignante d'une colonne de base,- Des moyens de variation de la tension d'alimentation miroir (VDDMMOCK) de la colonne miroir, et- Des moyens pour recopier la tension d'alimentation miroir dans la colonne de base émulée.
Description
DISPOSITIF DE STOCKAGE D'INFORMATIONS A MEMOIRES SRAM ET PROCEDE DE MISE
EN îUVRE.
La présente invention concerne de façon générale les dispositifs de stockage d'information à mémoire vive, et notamment les cellules de mémoire vive de type SRAM (static random-access memory).
Plus précisément, l'invention concerne un dispositif de stockage d'information à mémoires de type SRAM, alimenté par une tension (VDD), et comprenant : - une matrice de cellules de base, organisées en colonnes de base et alimentées par une tension d'alimentation (VDDM), et - des moyens de variation de la tension d'alimentation (VDDM) de la colonne de base d'une cellule de base sélectionnée pour le stockage d'information.
La puissance dynamique consommée par un dispositif est fonction du carré de sa tension d'alimentation. Dans un souci d'économie d'énergie, il est souhaitable que la tension d'alimentation soit basse.
Or les mémoires statiques sont très sensibles à la tension d'alimentation, une faible variation pouvant occasionner des erreurs, voire mettre en défaut le système entier. Par ailleurs, une tension d'alimentation trop faible conduit a une perte d'information, dès lors que la tension d'alimentation est en deçà de la valeur minimale de la tension de rétention de la mémoire.
Aussi, au sein d'un système complexe de type système sur puce ( System on Chip ) comprenant des mémoires embarquées de type SRAM, il s'agit de s'assurer que les performances en matière de réduction de consommation dynamique ne seront pas limitées par la ou les mémoires SRAM.
En outre, dans les dispositifs à matrice de cellules mémoires, la structure en colonnes impose que la tension d'alimentation (VDDM) d'une colonne soit la même pour toutes les cellules de la colonne. Cette structure impose aussi une logique de maillon faible , c'est-à-dire que les propriétés de la cellule la plus contraignante influent sur toute la colonne la comportant, notamment par sa tension de rétention minimale.
Par ailleurs, une cellule mémoire permet de réaliser soit une opération de lecture soit une opération d'écriture, auxquelles on associe des marges d'opération. Ces marges sont appelées respectivement Static Noise Margin et Write Margin dans la littérature anglo-saxonne. Ces marges sont antagonistes.
Ainsi, plus la tension d'alimentation est faible, plus la marge d'opération est faible. Plus exactement, c'est la dispersion de la valeur de la marge qui est préjudiciable. En fait les marges sont relativement insensibles à la variation de la tension d'alimentation, mais des dispersions de plus en plus élevées conduisent à des problèmes de variation de plus en plus retreinte de la tension d'alimentation.
La présente invention se place dans le cadre des dispositifs permettant de réaliser des opérations d'écriture à basse tension, c'est-à-dire pour une technologie donnée, plus basse que la tension nominale. Par exemple, pour une tension nominale de 1,2V, réaliser des opérations d'écriture à 0,7V.
A l'heure actuelle, tous les systèmes visent à la baisse de la taille des mémoires. Or la baisse de la taille des composants augmente leur dispersion. En effet, il existe une forte variabilité électrique des transistors qui influe sur les marges à la lecture et à l'écriture d'une cellule mémoire.
L'alimentation d'une cellule mémoire dépend notamment des conditions PVT Process Voltage Temperature du système (circuit) la comprenant, c'est-à-dire des conditions du procédé technologique, de tension et de température.
A cause de ces contraintes (PVT, marges d'opération, déviations locales -mismatch en anglais ou desappariement-), il est nécessaire de faire varier la tension d'alimentation VDDM d'une cellule afin de favoriser la lecture ou l'écriture. Typiquement, une baisse de la tension d'alimentation favorise les opérations d'écriture, et inversement, une hausse de la tension d'alimentation favorise les opérations de lecture d'une cellule mémoire.
La présente invention se place dans le cadre des dispositifs visant à privilégier la marge à l'écriture, la lecture pouvant être fonctionnelle sur une large gamme de tension.
Un tel dispositif est connu de l'homme du métier, notamment par l'exemple qu'en donne le document US 6,954,396 de l'état de la technique antérieure.
Ce document décrit un dispositif comprenant des moyens pour sous volter la tension d'alimentation VDDM des cellules, de sorte à favoriser les opérations d'écriture, et des moyens pour survolter la tension d'alimentation VDDM des cellules, de sorte à favoriser les opérations de lecture. Ces moyens permettent d'établir des polarisations statiques pour les phases de lecture, écriture.
Les moyens nécessaires aux survoltages sont coûteux en énergie et vont à l'encontre de la baisse de consommation dynamique souhaitée.
La présente invention a pour but de remédier à ces inconvénients en proposant un dispositif visant à optimiser la tension d'alimentation VDDM nécessaire à l'écriture d'une cellule mémoire.
Avec cet objectif en vue, le dispositif selon l'invention, par ailleurs conforme au préambule cité ci-avant, est essentiellement caractérisé en ce que les moyens de variation de la tension d'alimentation (VDDM) d'une colonne de base comprennent : - des moyens d'émulation, dans une colonne miroir comprenant au moins une cellule miroir munie de nœuds internes, de la cellule la plus contraignante de la colonne de base comprenant la cellule de base sélectionnée, - des moyens de variation de la tension d'alimentation miroir de la colonne miroir, et - des moyens pour recopier la tension d'alimentation miroir dans la colonne de base comprenant la cellule de base sélectionnée. 5 De préférence, la colonne miroir comprend au moins une autre cellule miroir de sorte à constituer une pluralité P de cellules miroir mises en parallèle et un nombre N de transistors d'accès miroirs activés. Les cellules miroir sont mises en parallèle par exemple par le partage d'une ligne de connexion aux mêmes noeuds internes (BLTiMOCK, BLFiMOCK).
10 Dans le mode de réalisation préféré, le rapport N/P entre le nombre de transistors d'accès miroirs activés et le nombre de cellules miroir mises en parallèle est fonction de la tension d'alimentation du dispositif de stockage.
15 A titre d'alternative, et de façon combinable, au moins une cellule miroir de la colonne miroir est une cellule SRAM comprenant des transistors d'accès et des transistors de coeur, dont la tension de seuil d'au moins l'un d'entre eux est différente de la tension de seuil d'un transistor de même 20 type d'une cellule de base.
On entend par type, un transistor de type accès ou de type de coeur , indépendamment de leur configuration NMOS ou PMOS. De préférence, la tension de seuil des transistors d'accès d'une cellule mémoire est plus élevée que la tension de seuil des transistors d'accès d'une cellule de base.
30 En outre, de façon parallèle, les valeurs absolues des tensions de seuil des transistors du coeur d'une cellule miroir sont de préférence plus faibles que les valeurs 25 absolues des tensions de seuil des transistors du cœur d'une cellule de base.
Avantageusement, une colonne miroir comprend plusieurs cellules miroir identiques entre elles. De préférence, les cellules miroir sont des cellules SRAM identiques aux cellules de base des colonnes de base.
De préférence, les moyens de variation de la tension d'alimentation miroir VDDMOCK comprennent une boucle de rétrocontrôle connectée à au moins l'un des nœuds internes (BLTiMOCK, BLFiMOCK).
L'invention concerne également un procédé de mise en œuvre d'un dispositif de stockage d'informations à mémoires SRAM, organisées en matrice de cellules de base, comprenant les étapes consistant à : -sélectionner une cellule de base d'une colonne de base pour le stockage d'information, - émuler, dans une colonne miroir comprenant au moins une cellule miroir munie de nœuds internes, la cellule la plus contraignante en écriture de la colonne de base comprenant la cellule de base sélectionnée, - appliquer à la colonne miroir une tension d'alimentation miroir initiale, - diminuer progressivement la tension miroir initiale jusqu'à détecter le basculement de l'ensemble d'au moins une cellule miroir dans la colonne miroir, - copier dans la colonne de base la tension miroir, et - augmenter ensuite progressivement la tension d'alimentation miroir jusqu'à la tension miroir initiale.
Grâce à cet agencement, le dispositif selon l'invention permet de réaliser des opérations d'écriture à basse tension pour une mémoire SRAM.
Dans le mode de réalisation préféré, l'étape d'émulation comprend la mise en parallèle d'une pluralité P de cellules miroir.
La mise en parralèle est réalisée de préférence par le l0 partage de lignes de connexion aux nœuds internes (BLFiMOCK, BLTiMOCK).
De préférence, les cellules miroir mises en parallèle sont sélectivement activées par N transistors d'accès. 15 A titre d'alternative, et de manière combinable, l'étape d'émulation comprend, pour au moins un transistor d'au moins une cellule miroir, la réalisation d'une tension de seuil différente de celle d'un transistor de même type 20 d'une cellule de base.
De préférence, la tension de seuil des transistors d'accès d'une cellule mémoire est plus élevée que la tension de seuil des transistors d'accès d'une cellule de base. 25 En outre, de façon parallèle, les valeurs absolues des tensions de seuil des transistors du cœur d'une cellule miroir sont de préférence plus faibles que les valeurs absolues des tensions de seuil des transistors du cœur d'une 30 cellule de base.
De préférence, la diminution et l'augmentation de la tension miroir est réalisée par une boucle de rétrocontrôle connectée à au moins l'un des noeuds internes de la ou des cellules miroir.
Avantageusement, le procédé selon l'invention peut également être mis en oeuvre lorsque la tension d'alimentation du dispositif est proche de la tension nominale.
Grâce à cette configuration, la détermination de la tension à appliquer à une colonne de base pour réaliser une opération peut être réalisée de manière dynamique, par une adaptation dynamique aux conditions PVT.
Le procédé selon l'invention est avantageusement mis en oeuvre à chaque opération d'écriture dans une colonne de base.
D'autres caractéristiques et avantages de la présente invention apparaîtront plus clairement à la lecture de la description suivante donnée à titre d'exemple illustratif et non limitatif, et faite en référence aux figures annexées dans lesquelles : - la figure la est une représentation schématique d'une cellule SRAM classique, - la figure lb est une représentation schématique d'un mode de réalisation d'une partie du dispositif selon l'invention, - la figure 2 est une représentation schématique d'un mode de réalisation d'une boucle de rétrocontrôle selon l'invention, et - la figure 3 est une représentation schématique de la dynamique des tensions en certains points du dispositif dans un mode de réalisation de l'invention.
Une cellule SRAM est, comme représenté sur la figure la, classiquement composée de deux transistors d'accès et d'un verrou (latch), ou cœur, à quatre transistors, deux PMOS et deux NMOS formant deux inverseurs. Chaque inverseur a sa sortie connectée à l'entrée de l'autre inverseur.
Les deux transistors d'accès, dont le substrat est au potentiel de masse GNDS, sont activables par une ligne de sélection de mot WL. Le premier transistor d'accès est connecté à une ligne de sélection de bits BLT, et le deuxième transistor d'accès est connecté à une ligne de sélection de bits complémentaire BLF.
Le point de connexion entre le premier transistor d'accès et un premier couple de transistors (NMOS, PMOS) du cœur définit un premier nœud interne BLTi. Le point de connexion entre le deuxième transistor d'accès et le deuxième couple de transistors (NMOS, PMOS) du cœur définit un deuxième nœud interne BLFi complémentaire.
Dans la présente description, BLTi et BLFi définissent indifféremment les nœuds internes ou la valeur de la tension régnant respectivement en ces points.
La tension VDDM d'alimentation du cœur d'une cellule est au maximum égale à la tension VDD d'alimentation du dispositif.
Comme représenté sur la figure lb, le dispositif de stockage d'informations à mémoire SRAM comprend une matrice de cellules de base, dont seules deux cellules d'une colonne de base REG sont représentées et sélectionnables par des lignes de sélection de mot WL<j> et WL<i>. Les cellules de base sont alimentées par une tension d'alimentation VDDM.
En outre, le dispositif comprend des moyens de variation de cette tension d'alimentation VDDM des cellules de base.
Ces moyens de variation comprennent au moins une colonne miroir MOCK. Cette colonne comprend au moins une cellule miroir. De préférence, la colonne miroir comprend une pluralité de cellules miroir. De préférence, le nombre de cellules miroir dans une colonne miroir est inférieur ou égal au nombre de cellules de base dans une colonne de base. La colonne miroir permet de simuler le comportement d'au moins une cellule de base d'une colonne de base.
Grâce à cette simulation, une opération d'écriture peut être réalisée à une tension optimale. Et le sous-voltage réalisé afin de favoriser l'écriture d'une cellule est le sous-voltage strictement nécessaire à cette opération, ce qui limite le risque d'exposer la cellule à sa tension de perte de rétention d'information.
Dans le mode de réalisation préféré de l'invention, les cellules miroir de la colonne miroir sont mises en parallèle par l'entremise de leurs noeuds internes. La mise en parallèle permet ainsi d'avoir une ligne BLTiMOCK et une ligne BLFiMOCK complémentaire reliant l'ensemble des cellules miroir d'une colonne miroir, les cellules miroir mises en parallèle étant sélectivement activées comme décrit ci-après.
Une opération d'écriture dans une cellule consiste à modifier l'état logique des noeuds internes de cette cellule.
En cela, il s'agit de résoudre le conflit d'impédance entre les transistors d'accès et le verrou, de sorte à ce que les transistors d'accès réussissent a imposer la valeur du couple de tension (BLT, BLF) sur les noeuds internes respectifs (BLTi, BLFi).
Or, lors de la fabrication des dispositifs à cellules mémoires, il existe principalement deux types de dispersions venant perturber les propriétés des cellules.
Le premier type concerne la dispersion globale due au procédé technologique. L'effet consiste à devoir, pour réaliser une opération d'écriture, mettre en oeuvre des moyens d'écriture adaptatifs vis-à-vis des variations globales du procédé technologique (élément P des conditions PVT sus-mentionnées).
Le deuxième type concerne la dispersion locale, c'est-à-dire le comportement d'un transistor MOS par rapport à son voisin une fois ceuxci intégrés en colonne, qui induit la logique de maillon faible sus-évoquée.
L'effet de ces déviations réside d'une part dans le fait qu'une opération d'écriture est favorisée en diminuant le potentiel VDDM d'alimentation d'une cellule, et d'autre part que la cellule la plus contraignante d'une colonne, c'est-à-dire la cellule présentant les conditions d'écriture les plus mauvaises, aussi appelée pire cas , conditionne les conditions d'écriture pour toutes les autres cellules de la colonne. 30 L'un des objets de la présente invention consiste donc à simuler la cellule la plus contraignante d'une colonne de cellules de base dans une colonne miroir.
La cellule la plus contraignante est la cellule présentant les pires conditions d'écriture d'une colonne de base, typiquement celle requérant la plus basse tension VDDM d'alimentation lors d'une écriture.
Ainsi, selon l'invention, la simulation, dans une colonne miroir, de la cellule de base la plus contraignante d'une colonne de base permet de garantir que les autres cellules de base de la colonne de base seront correctement alimentées par la tension VDDM.
Autrement dit, la colonne miroir permet de déterminer la tension miroir VDDMMOCK qui équivaut à la tension VDDM la plus faible pour laquelle la cellule la plus contraignante d'une colonne de base donnée est capable de réaliser une opération d'écriture. Cette tension VDDMMOCK est alors appliquée, copiée, dans la colonne de base comprenant la cellule de base devant réaliser l'opération d'écriture.
De préférence, la cellule la plus contraignante est 25 identifiée après la fabrication du dispositif lors des tests de tri électrique.
Elle peut également être identifiée a priori, par des moyens de simulation, ou encore de manière statistique. L'émulation dans la colonne miroir permet de reproduire la cellule la plus contraignante d'une colonne de base.
Plusieurs modes de réalisation sont possibles. Seul le mode de réalisation préféré est illustré sur la figure lb. Pour simplifier la présente description, la matrice de cellules de base est une matrice à une colonne de base REG, la colonne comprenant deux cellules. Le dispositif comprend en outre une colonne miroir MOCK de deux cellules miroir, susceptibles de simuler le comportement des cellules de base de la colonne de base Dans ce mode de réalisation, les noeuds internes des cellules miroir sont mis en parallèle, par l'intermédiaire de deux lignes d'interconnexion des noeuds internes BLTiMOCK et BLFiMOCK complémentaires.
Pour chaque coeur de chaque cellule miroir, une paire de transistors d'accès est associée, ces cellules sont pilotées par une ligne de sélection de mots propre. Sur la figure lb, les cellules miroir sont sélectivement activées par sélection de la ou des lignes à sélection de mot WLMOCK<l>, WLMOCK<k> de la colonne miroir.
La sélection du nombre de lignes de sélection de mot activées permet ainsi d'émuler des conditions plus ou moins difficile d'écriture. Par exemple, sur la figure lb, si la ligne de sélection de mots WLMOCK<l> est à 0 (non sélectionnée) et la ligne de sélection de mots WLMOCK<k> est à 1 (sélectionnée), le conflit d'impédance a lieu entre deux transistors d'accès et deux verrous donc huit transistors.
On peut ainsi sous exploiter le nombre de transistors d'accès qui viennent piloter un nombre fixé de coeurs, et ainsi rendre les conditions d'écriture plus ou moins difficiles.
Le mode de réalisation illustré sur la figure lb comprend également une ligne de transistors pilotés par un signal de commande RESETb. Cette commande permet de forcer les conditions initiales sur les lignes d'interconnexion des nœuds internes BLTiMOCK et BLFiMOCK, comme décrit ci-dessous.
Dans ce mode de réalisation, les conditions initiales pour une cellule miroir sont telles que la ligne d'interconnexion des nœuds internes BLTiMOCK est à 1 et la ligne d'interconnexion des nœuds internes BLFiMOCK est à 0. Le transistor d'accès connecté à la ligne BLTiMOCK est à la masse GND, tandis que l'autre transistor d'accès, relié à la ligne BLFiMOCK, est connecté à l'alimentation du circuit VDD.
Lorsqu'une opération d'écriture est réalisée, la ligne BLTiMOCK est à 0, tandis que la ligne BLFiMOCK est à 1. Il est dans ce cas nécessaire de réinitialiser les conditions initiales (BLTiMOCK à 1, et BLFiMOCK à 0) en vue d'une prochaine opération d'écriture. Cette réinitialisation est également illustrée par les variations brusques des tensions correspondantes en fin de cycle de la figure 3.
Cette étape de réinitialisation est consommatrice de courant. A titre d'alternative, elle peut être remplacée par une alternance des potentiels sur les transistors d'accès. Dans ce cas, le transistor d'accès connecté à la ligne BLTiMOCK est alors à l'alimentation du circuit VDD, tandis que l'autre transistor d'accès, relié à la ligne BLFiMOCK, est connecté à la masse GND. Une nouvelle opération d'écriture amenant ensuite une nouvelle alternance des potentiels.
Dans le mode de réalisation préféré, on définit par N le nombre de transistors d'accès activés, et par P le nombre de cellules miroir mises en parallèle activées. Le ratio N/P dépend avantageusement de la tension d'alimentation VDD du dispositif. De préférence, pour des transistors de technologie 65nm, le ratio N/P est de 2/16 pour une tension VDD de 0,7V. Ce ratio tend vers 1 quand la tension VDD d'alimentation du dispositif tend vers la tension nominale (1,2V dans ce cas). Un autre ratio peut être déterminé par tests statistiques.
Dans le mode de réalisation préféré, les cellules miroir sont identiques aux cellules de base, ce qui simplifie la fabrication du dispositif. De préférence, la colonne miroir est adjacente à la matrice de base.
Un deuxième mode de réalisation peut remplacer ou être combiné au premier mode de réalisation décrit ci-avant. La différence d'impédance entre les transistors du coeur d'une cellule et ses transistors d'accès peut également être réalisée par différence entre les tensions de seuil respectives. 25 A cet effet, pour rendre les conditions d'écriture plus difficiles sur les cellules d'une colonne miroir, la tension de seuil des transistors d'accès de la ou des cellule(s) miroir est avantageusement supérieure à celle des transistors 30 d'accès d'une cellule de base.
Parallèlement, on peut prévoir, en outre ou à titre d'alternative, que la tension de seuil des transistors du 25 30 verrou de la ou des cellule(s) miroir soit inférieure à celle des transistors du verrou de la cellule de base.
De préférence, la différence entre les tensions de seuil est de 6e, o étant l'écart type de la tension de seuil des transistors utilisés. Avantageusement, les tensions de seuil des transistors du cœur et des transistors d'accès sont respectivement diminuées de 3e et augmentées de 3a.
Les tensions de seuil sont modifiées, par exemple, par implantation ionique, par levier électrique, ou par modification des dimensions, soit la largeur W du canal, et/ou sa longueur L.
Les conditions représentatives de la cellule la plus contraignante étant simulées dans la colonne miroir, la tension VDDMMOCK d'alimentation des cœurs des cellules miroir est alors progressivement diminuée jusqu'à détecter l'écriture dans les cellules miroir activées.
Cette opération de variation de la tension VDDMMOCK d'alimentation des cellules miroir est réalisée par une boucle de rétrocontrôle.
La boucle de rétrocontrôle est connectée à au moins l'un des nœuds internes BLTiMOCK, BLFiMOCK des cellules de la colonne miroir. Et de préférence, comme représenté sur la figure lb, la boucle de rétrocontrôle est connectée aux deux nœuds internes BLTiMOCK, BLFiMOCK.
Le mode de réalisation préféré d'une boucle de rétrocontrôle AFL est représenté sur la figure 2.
Dans ce mode de réalisation préféré, la boucle de rétrocontrôle comprend une structure symétrique, représentée par les deux branches A et B de la figure 2. Aussi pour simplifier la présente description, seule la branche A peut être décrite.
La branche A comprend quatre transistors en série. Le premier transistor M8 (PMOS) a sa source connectée à VDD l'alimentation du dispositif. De manière symétrique, le quatrième transistor M7 (NMOS) a sa source connectée à la masse. Ces transistors sont commandés respectivement par des signaux de commande trigger0b et triggerO complémentaires. Ces transistors permettent la sélection de la branche A et participent au chemin respectivement de charge et de décharge, comme décrit ultérieurement.
Le deuxième transistor M10 (PMOS) et le troisième transistor M9 (PMOS) permettent de générer la variation de tension VDDMMOCK de la colonne miroir, grâce au point de contact K entre la source d'alimentation VDDMMOCK et les transistors M9 et M10, comme décrit ci-après.
Ces transistors M9 et M10 sont respectivement commandés par les tensions de commande BLFiMOCK et BLTiMOCK décrites auparavant.
Pour simplifier la présente description, seul le cas où, en début de cycle, la valeur logique de BLFiMOCK est égale à 0 et celle de BLTiMOCK est égale à 1, est décrit ci- après.
Ces conditions initiales arbitraires sont opposées pour les transistors M3 et M5. La mise en oeuvre de cette branche B nécessite, par ailleurs, l'activation des transistors M4 et M6 grâce aux signaux triggerl et triggerlb respectivement.
Il faut noter qu'un autre mode de réalisation consiste à alterner les phases d'utilisation des branches A et B. Cela tend à minimiser la consommation de puissance dynamique absorbée par la colonne miroir.
A l'instant initial, la tension de la colonne miroir VDDMMOCK est égale à la tension de l'alimentation du circuit VDD. Le transistor M9 est passant et le transistor M10 est bloqué. Or, le transistor M7 est passant, il existe donc un chemin de décharge de VDDMMOCK à la masse.
Cette disposition permet de faire varier, à la baisse, la tension VDDMMOCK de manière progressive.
Le choix du dimensionnement des transistors de la branche permet de régler la pente de décharge (ou de charge comme décrit ci-après). Si la pente de décharge est trop faible, le temps d'écriture risque d'être trop long, et si la pente de décharge est trop abrupte, la tension VDDMMOCK risque de descendre en-deçà de la valeur minimale de la tension de rétention. De préférence, le dimensionnement des transistors de la branche est fonction de la capacité totale équivalente au noeud VDDMMOCK.
Comme représenté sur la figure 3, une cellule miroir est activée par l'application d'une tension de commande sur sa ligne de sélection de mots WLMOCK correspondante. Cette figure représente de manière synchrone, selon un temps arbitraire, la variation des tensions suivantes : - la tension de commande d'une cellule miroir WLMOCK, - la tension d'alimentation VDDMMOCK de la cellule miroir sélectionnée par la commande WLMOCK, - la tension BLFiMOCK au nœud interne correspondant de cette cellule miroir sélectionnée, - la tension BLTiMOCK au nœud interne correspondant de cette cellule miroir sélectionnée.
A l'amorce d'écriture, la tension VDDMMOCK diminue progressivement, ce qui favorise l'opération d'écriture.
Parallèlement, la tension BLFiMOCK augmente progressivement et la tension BLTiMOCK diminue progressivement.
Lorsque l'opération d'écriture est réussie (bascule du cœur des cellules), les valeurs logiques BLTiMOCK et BLFiMOCK sont inversées par rapport à leur valeur initiale, ainsi la valeur logique de BLFiMOCK est égale à 1 et celle de BLTiMOCK est égale à O.
De manière similaire au chemin de décharge, le transistor M9 s'éteint progressivement et le transistor M10 s'allume progressivement. Or le transistor M8 est déjà passant. Il existe donc un chemin conducteur (recharge) entre la tension VDDMMOCK et la tension VDD, pour ramener progressivement la tension de la cellule VDDMMOCK à la tension d'alimentation du dispositif VDD une fois l'opération d'écriture réalisée.
Cette disposition permet de faire varier, à la hausse, la tension VDDMMOCK de manière progressive. De même que pour le chemin de décharge, le dimensionnement des transistors permet d'influer sur la pente de charge.
La tension VDDMMOCK pour laquelle l'émulation de la cellule de base présentant les pires conditions d'écriture de la colonne de base bascule peut alors être recopiée dans la colonne de base émulée, soit par un liendirect tel que représenté sur la figure lb, auquel cas la tension VDDMMOCK est appliquée dès le début à la colonne de base, soit par un dispositif interrupteur.
Une opération d'écriture porte généralement sur un ensemble de cellules de base. De préférence, la tension VDDM d'alimentation de ces cellules de base est, dès le début du cycle d'écriture, égale à la tension d'alimentation des cellules miroir VDDMMOCK, ce qui évite des problèmes de redistribution de charges dues aux capacités parasites que représentent les cellules de base en colonnes. Les autres cellules de la matrice sont alimentées par la tension VDD du dispositif.
Une fois l'opération d'écriture réalisée dans la colonne de base, l'alimentation de la colonne de base VDDM est à nouveau à une tension de lecture ou de repos VDD, ce qui équivaut à faire basculer l'interrupteur de la figure lb vers l'alimentation VDD du dispositif. L'interrupteur est avantageusement piloté par le changement d'état logique des lignes de connexion BLTiMOCK, BLFiMOCK.
Claims (10)
1. Dispositif de stockage d'informations à mémoires de type SRAM, alimenté par une tension (VDD), et comprenant : - une matrice de cellules de base, organisées en colonnes de base et alimentées par une tension d'alimentation (VDDM), et - des moyens de variation de la tension d'alimentation (VDDM) de la colonne de base d'une cellule de base sélectionnée pour le stockage d'informations, caractérisé en ce que les moyens de variation de la tension d'alimentation (VDDM) d'une colonne de base comprennent : - des moyens d'émulation, dans une colonne miroir comprenant au moins une cellule miroir munie de nœuds internes (BLTiMOCK, BLFiMOCK), de la cellule la plus contraignante en écriture de la colonne de base comprenant la cellule de base sélectionnée, - des moyens de variation de la tension d'alimentation miroir (VDDMMOCK) de la colonne miroir, et - des moyens pour recopier la tension d'alimentation miroir (VDDMMOCK) dans la colonne de base comprenant la cellule de base sélectionnée.
2. Dispositif selon la revendication 1, dans lequel la colonne miroir comprend au moins une autre cellule miroir de sorte à constituer une pluralité P de cellules miroir mises en parallèle et un nombre N de transistors d'accès miroirs activés.
3. Dispositif selon la revendication 2, dans lequel le rapport N/P entre le nombre de transistors d'accès miroirsactivés et le nombre de cellules miroir mises en parallèle est fonction de la tension d'alimentation du dispositif de stockage (VDD).
4. Dispositif selon l'une quelconque des revendications précédente, dans lequel les moyens de variation de la tension d'alimentation miroir (VDDMMOCK) comprennent une boucle de rétrocontrôle connectée à au moins l'un des noeuds internes (BLTiMOCK, BLFiMOCK).
5. Dispositif selon l'une quelconque des revendications précédentes, dans lequel au moins une cellule miroir de la colonne miroir est une cellule SRAM comprenant des transistors d'accès et des transistors de coeur, dont la tension de seuil d'au moins l'un d'entre eux est différente de la tension de seuil d'un transistor de même type d'une cellule de base.
6. Procédé de mise en oeuvre d'un dispositif de stockage d'informations à mémoires SRAM, organisées en matrice de cellules de base, comprenant les étapes consistant à : - sélectionner une cellule de base d'une colonne de base pour le stockage d'informations, - émuler, dans une colonne miroir comprenant au moins une cellule miroir munie de noeuds internes (BLTiMOCK, BLFiMOCK), la cellule la plus contraignante de la colonne de base comprenant la cellule de base sélectionnée, - appliquer à la colonne miroir une tension d'alimentation miroir (VDDMMOCK) initiale, - diminuer progressivement la tension miroir initiale (VDDMMOCK) jusqu'à détecter le basculement de 15l'ensemble d'au moins une cellule miroir dans la colonne miroir, - copier dans la colonne de base la tension miroir, et - augmenter ensuite progressivement la tension d'alimentation miroir (VDDMMOCK) jusqu'à la tension initiale.
7. Procédé selon la revendication 6, dans lequel l'étape d'émulation comprend la mise en parallèle d'une 10 pluralité P de cellules miroir.
8. Procédé selon la revendication 7, dans lequel les cellules miroir mises en parallèle sont sélectivement activées par N transistors d'accès.
9. Procédé selon l'une quelconque des revendications 6 à 8, dans lequel l'étape d'émulation comprend, pour au moins un transistor d'au moins une cellule miroir, la réalisation d'une tension de seuil différente de celle d'un transistor de 20 même type d'une cellule de base.
10. Procédé selon l'une quelconque des revendications 6 à 9, dans lequel la diminution et l'augmentation de la tension miroir est réalisée par une boucle de rétrocontrôle 25 connectée à au moins l'un des nœuds internes (BLTiMOCK, BLFiMOCK). 30
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0638903A2 (fr) * | 1993-08-09 | 1995-02-15 | Nec Corporation | Mémoire à lecture/écriture avec circuit de mémoire de référence à commande de recouplage négatif |
| US5726944A (en) * | 1996-02-05 | 1998-03-10 | Motorola, Inc. | Voltage regulator for regulating an output voltage from a charge pump and method therefor |
| US6147898A (en) * | 1998-03-06 | 2000-11-14 | Nec Corporation | Semiconductor static random access memory device with low power consumption in a write operation |
| US20040008550A1 (en) * | 2002-05-27 | 2004-01-15 | Young-Jae Son | Circuits and methods for screening for defective memory cells in semiconductor memory devices |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4162076B2 (ja) * | 2002-05-30 | 2008-10-08 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP4397195B2 (ja) * | 2003-08-26 | 2010-01-13 | 日本電信電話株式会社 | メモリ回路 |
| KR100555522B1 (ko) * | 2003-10-29 | 2006-03-03 | 삼성전자주식회사 | 부스트 기입 동작을 수반하는 메모리 셀 데이터 기입 방법및 그 메모리 장치 |
-
2005
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-
2006
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0638903A2 (fr) * | 1993-08-09 | 1995-02-15 | Nec Corporation | Mémoire à lecture/écriture avec circuit de mémoire de référence à commande de recouplage négatif |
| US5726944A (en) * | 1996-02-05 | 1998-03-10 | Motorola, Inc. | Voltage regulator for regulating an output voltage from a charge pump and method therefor |
| US6147898A (en) * | 1998-03-06 | 2000-11-14 | Nec Corporation | Semiconductor static random access memory device with low power consumption in a write operation |
| US20040008550A1 (en) * | 2002-05-27 | 2004-01-15 | Young-Jae Son | Circuits and methods for screening for defective memory cells in semiconductor memory devices |
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