JP4397195B2

JP4397195B2 - メモリ回路

Info

Publication number: JP4397195B2
Application number: JP2003301017A
Authority: JP
Inventors: 信太郎柴田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2003-08-26
Filing date: 2003-08-26
Publication date: 2010-01-13
Anticipated expiration: 2023-08-26
Also published as: JP2005071491A

Description

本発明は、半導体メモリ回路に係り、特に極低電圧で動作するスタティック型ランダムアクセスメモリ（ＳＲＡＭ）に適用して有効な書込回路を具備するメモリ回路に関するものである。

ＳＲＡＭ内のメモリセルヘのデータ書き込みに関して、従来のメモリセル周辺の要部構成を図１１に示す。以下、図１１を参照して従来の書込回路について簡単に説明する。

メモリセル４は、フリップフロップ（逆並列接続された一対のインバータ）を構成する一対の負荷用PchMOSFETＱ１，Ｑ２と一対の駆動用NchMOSFETＱ３，Ｑ４に、セル選択用NchMOSFETＱ５，Ｑ６を組み合わせて構成される。フリップフロップの回路節点Ｔ１，Ｔ２は何れか一方がHIGHレベル(VDD)、他方がLOWレベル(GND)となり、その状態の違いによってメモリセル４は１ビットのデータを記憶する。

WLはメモリセル４の選択信号を伝送するワード線であり、選択時にはHIGHレベル、非選択時にはLOWレベルに制御される。BL，/BLは対となるビット線であり、入力データを差動信号の型でメモリセル４まで伝送する。なお、同図では書き込み対象のメモリセル４だけを図示しており、ビット線BL，/BLおよびワード線WLに接続されている非選択状態のメモリセルおよびメモリセルの選択機構については省略している。

DINは入力データに対応した２値信号（HIGHまたはLOWレベル）を入力するデータ入力端子、/WEは書き込み制御のための２値信号を入力するライトイネーブル端子、１はメモリセル４ヘのデータの書き込みを制御する書込制御回路、２Ｂ，２Ｂ’はビット線BL，/BLをHIGHもしくはLOWレベルに制御する反転バッファである。これら書込制御回路１と反転バッファ２Ｂ，２Ｂ’は書込回路を構成している。

さて、ビット線BL，/BLは、定常状態では反転バッファ２Ｂ，２Ｂ’の出力により共にHIGHレベルである。メモリセル４にデータを書き込む際は、ライトイネーブル端子/WEをLOWレベルに制御することで、書込制御回路１の機能および反転バッファ２Ｂ，２Ｂ’により、データ入力端子DINに入力したデータに応じてビット線BL，/BLの何れか一方だけがLOWレベルに制御され、他方のビット線はHIGHレベルを維持する。

メモリセル４内の回路節点Ｔ１がHIGHレベル、節点Ｔ２がLOWレベルになるようなデータがそのメモリセル４に記憶されているとして、データ入力端子DINから前記と逆のデータをメモリセルヘ書き込む動作を以下に説明する。

初期状態では、ワード線WLはLOWレベル（非選択状態）、ライトイネーブル端子/WEはHIGHレベル（非書き込み状態）である。ビット線BL側の反転バッファ２Ｂの入力とビット線/BL側の反転バッファ２Ｂ’の入力は共にLOWレベルであり、一対のビット線BL，/BLは、VDDもしくはVDD近傍の高いレベル（HIGHレベル）に設定されている。

ワード線WLをHIGHレベルに制御し、ライトイネーブル端子/WEをLOWレベルに制御することで、メモリセル４ヘの書き込み動作が開始する。具体的には、書込制御回路１の動作により、ビット線BL側の反転バッファ２Ｂに対してその入力端子INがHIGHレベルに制御される。ビット線/BL側の反転バッファ２Ｂ’については、その入力端子INはLOWレベルを維持する。その結果、ビット線BLは反転バッファ２Ｂの動作によってLOWレベルにドライブされ、ビット線/BLはHIGHレベルを維持する。ビット線BLの電圧の低下と共に、FETＱ５のゲートとソース（BL側回路節点）間には十分大きな電圧が印加されることになり、そのFETＱ５は導通状態になる。その結果、回路節点Ｔ１のレベルが低下し、FETＱ２，Ｑ４で構成されるインバータの論理閾値電圧を下回ると、フリップフロップの状態は反転し、回路節点Ｔ１がLOWレベル、Ｔ２がHIGHレベルに変化して、メモリセル４は更新データを保持可能になる。しかる後、ワード線WLをLOWレベル（非選択状態）に制御し、ライトイネーブル端子/WEをHIGHレベルに復帰させる。これにより、書込制御回路１はBL側および/BL側の反転バッファ２Ｂ，２Ｂ’の入力端子INを共にLOWレベルに制御するので、反転バッファ２Ｂの動作によってビット線BLは、初期のHIGHレベルまで回復する。ワード線WLをLOWレベル（非活性状態）に制御するタイミングについては、メモリセル４内のフリップフロップの状態が反転した後であれば、特に制約はない。

図１２(a)、(b)に反転バッファ２Ｂ，２Ｂ’の従来の回路構成を示す。図１２(a)は、PchMOSFETＱ１６とNchMOSFETＱ１７よりなる簡単なＣＭＯＳインバータで構成した例である。入力端子INをHIGHレベルに制御すると、FETＱ１６は非導通状態、FETＱ１７は導通状態になり、出力端子OUT（ビット線）をGNDレベルまでドライブする。入力端子INをLOWレベルに制御すると、FETＱ１６は導通状態、FETＱ１７は非導通状態になり、出力端子OUT（ビット線）をVDDレベルまでドライブする。

図１２(b)は、図１２(a)の回路構成にHIGH出力レベルをクランプするためのNchMOSFETＱ１８を付加した例である。基本動作は図１２(a)の回路構成と同じインバータ動作であり、出力端子OUTのHIGHレベルが（VDD−Vth）にクランプされることが異なる。VthはFETＱ１８の閾値電圧（＞０）である。ビット線は接続されるメモリセル数に比例して大きな寄生容量を有するので、その充放電による電力増を低減したい場合に、図１２(b)の反転バッファの回路構成が採用される。

上記した図１１のメモリ回路については、非特許文献１に記載がある。この文献の図２−７１の構成は、図１１で説明した構成とは若干異なるが、機能的には同等である。この図２−７１の回路では、非書込時にビット線をHIGHレベルに制御するためにプルアップトランジスタを設けているため、そのプルアップ動作を妨げないようにデータバッファをビット線から切り離すためのNchMOSFETを設けている。図１１で説明した構成では反転バッファ２Ｂ，２Ｂ’の出力を非書込時にHIGHレベルに制御することで、専用のプルアップトランジスタを不要にしている。
武石他監修、「ＭＯＳ集積回路の基礎」、近代科学社、６１−６６頁、１９９２年５月

ところが、図１１のメモリセル４内のセル選択用NchMOSFETＱ５，Ｑ６の導通抵抗は、ワード線選択時（WLがHIGHレベル時）のゲート電圧をVg、LOW側ビット線のソース電圧をVsとし、当該FETＱ５，Ｑ６のゲート・ソース間電圧をVgs、その閾値電圧をVthで表記すると、「Vgs−Vth」に強く依存する。Vgsの値は電源電圧VDD以下であり、電源電圧VDDの低下と共に、「Vgs−Vth」の値は零に近づく。特に、電源電圧VDDと閾値電圧Vthとの差分が小さくなる極低電圧領域（例えば０．５Ｖ等）では、FETＱ５，Ｑ６の導通抵抗の増大が著しく、書き込み時にビット線BL，/BLをGNDレベルまでドライブしても、メモリセル４内の回路節点Ｔ１（もしくはＴ２）のレベルが十分低下しないという現象が発生する。それ故、特に極低電圧領域において、メモリセル４ヘの確実なデータ書き込みを保証できないという問題があった。

本発明の目的は、上述の問題点を解決するべく、メモリセルヘの確実なデータ書き込みを電源電圧が極低電圧領域まで保証可能な書込回路を有するメモリ回路を提供することにある。

請求項１にかかる発明のメモリ回路は、メモリセルと、該メモリセルに接続され非書込時にHIGHレベルに保持される一対のビット線と、前記メモリセルに接続され非選択時にLOWレベルに保持されるワード線と、前記一対のビット線に接続された書込回路とを具備し、前記書込回路は、所定のタイミングで負電圧を発生するスイッチトキャパシタ型の負電圧源回路と、該負電圧源回路の発生電圧を入力し、LOWレベルを出力すべきとき前記負電圧源回路で発生した負電圧レベルを前記ビット線に出力するレベル変換型バッファとを具備し、前記ビット線をHIGHレベルからLOWレベルに変化させるとき、正電圧もしくはその近傍のレベルからGNDレベルを経由して負電圧レベルまでオーバドライブすることを特徴とする

本発明のメモリ回路によれば、メモリセルに入力データを書き込む際にLOW側ビット線をGNDレベル以下の負電圧までオーバドライブでき、あるいはHIGH側ビット線をGNDレベル以上の正電位までオーバドライブできるため、電源電圧がMOSFETの閾値電圧に近づく極低電圧領域（例えば０．５Ｖ程度、あるいは−０．５Ｖ程度）で動作するメモリ回路が必要な際に、本発明のメモリ回路を適用すれば、入力データの確実な書き込みを保証でき効果大である。

本発明は、データ書き込み時に、メモリセル内のセル選択用トランジスタのゲート・ソース間に電源電圧以上の電圧を印加できるようにして、極低電圧の電源電圧でも導通抵抗の低減を可能とし、確実なデータ書き込みを保証する。以下、詳しく説明する。

＜参考例１＞
まず、図１に参考例１のメモリ回路の構成を示す。１はメモリセルへのデータの書き込みを制御する書込制御回路、２，２’はレベル変換型反転バッファ、３は一定の負電圧VNN（＜GND）を出力する負電圧源回路、４はメモリセルである。書込回路はこれら書込制御回路１と反転バッファ２，２’と負電圧源回路３で構成されており、供給電圧が負電圧VNNの負電圧源回路３を使用すること、およびデータ書き込み時のビット線のレベル制御にLOWレベル電圧をGNDレベルから上記VNNレベルに変換するレベル変換型反転バッファ２，２’を適用することが図１１に示したメモリ回路と異なる。

レベル変換型反転バッファ２，２’の回路構成を図２(a)〜(d)に示す。図中、５，５’はインバータである。図２の(a)と(c)については、例えば次の文献のfig,7に開示されている。ただし、この文献ではMOSFETの導電型（PchとNch）が逆になっている。入力端子INのHIGHレベルはVDD、LOWレベルはGNDである。出力端子OUTのHIGHレベルはVDD、LOWレベルはVNN（負電圧）である。図２(c)中のPchMOSFETＱ１２はクランパであり、インバータ５’の出力がLOWレベル（GND）の際に、導通状態のFETＱ９を介して負電圧VNNがGNDへ短絡されることを防止する（文献：N.Shibata,et a1.,“A 2-V 300-MHz 1-Mb current-sensed doub1e-density SRAM for 1ow-power 0.3-μm CMOS/SIMOX ASICs,”IEEE J.So1id-State Circuits,vo1.36,no.10,pp.1524-1537.Oct.2001.）

図２(b)は図２(a)の構成において、図２(d)は図２(c)の構成において、それぞれHIGH出力レベルをクランプするためのNchMOSFETＱ１１をFETＱ８と出力端子OUTの間に付加した構成である。図１２(b)に示した従来例の反転バッファ同様、データ書き込み時のビット線の充放電による消費電力増を低減する効果がある。

以上により、参考例１のメモリ回路によれば、書き込み時にLOW側ビット線の電圧をGNDレベルを超えて負電圧VNNまでオーバドライブするので、メモリセル４内のセル選択FET（Ｑ５もしくはＱ６）のゲート・ソース間電圧Vgsが増強され、その導通抵抗が減少する。それ故、極低電圧でもメモリセルに逆データを書き込むことが可能である。

＜実施例＞
図３に本発明の実施例のメモリ回路の構成を示す。メモリセル４ヘのデータの書き込みを制御する書込制御回路１と、反転バッファ２，２’と、負電圧源回路３’で書込回路を構成している。参考例１とは、一定の負電圧VNNを出力する負電圧源回路３の代わりに、入力端子PINがHIGHレベルの時にのみ負電圧VNNを出力しそれ以外ではGNDレベルを出力するスイッチトキャパシタ型の負電圧源回路３’を使用することが異なる。

図４は代表的なスイッチトキャパシタ型の負電圧源回路３’の構成例である。図４中のインバータ５”の電源はVDDである。初期状態では、入力端子PINはLOWレベルであり、インバータ５”の出力はHIGHレベル（VDDレベル）である。この時、FETＱ１３，Ｑ１５は導通状態、Ｑ１４は非導通状態であり、キャパシタＣ１の充電が行われる（極性は、＋側が高電圧になる向き）。次に、PINをHIGHレベル（VDDレベル）に制御すると、インバータ５”の出力はLOWレベル（GNDレベル）になり、FETＱ１３，Ｑ１５は非導通状態、Ｑ１４は導通状態になる。FETＱ１５が非導通状態になることで、出力端子VNNがフローティング状態になるので、キャパシタＣ１に蓄積された電荷により出力端子VNNに負電圧VNNが現れる。

電源電圧をVDD、出力端子VNNの負荷容量をＣ２（図４中には非表示）、その負荷容量Ｃ２が出力端子VNNに接続される前の初期電圧値をVDDとすると、ビット線等のような容量性の負荷を接続した際の出力電圧VNNは、電荷保存則から以下の式で与えられる。
VNN＝−VDD・（Ｃ１−Ｃ２）/（Ｃ１＋Ｃ２） (1)
出力端子VNNに負電圧を得るには（Ｃ１＞Ｃ２）の関係が必要であり、負荷容量Ｃ２が大きい場合にキャパシタＣ１の占有面積が大きくなる。しかし、負荷容量Ｃ２の初期電圧値をGNDレベルに設定する場合は
VNN＝−VDD・Ｃ１/（Ｃ１＋Ｃ２） (2)
であり、常に負電圧VNNが得られる。すなわち、負荷容量Ｃ２の初期電圧値をGNDレベルに設定する場合は、その初期電圧値をVDDに設定する場合に比べて、キャパシタＣ１の容量値を小さくできる利点がある。

本実施例に関して、レベル変換型反転バッファ２，２’として図２(a)又は(c)の回路構成を使用した場合の書き込み動作波形を図５に示す。IN，OUTはレベル変換型反転バッファ２，２’の入力端子IN、出力端子OUTの電圧である。PIN，VNNは図３中の負電圧源回路３’の入力端子PIN，出力端子VNNの電圧である。図５では、ビット線の寄生容量（Ｃ２に相当）の端子電圧（出力端子OUTの電圧）がGNDレベルなった時点で、入力端子PINをLOWからHIGHレベルに変化させており、(2)式の動作条件を実現している。

以上のよう本実施例でも、参考例１と同様に、書き込み時にLOW側ビット線の電圧をGNDレベルを超えて負電圧VNNまでオーバドライブすることで、メモリセル４内のセル選択FET（Ｑ５もしくはＱ６）のゲート・ソース間電圧Vgsが増強され、その導通抵抗が減少する。それ故、極低電圧でもメモリセルに逆データを書き込むことが可能である。

なお、レベル変換型反転バッファ２，２’として図２(b)又は(d)の構成を実施例２に適用する場合は、図５中の電圧OUTのHIGHレベルの値がVDDから「VDD−Vth」に置き換わるだけであり、動作波形は同様である。

また、クロック等のタイミング信号を利用して書き込み動作に先立ってビット線をブリチャージする方式のＳＲＡＭに関しては、図２(a)〜(d)中のFETＱ８のゲート電極をプリチャージ信号で制御するように変更するだけで、本発明の書込回路を同様に適用可能であり、同等の効果を得る。

＜参考例２＞
図６に参考例２のメモリ回路の構成を示す。この参考例２はHIGHレベルをGNDレベル、LOWレベルを−VDDレベルとする場合のものである。１Ａはメモリセルへのデータの書き込みを制御する書込制御回路、２Ａ，２Ａ’はレベル変換型反転バッファ、３Ａは一定の正電圧VPP（＞GND）を出力する正電圧源回路、４Ａはメモリセルである。ここで、メモリセル４Ａは、フリップフロップ（逆並列接続された一対のインバータ）を構成する一対の負荷用NchMOSFETＱ１’，Ｑ２’と一対の駆動用PchMOSFETＱ３’，Ｑ４’に、セル選択用PchMOSFETＱ５’，Ｑ６’を組み合わせて構成される。フリップフロップの回路節点Ｔ１，Ｔ２は何れか一方がHIGHレベル(GND)、他方がLOWレベル（−VDD)となり、その状態の違いによってメモリセル４Ａは１ビットのデータを記憶する。メモリセル４Ａの選択信号を伝送するワード線/WLは、選択時にはLOWレベル、非選択時にはHIGHレベルに制御される。

図７(a)〜(d)に図６のレベル変換型反転バッファ２Ａ，２Ａ’回路構成を示す。前記した図２(a)〜(d)の構成とは電源の極性とFETの極性が異なっているのみである。

以上により、参考例２のメモリ回路によれば、書き込み時にHIGH側ビット線の電圧をGNDレベルを超えて正電圧VPPまでオーバドライブするので、メモリセル４Ａ内のセル選択FET（Ｑ５’もしくはＱ６’）のゲート・ソース間電圧Vgsが増強され、その導通抵抗が減少する。それ故、極低電圧でもメモリセルに逆データを書き込むことが可能である。

＜参考例３＞
図８に参考例３のメモリ回路の構成を示す。メモリセル４Ａヘのデータの書き込みを制御する書込制御回路１Ａと、反転バッファ２Ａ，２Ａ’と、負電圧源回路３Ａ’で書込回路を構成している。参考例２とは、一定の正電圧VPPを出力する正電圧源回路３Ａの代わりに、入力端子PINがLOWレベル（-VDD）の時にのみ正電圧VPPを出力し、それ以外ではGNDレベルを出力するスイッチトキャパシタ型の負電圧源回路３Ａ’を使用することが異なる。

図９はこのスイッチトキャパシタ型の正電圧源回路３Ａ’の構成例である。図９中のインバータ５”の電源は−VDDである。初期状態では、入力端子PINはGNDレベルであり、インバータ５”の出力はLOWレベル（−VDDレベル）である。この時、FETＱ１３’，Ｑ１５’は導通状態、Ｑ１４’は非導通状態であり、キャパシタＣ１の充電が行われる（極性は、＋側が高電圧になる向き）。次に、PINをLOWレベル（−VDDレベル）に制御すると、インバータ５”の出力はHIGHレベル（GNDレベル）になり、FETＱ１３’，Ｑ１５’は非導通状態、Ｑ１４’は導通状態になる。FETＱ１５’が非導通状態になることで、出力端子VPPがフローティング状態になるので、キャパシタＣ１に蓄積された電荷により出力端子VPPに正電圧VPPが現れる。他は、図４の回路と類似であり、出力端子VPPに接続される負荷容量Ｃ２（図示せず）の初期電圧値をGNDレベルに設定する場合は、その初期電圧値を−VDDに設定する場合に比べて、キャパシタＣ１の容量値を小さくできる利点がある。

参考例３に関して、レベル変換型反転バッファ２Ａ，２Ａ’として図７(a)又は(c)の回路構成を使用した場合の書き込み動作波形を図１０に示す。図５の波形図と比較すると、反転した波形となってる。図１０では、ビット線の寄生容量（Ｃ２に相当）の端子電圧（出力端子OUTの電圧）がGNDレベルなった時点で、入力端子PINをHIGHからLOWレベルに変化させており、初期電圧値を-VDDに設定する場合に比べて、キャパシタＣ１の容量値を小さくできる利点がある。

以上のように参考例３でも、参考例２と同様に、書き込み時にHIGH側ビット線の電圧をGNDレベルを超えて正電圧VPPまでオーバドライブすることで、メモリセル４Ａ内のセル選択FET（Ｑ５’もしくはＱ６’）のゲート・ソース間電圧Vgsが増強され、その導通抵抗が減少する。それ故、極低電圧でもメモリセルに逆データを書き込むことが可能である。

なお、レベル変換型反転バッファ２Ａ，２Ａ’として図７(b)又は(d)の構成を実施例４に適用する場合は、図１０中の電圧OUTのLOWレベルの値が-VDDから「−VDD＋｜Vth｜」に置き換わるだけであり、動作波形は同様である。

また、クロック等のタイミング信号を利用して書き込み動作に先立ってビット線をブリチャージする方式のＳＲＡＭに関しては、図７(a)〜(d)中のFETＱ８’のゲート電極をプリチャージ信号で制御するように変更するだけで、本発明の書込回路を同様に適用可能であり、同等の効果を得る。

参考例１のメモリ回路の回路図である。 (a)〜(d)は図１のメモリ回路のレベル変換型反転バッファの回路図である。本実施例のメモリ回路の回路図である。スイッチトキャパシタ型の負電圧源回路の回路図である。本実施例のメモリ回路の書き込み動作の波形図である。参考例２のメモリ回路の回路図である。 (a)〜(d)は図６のメモリ回路のレベル変換型反転バッファの回路図である。参考例３のメモリ回路の回路図である。スイッチトキャパシタ型の正電圧源回路の回路図である。参考例３のメモリ回路の書き込み動作の波形図である。従来のメモリ回路の回路図である。 (a)，(b)は従来の反転バッファの回路図である。

符号の説明

１，１Ａ：書込制御回路
２，２’，２Ａ，２Ａ’：レベル変換型反転バッファ
３，３’：負電圧源回路
３Ａ，３Ａ’：正電圧源回路
４，４Ａ：メモリセル
５，５’，５”：インバータ

Claims

メモリセルと、該メモリセルに接続され非書込時にHIGHレベルに保持される一対のビット線と、前記メモリセルに接続され非選択時にLOWレベルに保持されるワード線と、前記一対のビット線に接続された書込回路とを具備し、
前記書込回路は、所定のタイミングで負電圧を発生するスイッチトキャパシタ型の負電圧源回路と、該負電圧源回路の発生電圧を入力し、LOWレベルを出力すべきとき前記負電圧源回路で発生した負電圧レベルを前記ビット線に出力するレベル変換型バッファとを具備し、
前記ビット線をHIGHレベルからLOWレベルに変化させるとき、正電圧もしくはその近傍のレベルからGNDレベルを経由して負電圧レベルまでオーバドライブすることを特徴とするメモリ回路。