JP2012069214A - ビット線負電位回路および半導体記憶装置 - Google Patents

Abstract

【課題】ビット線当たりのセル数が異なりビット線容量が変化する場合においても、ビット線の負電位の変動を低減する。
【解決手段】ビット線負電位回路１７は、メモリセル１２への書き込み時にビット線ＢＬ、ＢＬＢのロウ電位を負電位とし、ダミービット線ＤＢＬ、ＤＢＬＢの駆動時のダミービット線ＤＢＬ、ＤＢＬＢの電位に基づいて、ビット線ＢＬ、ＢＬＢを負電位にするタイミングを制御し、ビット線ＢＬ、ＢＬＢの容量およびビット線ＢＬ、ＢＬＢの周辺の寄生容量に基づいて負電位を設定する。
【選択図】 図１

Description

本発明の実施形態はビット線負電位回路および半導体記憶装置に関する。

半導体デバイスの微細化が進むにつれ、トランジスタの特性ばらつきは増加する。ＳＲＡＭではロジック回路よりも小さなトランジスタが使われるため、特性ばらつきはロジック回路よりも大きい。特に電源電圧が低い場合は、特性ばらつきに対してＳＲＡＭの書込みマージンを保つことは困難である。

ＳＲＡＭの書込みマージンを確保するために、書き込み時にビット線のロウ電位を負電位とする方法がある。書き込み時にビット線を負電位とする方法を有効に作用させるには、ビット線の負電位の値とビット線を負電位に切り替えるタイミングを精度よく制御することが求められる。

ビット線の負電位の値が大きくなりすぎると、非選択セルの誤書き込みを引き起こす。ビット線を負電位に切り替えるタイミングが早すぎると、ビット線に十分な負電位を与えることができなくなる。一方、ビット線を負電位に切り替えるタイミングが遅すぎると、書き込み動作にかかる時間が長くなる。

特開２００２−２９８５８６号公報

本発明の一つの実施形態の目的は、ビット線当たりのセル数が異なりビット線容量が変化する場合においても、ビット線の負電位の変動を低減することが可能なビット線負電位回路および半導体記憶装置を提供することである。

実施形態のビット線負電位回路によれば、ビット線容量補償キャパシタと、周辺容量補償キャパシタと、第１の充電回路と、第２の充電回路と、切替回路とが設けられている。ビット線容量補償キャパシタはビット線の容量を補償する。周辺容量補償キャパシタは前記ビット線の周辺容量を補償する。第１の充電回路は前記ビット線の容量に応じた電荷を前記ビット線容量補償キャパシタに充電する。第２の充電回路は所定の電圧に応じた電荷を前記周辺容量補償キャパシタに充電する。切替回路は、前記ビット線がロウ電位に切り替えられた後に、前記ビット線容量補償キャパシタおよび前記周辺容量補償キャパシタの充電電圧に基づいて前記ビット線を駆動する。

図１は、第１実施形態に係る半導体記憶装置の概略構成を示すブロック図である。 図２は、図１の半導体記憶装置に適用されるビット線負電位回路の概略構成を示す回路図である。 図３は、図１の半導体記憶装置に適用されるビット線負電位回路の各部の電圧波形を示すタイミングチャートである。 図４は、図１の半導体記憶装置の書き込み時のビット線負電位回路の各部の電圧波形を示す図である。 図５は、図２のビット線負電位回路にて生成されるビット線電圧とロウ数との関係を示す図である。 図６は、第２実施形態に係る半導体記憶装置に適用されるビット線負電位回路の概略構成を示す回路図である。 図７は、図６の可変容量キャパシタの一例を示す回路図である。 図８は、第３実施形態に係る半導体記憶装置に適用されるビット線負電位回路の概略構成を示す回路図である。

以下、実施形態に係る半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図１において、半導体記憶装置には、メモリセルアレイ１１、ダミーセルアレイ１３、ロウデコーダ１５、カラムセレクタ１６、ビット線負電位回路１７、センスアンプ１８およびダミーライトバッファ１９が設けられている。
ここで、メモリセルアレイ１１には、メモリセル１２がロウ方向およびカラム方向にマトリックス状に配置されている。そして、メモリセルアレイ１１には、メモリセル１２のロウ選択を行うワード線ＷＬがロウごとに設けられるとともに、メモリセル１２のカラム選択を行う一対のビット線ＢＬ、ＢＬＢがカラムごとに設けられている。

ここで、メモリセル１２には、一対の駆動トランジスタＤ１、Ｄ２、一対の負荷トランジスタＬ１、Ｌ２、一対の伝送トランジスタＦ１、Ｆ２が設けられている。なお、負荷トランジスタＬ１、Ｌ２としては、Ｐチャンネル電界効果トランジスタ、駆動トランジスタＤ１、Ｄ２および伝送トランジスタＦ１、Ｆ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。

ここで、駆動トランジスタＤ１と負荷トランジスタＬ１とは互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、駆動トランジスタＤ２と負荷トランジスタＬ２とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。そして、ワード線ＷＬは、伝送トランジスタＦ１、Ｆ２のゲートに接続されている。

また、ビット線ＢＬは、伝送トランジスタＦ１を介して、駆動トランジスタＤ２のゲート、負荷トランジスタＬ２のゲート、駆動トランジスタＤ１のドレインおよび負荷トランジスタＬ１のドレインに接続されている。また、ビット線ＢＬＢは、伝送トランジスタＦ２を介して、駆動トランジスタＤ２のドレイン、負荷トランジスタＬ２のドレイン、駆動トランジスタＤ１のゲートおよび負荷トランジスタＬ１のゲートに接続されている。

また、ビット線ＢＬは、プリチャージトランジスタＭ１を介して電源電位に接続され、ビット線ＢＬＢは、プリチャージトランジスタＭ２を介して電源電位に接続されている。Ｐチャンネル電界効果トランジスタＭ１、Ｍ２のゲートは互いに接続されている。なお、プリチャージトランジスタＭ１、Ｍ２としてはＰチャンネル電界効果トランジスタを用いることができる。

ここで、駆動トランジスタＤ１のドレインと負荷トランジスタＬ１のドレインとの接続点は記憶ノードｎを構成し、駆動トランジスタＤ２のドレインと負荷トランジスタＬ２のドレインとの接続点は記憶ノードｎｂを構成することができる。

ロウデコーダ１５は、ロウアドレスに基づいてメモリセルアレイ１１のロウ選択を行わせるワード線ＷＬを選択することができる。カラムセレクタ１６は、メモリセルアレイ１１のカラム選択を行わせるビット線ＢＬ、ＢＬＢを選択することができる。センスアンプ１８は、メモリセル１２からビット線ＢＬ、ＢＬＢ上に読み出された信号に基づいて、メモリセル１２に記憶されているデータを検知することができる。

ビット線負電位回路１７は、メモリセル１２への書き込み時にビット線ＢＬ、ＢＬＢのロウ電位を負電位とし、ビット線ＢＬ、ＢＬＢの容量およびビット線ＢＬ、ＢＬＢの周辺の寄生容量に基づいて負電位を設定することができる。なお、ビット線負電位回路１７は、ダミービット線ＤＢＬ、ＤＢＬＢの駆動時のダミービット線ＤＢＬ、ＤＢＬＢの電位に基づいて、ビット線ＢＬ、ＢＬＢを負電位にするタイミングを制御することができる。

ダミーセルアレイ１３は、ビット線ＢＬ、ＢＬＢの容量を模擬することができ、ダミービット線ＤＢＬ、ＤＢＬＢおよびダミーセル１４が設けられている。なお、ダミービット線ＤＢＬ、ＤＢＬＢの容量はビット線ＢＬ、ＢＬＢの容量に一致させることができる。

また、ダミービット線ＤＢＬは、プリチャージトランジスタＭ３を介して電源電位に接続され、ダミービット線ＤＢＬＢは、プリチャージトランジスタＭ４を介して電源電位に接続されている。Ｐチャンネル電界効果トランジスタＭ３、Ｍ４のゲートは互いに接続されている。なお、プリチャージトランジスタＭ３、Ｍ４としてはＰチャンネル電界効果トランジスタを用いることができる。

また、ダミーセル１４は、メモリセル１２と同様に構成することができる。ここで、ダミーセル１４は、ダミービット線ＤＢＬ、ＤＢＬＢに接続されるとともに、ワード線ＷＬとは切り離されている。

ダミーライトバッファ１９は、ダミービット線ＤＢＬ、ＤＢＬＢをロウ電位に駆動することができる。ダミービット線ＤＢＬ、ＤＢＬＢをロウ電位に駆動するタイミングは、ビット線ＢＬ、ＢＬＢをロウ電位に駆動するタイミングと一致させることができる。ここで、ビット線負電位回路１７およびダミーライトバッファ１９には、ライトイネーブル信号ｗｅが入力されるとともに、ビット線負電位回路１７には書き込みデータＤが入力される。

そして、選択セルに書き込みを行う場合、プリチャージ信号ＰＣが立ち下がることで、プリチャージトランジスタＭ１〜Ｍ４がオンし、ビット線ＢＬ、ＢＬＢおよびダミービット線ＤＢＬ、ＤＢＬＢが電源電位までプリチャージされる。

また、ロウデコーダ１５において、ロウアドレスＲＡに基づいてワード線ＷＬが選択され、選択ロウのワード線ＷＬの電位が立ち上がることで、選択ロウの伝送トランジスタＦ１、Ｆ２がオンされる。

また、ビット線負電位回路１７において、書き込みデータＤがビット線負電位回路１７に入力されるとともに、ライトイネーブル信号ｗｅが立ち上がることで、書き込みデータＤに応じてビット線ＢＬ、ＢＬＢのいずれか一方がロウ電位に駆動される。

また、ダミーライトバッファ１９において、ライトイネーブル信号ｗｅが立ち上がることで、ビット線ＢＬ、ＢＬＢのいずれか一方がロウ電位に駆動されるのと同じタイミングでダミービット線ＤＢＬ、ＤＢＬＢがロウ電位に駆動される。

そして、ダミービット線ＤＢＬ、ＤＢＬＢの電位は、インバータＶ１にて反転された後、ビット線負電位回路１７に入力される。そして、ビット線負電位回路１７において、ダミービット線ＤＢＬ、ＤＢＬＢの電位が所定値まで下がると、書き込みデータＤに応じてビット線駆動信号ｗｂｌｔ、ｗｂｌｃのいずれか一方が負電位に切り替えられ、ビット線ＢＬ、ＢＬＢのいずれか一方が負電位に駆動される。

ここで、ビット線負電位回路１７は、ビット線ＢＬ、ＢＬＢの容量に基づいて負電位を設定することにより、ビット線ＢＬ、ＢＬＢの容量に変化がある場合においても、ビット線ＢＬ、ＢＬＢの負電位の変動を低減することが可能となる。

図２は、図１の半導体記憶装置に適用されるビット線負電位回路の概略構成を示す回路図である。
図２において、ビット線負電位回路１７には、インバータＶ３、Ｖ４、ＮＯＲ回路Ｎ１〜Ｎ５、Ｐチャンネル電界効果トランジスタＭ１２、Ｎチャンネル電界効果トランジスタＭ１３〜Ｍ２０、ビット線容量補償キャパシタＣ_ｂｓｔおよび周辺容量補償キャパシタＣ_ａｄｄが設けられている。なお、ビット線容量補償キャパシタＣ_ｂｓｔの容量値は、ビット線ＢＬ、ＢＬＢの容量およびビット線ＢＬ、ＢＬＢに印加される負電位の値に基づいて設定することができる。周辺容量補償キャパシタＣ_ａｄｄの容量値は、ビット線ＢＬ、ＢＬＢの周辺回路の寄生容量およびビット線ＢＬ、ＢＬＢに印加される負電位の値に基づいて設定することができる。

また、充電時は周辺容量補償キャパシタＣ_ａｄｄに電源電圧が印加されるため、周辺容量補償キャパシタＣ_ａｄｄを用いない場合に比べてキャパシタの総面積を小さくする効果がある。

また、図１のダミーセルアレイ１３およびダミーライトバッファ１９はモニタ回路２１にて等価的に構成されている。ここで、モニタ回路２１には、インバータＶ１、Ｎチャンネル電界効果トランジスタＭ１１およびダミー容量Ｃｄが設けられている。なお、ダミー容量Ｃｄの値は、例えば、ビット線ＢＬ、ＢＬＢの１対分の容量値に設定することができる。また、例えば、インバータＶ１のしきい値は電源電圧の１／２程度に設定することができる。

ここで、Ｎチャンネル電界効果トランジスタＭ１１のドレインは、ダミー容量Ｃｄに接続されるとともに、インバータＶ１の入力端子に接続されている。Ｎチャンネル電界効果トランジスタＭ１１のソースは接地されている。

ここで、Ｎチャンネル電界効果トランジスタＭ１７、Ｍ１８のドレインは共通に接続され、ビット線駆動信号ｗｂｌｔが出力される。Ｎチャンネル電界効果トランジスタＭ１９、Ｍ２０のドレインは共通に接続され、ビット線駆動信号ｗｂｌｃが出力される。

Ｎチャンネル電界効果トランジスタＭ１７、Ｍ１９のソースは接地され、Ｎチャンネル電界効果トランジスタＭ１８、Ｍ２０のソースはＮチャンネル電界効果トランジスタＭ１４を介して接地されている。なお、Ｎチャンネル電界効果トランジスタＭ１４の駆動力はＮチャンネル電界効果トランジスタＭ１１の駆動力の１／ｎ（ｎは１より大きな値）に設定することができる。この時、Ｎチャンネル電界効果トランジスタＭ１１に流れる電流がｉ＿ｗｂであるとすると、Ｎチャンネル電界効果トランジスタＭ１４に流れる電流はｉ＿ｗｂ／ｎに設定することができる。

また、ＮＯＲ回路Ｎ２、Ｎ４の一方の入力端子には、インバータＶ１の出力端子が接続され、ＮＯＲ回路Ｎ３、Ｎ５の一方の入力端子には、インバータＶ１の出力端子がインバータＶ３を介して接続されている。ＮＯＲ回路Ｎ２、Ｎ３の他方の入力端子には書き込み信号／ｄが入力され、ＮＯＲ回路Ｎ４、Ｎ５の他方の入力端子には書き込み信号ｄが入力される。

なお、書き込み信号ｄは、書き込みデータＤとライトイネーブル信号ｗｅとの否定論理積をとった信号である。書き込み信号／ｄは、書き込みデータＤの反転値とライトイネーブル信号ｗｅとの否定論理積をとった信号である。

また、ＮＯＲ回路Ｎ２の出力端子はＮチャンネル電界効果トランジスタＭ１４のゲートに接続され、ＮＯＲ回路Ｎ３の出力端子はＮチャンネル電界効果トランジスタＭ１８のゲートに接続され、ＮＯＲ回路Ｎ４の出力端子はＮチャンネル電界効果トランジスタＭ１９のゲートに接続され、ＮＯＲ回路Ｎ５の出力端子はＮチャンネル電界効果トランジスタＭ２０のゲートに接続されている。

ＮＯＲ回路Ｎ１の一方の入力端子には、インバータＶ１の出力端子が接続され、ＮＯＲ回路Ｎ１の他方の入力端子には、書き込み制御信号/ｗｃｌｋが入力される。ＮＯＲ回路Ｎ１の出力端子はＮチャンネル電界効果トランジスタＭ１４のゲートに接続されている。

Ｐチャンネル電界効果トランジスタＭ１２のドレインおよびＮチャンネル電界効果トランジスタＭ１３のドレインは、インバータＶ３の出力端子に接続され、Ｐチャンネル電界効果トランジスタＭ１２のソースおよびＮチャンネル電界効果トランジスタＭ１３のソースは、Ｎチャンネル電界効果トランジスタＭ１４のドレインに接続されている。Ｐチャンネル電界効果トランジスタＭ１２のゲートには、インバータＶ４を介して書き込み制御信号/ｗｃｌｋが入力され、Ｎチャンネル電界効果トランジスタＭ１３のゲートには、書き込み制御信号/ｗｃｌｋが入力される。

インバータＶ３の出力端子とＮチャンネル電界効果トランジスタＭ１４のドレインとの間には、ビット線容量補償キャパシタＣ_ｂｓｔが接続されている。周辺容量補償キャパシタＣ_ａｄｄとＮチャンネル電界効果トランジスタＭ１６は互いに直列に接続され、この直列回路はビット線容量補償キャパシタＣ_ｂｓｔに並列に接続されている。Ｎチャンネル電界効果トランジスタＭ１６のゲートはインバータＶ１の出力端子に接続されている。

Ｎチャンネル電界効果トランジスタＭ１５のドレインは、周辺容量補償キャパシタＣ_ａｄｄとＮチャンネル電界効果トランジスタＭ１６との接続点に接続され、Ｎチャンネル電界効果トランジスタＭ１５のソースは接地されている。Ｎチャンネル電界効果トランジスタＭ１５のゲートはインバータＶ３の出力端子に接続されている。

図３は、図１の半導体記憶装置に適用されるビット線負電位回路の各部の電圧波形を示すタイミングチャートである。
図３において、ライトイネーブル信号ｗｅが立ち上がる前（リード時）は、ダミー容量Ｃｄは電源電位までプリチャージされる。そして、ライトイネーブル信号ｗｅが立ち上がると（ライト時）、Ｎチャンネル電界効果トランジスタＭ１１がオンし、ダミー容量Ｃｄの放電が開始される。そして、このダミー容量Ｃｄの電位がインバータＶ１にて反転されることでモニタ信号ｂｅが生成され、ＮＯＲ回路Ｎ１、Ｎ２、Ｎ４の一方の入力端子に入力される。また、モニタ信号ｂｅはインバータＶ３にて反転され、ＮＯＲ回路Ｎ３、Ｎ５の一方の入力端子に入力されるとともに、ビット線容量補償キャパシタＣ_ｂｓｔおよび周辺容量補償キャパシタＣ_ａｄｄの一端に印加される。

そして、ライトイネーブル信号ｗｅが立ち上がった後の初期の段階では、モニタ信号ｂｅがインバータＶ１にて反転されるほどダミー容量Ｃｄの放電が進んでないので、モニタ信号ｂｅはロウレベルを維持する。

このため、ＮＯＲ回路Ｎ２、Ｎ４の出力はハイレベルになり、書き込み信号ｄ、／ｄの値に応じてＮチャンネル電界効果トランジスタＭ１７、Ｍ１９のいずれか一方がオンするとともに、ＮＯＲ回路Ｎ３、Ｎ５の出力はロウレベルになり、Ｎチャンネル電界効果トランジスタＭ１８、Ｍ２０がオフする。

この結果、書き込み信号ｄ、／ｄの値に応じてビット線駆動信号ｗｂｌｔ、ｗｂｌｃのいずれか一方がロウ電位になり、ビット線ＢＬ、ＢＬＢのいずれか一方がロウ電位に駆動される。

また、リード時においては、書き込み制御信号/ｗｃｌｋはハイレベルに維持され、ＮＯＲ回路Ｎ１の出力がロウレベルになることから、Ｎチャンネル電界効果トランジスタＭ１４がオフする。

また、書き込み制御信号/ｗｃｌｋがハイレベルの場合、Ｐチャンネル電界効果トランジスタＭ１２およびＮチャンネル電界効果トランジスタＭ１３がオンし、ビット線容量補償キャパシタＣ_ｂｓｔの両端が短絡される。そして、モニタ信号ｂｅが立ち上がる前はインバータＶ３の出力はハイレベルになるため、書き込み制御信号/ｗｃｌｋがハイレベルの時は内部電位ｖｎが電源電位に維持される。

そして、ライトイネーブル信号ｗｅが立ち上がると、書き込み制御信号/ｗｃｌｋが立ち下がり、Ｐチャンネル電界効果トランジスタＭ１２およびＮチャンネル電界効果トランジスタＭ１３がオフすることから、ビット線容量補償キャパシタＣ_ｂｓｔの両端が切り離される。

また、書き込み制御信号/ｗｃｌｋが立ち下がった後、モニタ信号ｂｅが立ち上がる前は、ＮＯＲ回路Ｎ１の出力がハイレベルになることから、Ｎチャンネル電界効果トランジスタＭ１４がオンする。

そして、Ｎチャンネル電界効果トランジスタＭ１４がオンすると、Ｎチャンネル電界効果トランジスタＭ１４の駆動力に従ってビット線容量補償キャパシタＣ_ｂｓｔが放電され、内部電位ｖｎが徐々に低下する。ここで、Ｎチャンネル電界効果トランジスタＭ１４の駆動力を調整することにより、内部電位ｖｎの低下の傾きを調整することができる。

また、モニタ信号ｂｅが立ち上がる前は、Ｎチャンネル電界効果トランジスタＭ１５がオンするとともに、Ｎチャンネル電界効果トランジスタＭ１６がオフする。このため、内部電位ｖａｄｄは接地電位に維持されるとともに、周辺容量補償キャパシタＣ_ａｄｄの両端間には電源電圧がかかり、周辺容量補償キャパシタＣ_ａｄｄには電源電圧分の電荷が蓄積される。

そして、ダミー容量Ｃｄの放電が進むと、モニタ信号ｂｅがインバータＶ１にて反転され、モニタ信号ｂｅはハイレベルになる。そして、モニタ信号ｂｅがハイレベルになると、ＮＯＲ回路Ｎ１の出力がロウレベルになり、Ｎチャンネル電界効果トランジスタＭ１４がオフする。

このため、Ｎチャンネル電界効果トランジスタＭ１４を介してビット線容量補償キャパシタＣ_ｂｓｔが放電されるのが停止される。また、モニタ信号ｂｅがハイレベルになると、インバータＶ３の出力はロウレベルになり、ビット線容量補償キャパシタＣ_ｂｓｔの一端が接地されることから、ビット線容量補償キャパシタＣ_ｂｓｔの放電量に応じて内部電位ｖｎが負電位になる。

また、モニタ信号ｂｅがハイレベルになると、ＮＯＲ回路Ｎ３、Ｎ５の出力はハイレベルになり、書き込み信号ｄ、／ｄの値に応じてＮチャンネル電界効果トランジスタＭ１８、Ｍ２０のいずれか一方がオンするとともに、ＮＯＲ回路Ｎ２、Ｎ４の出力はロウレベルになり、Ｎチャンネル電界効果トランジスタＭ１７、Ｍ１９がオフする。

この結果、書き込み信号ｄ、／ｄの値に応じてビット線駆動信号ｗｂｌｔ、ｗｂｌｃのいずれか一方が負電位になり、ビット線ＢＬ、ＢＬＢのいずれか一方が負電位に駆動される。

ここで、モニタ信号ｂｅの立ち上がりタイミングはダミー容量Ｃｄの値によって規定され、ダミー容量Ｃｄの値はビット線ＢＬ、ＢＬＢの容量値が模擬されるように構成されている。このため、ビット線ＢＬ、ＢＬＢの容量に変化がある場合においても、ビット線ＢＬ、ＢＬＢの負電位の値と、ビット線ＢＬ、ＢＬＢを負電位に切り替えるタイミングとを精度よく制御することができ、ＳＲＡＭの書込みマージンを向上させることができる。

また、モニタ信号ｂｅが立ち上がると、Ｎチャンネル電界効果トランジスタＭ１５がオフするとともに、Ｎチャンネル電界効果トランジスタＭ１６がオンする。また、インバータＶ３の出力はロウレベルになり、周辺容量補償キャパシタＣ_ａｄｄの一端が接地される。この結果、周辺容量補償キャパシタＣ_ａｄｄの蓄積電荷量に応じて内部電位ｖａｄｄが負電位になるとともに、内部電位ｖａｄｄが内部電位ｖｎに重畳される。

このため、ライト時にビット線容量補償キャパシタＣ_ｂｓｔにて補償されるビット線ＢＬ、ＢＬＢの容量を周辺容量補償キャパシタＣ_ａｄｄにてさらに補償することができ、ビット線ＢＬ、ＢＬＢの負電位の変動を低減することが可能となる。

すなわち、ビット線容量補償キャパシタＣ_ｂｓｔの充電電圧はダミー容量Ｃｄの放電のモニタ結果に基づいて設定されるのに対して、周辺容量補償キャパシタＣ_ａｄｄの充電電圧は電源電圧に基づいて設定される。このため、例えば、ビット線ＢＬ、ＢＬＢの長さが短いために、ビット線容量補償キャパシタＣ_ｂｓｔによる補償効果が低下する場合においても、ビット線ＢＬ、ＢＬＢの周辺の寄生容量による負電位の変動を効果的に補償することができる。

図４は、図１の半導体記憶装置の書き込み時のビット線負電位回路の各部の電圧波形を示す図である。なお、図４の例では、図２のＮチャンネル電界効果トランジスタＭ１９、Ｍ２０がオフの状態で、Ｎチャンネル電界効果トランジスタＭ１７がオンした後にＮチャンネル電界効果トランジスタＭ１８がオンした場合を示した。
図４において、モニタ信号ｂｅが立ち上がる前は、ビット線容量補償キャパシタＣ_ｂｓｔはＮチャンネル電界効果トランジスタＭ１４を介して放電されるため、Ｎチャンネル電界効果トランジスタＭ１４の駆動力に応じて内部電位ｖｎが徐々に低下する。

一方、周辺容量補償キャパシタＣ_ａｄｄの両端間には電源電圧が印加されるため、その電源電圧分だけ周辺容量補償キャパシタＣ_ａｄｄに電荷が蓄積された状態が維持され、内部電位ｖａｄｄが一定に維持される。

そして、モニタ信号ｂｅが立ち上がると、ビット線容量補償キャパシタＣ_ｂｓｔおよび周辺容量補償キャパシタＣ_ａｄｄの一端が接地されるため、その時にビット線容量補償キャパシタＣ_ｂｓｔに蓄積されている電荷に応じて内部電位ｖｎが負電位に移行するとともに、その時に周辺容量補償キャパシタＣ_ａｄｄに蓄積されている電荷に応じて内部電位ｖａｄｄが負電位に移行する。

図５は、図２のビット線負電位回路にて生成されるビット線電圧ＶＢＬとロウ数との関係を示す図である。なお、ロウ数が多くなると、ビット線長が長くなる。また、Ｌ１、Ｌ２はトランジスタのしきい値が大きい場合、Ｌ３、Ｌ４はトランジスタのしきい値が小さい場合を示す。また、Ｌ１、Ｌ３は周辺容量補償キャパシタＣ_ａｄｄがない場合、Ｌ２、Ｌ４は周辺容量補償キャパシタＣ_ａｄｄがある場合を示す。

図５において、Ｌ１〜Ｌ４のいずれにおいても、ビット線ＢＬ、ＢＬＢの長さが短い場合に、ビット線容量補償キャパシタＣ_ｂｓｔによる補償効果が低下し、負電位の絶対値が小さくなる。

ここで、周辺容量補償キャパシタＣ_ａｄｄを付加することにより、ビット線ＢＬ、ＢＬＢの長さが短い場合においても、ビット線容量補償キャパシタＣ_ｂｓｔによる補償効果の低下を抑えることができ、ビット線ＢＬ、ＢＬＢの負電位の変動を抑えることができる。

（第２実施形態）
図６は、第２実施形態に係る半導体記憶装置に適用されるビット線負電位回路の概略構成を示す回路図である。
図６において、このビット線負電位回路には、図２の周辺容量補償キャパシタＣ_ａｄｄの代わりに周辺容量補償キャパシタＣ_ａｄｄ´が設けられている。ここで、周辺容量補償キャパシタＣ_ａｄｄ´は、可変容量キャパシタを用いることができる。

そして、周辺容量補償キャパシタＣ_ａｄｄ´の容量値をプロセス条件に応じて切り替えることにより、プロセスバラツキによる負電位の変動を抑えることができる。なお、周辺容量補償キャパシタＣ_ａｄｄ´の容量値は、例えば、半導体チップ内のヒューズにより設定することができる。ヒューズは、ロット、ウェハあるいはチップごとのプロセス情報に基づいて出荷時にプログラムすることができる。

あるいは、しきい値モニタ回路などのプロセスモニタ回路をヒューズの代わりに半導体チップ内に搭載し、このプロセスモニタ回路の出力に基づいて周辺容量補償キャパシタＣ_ａｄｄ´の容量値を設定するようにしてもよい。

図７は、図６の可変容量キャパシタの一例を示す回路図である。
図７において、周辺容量補償キャパシタＣ_ａｄｄ´には、キャパシタＣ１、Ｃ２、Ｐチャンネル電界効果トランジスタＭ２１、Ｍ２２およびＮチャンネル電界効果トランジスタＭ２３〜Ｍ２５が設けられている。

ここで、Ｐチャンネル電界効果トランジスタＭ２２とＮチャンネル電界効果トランジスタＭ２３は並列接続されることで、トランスファーゲートが構成されている。そして、キャパシタＣ１の一端とキャパシタＣ２の一端とはこのトランスファーゲートを介して互いに接続されている。また、キャパシタＣ１の他端とキャパシタＣ２の他端とはＮチャンネル電界効果トランジスタＭ２５を介して互いに接続されている。キャパシタＣ１の一端はＰチャンネル電界効果トランジスタＭ２１を介して電源電位に接続されている。キャパシタＣ１の他端はＰチャンネル電界効果トランジスタＭ２４を介して接地されている。

Ｐチャンネル電界効果トランジスタＭ２１およびＮチャンネル電界効果トランジスタＭ２３、Ｍ２５のゲートには切替信号ｃｉｄが入力される。Ｐチャンネル電界効果トランジスタＭ２２およびＮチャンネル電界効果トランジスタＭ２４のゲートには切替反転信号／ｃｉｄが入力される。また、キャパシタＣ２の一端は入力電位ｖｉｎに接続され、キャパシタＣ２の他端は内部電位ｖａｄｄに接続される。

そして、切替信号ｃｉｄがハイレベルになると、Ｐチャンネル電界効果トランジスタＭ２２およびＮチャンネル電界効果トランジスタＭ２３、Ｍ２５がオンし、キャパシタＣ１、Ｃ２が互いに並列に接続される。また、切替信号ｃｉｄがハイレベルになると、Ｐチャンネル電界効果トランジスタＭ２１およびＮチャンネル電界効果トランジスタＭ２４がオフし、入力電位ｖｉｎおよび内部電位ｖａｄｄが電源電位および接地電位から切り離される。

一方、切替信号ｃｉｄがロウレベルになると、Ｐチャンネル電界効果トランジスタＭ２２およびＮチャンネル電界効果トランジスタＭ２３、Ｍ２５がオフし、キャパシタＣ１、Ｃ２が互いに切り離される。また、切替信号ｃｉｄがロウレベルになると、Ｐチャンネル電界効果トランジスタＭ２１およびＮチャンネル電界効果トランジスタＭ２４がオンし、キャパシタＣ２の一端および他端が電源電位および接地電位に接続される。このため、キャパシタＣ２が浮遊状態になるのを防止することができ、キャパシタＣ２の電位が不定となって、予期しない電圧が発生するのを防止することができる。

（第３実施形態）
図８は、第３実施形態に係る半導体記憶装置に適用されるビット線負電位回路の概略構成を示す回路図である。
図８において、このビット線負電位回路には、Ｎチャンネル電界効果トランジスタＭ３１が図２の構成に追加されている。ここで、Ｎチャンネル電界効果トランジスタＭ３１のドレインは、周辺容量補償キャパシタＣ_ａｄｄとＮチャンネル電界効果トランジスタＭ３１との接続点に接続されている。Ｎチャンネル電界効果トランジスタＭ３１のゲートおよびソースは接地されている。

ここで、Ｎチャンネル電界効果トランジスタＭ３１は、周辺容量補償キャパシタＣ_ａｄｄに印加される電圧を制限するリミッタ回路として機能することができる。すなわち、内部電位ｖａｄｄの絶対値がしきい値を超えると、Ｎチャンネル電界効果トランジスタＭ３１がオンし、周辺容量補償キャパシタＣ_ａｄｄがＮチャンネル電界効果トランジスタＭ３１を介して放電されるため、内部電位ｖａｄｄのオーバーシュートを抑制することができる。

なお、図８の例では、リミッタ回路としてＮチャンネル電界効果トランジスタＭ３１を別途追加する方法について説明したが、Ｎチャンネル電界効果トランジスタＭ３１を追加することなく、Ｎチャンネル電界効果トランジスタＭ１５をリミッタ回路として用いるようにしてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１１ メモリセルアレイ、１２ メモリセル、１３ ダミーセルアレイ、１４ ダミーセル、１５ ロウデコーダ、１６ カラムセレクタ、１７ ビット線負電位回路、１８ センスアンプ、１９ ダミーライトバッファ、ＷＬ ワード線、ＢＬ、ＢＬＢ ビット線、ＤＢＬ、ＤＢＬＢ ダミービット線、Ｌ１、Ｌ２ 負荷トランジスタ、Ｄ１、Ｄ２ 駆動トランジスタ、Ｆ１、Ｆ２ 伝送トランジスタ、 Ｖ１、Ｖ３、Ｖ４ インバータ、Ｎ１〜Ｎ５ ＮＯＲ回路、Ｃｄ ダミー容量、Ｍ１〜Ｍ４ プリチャージトランジスタ、Ｍ１２、Ｍ２１、Ｍ２２ Ｐチャンネル電界効果トランジスタ、Ｍ１１、Ｍ１３〜Ｍ２０、Ｍ２３〜Ｍ２５、Ｍ３１ Ｎチャンネル電界効果トランジスタ、Ｃ_ｂｓｔ ビット線容量補償キャパシタ、Ｃ_ａｄｄ 周辺容量補償キャパシタ、Ｃ´_ａｄｄ 可変容量キャパシタ、Ｃ１、Ｃ２ キャパシタ、２１ モニタ回路

Claims (8)

1. ビット線の容量を補償するビット線容量補償キャパシタと、
   前記ビット線の周辺容量を補償する周辺容量補償キャパシタと、
   前記ビット線の容量に応じた電荷を前記ビット線容量補償キャパシタに充電する第１の充電回路と、
   所定の電圧に応じた電荷を前記周辺容量補償キャパシタに充電する第２の充電回路と、
   前記ビット線がロウ電位に切り替えられた後に、前記ビット線容量補償キャパシタおよび前記周辺容量補償キャパシタの充電電圧に基づいて前記ビット線を駆動する切替回路とを備えることを特徴とするビット線負電位回路。
2. 前記所定の電圧は電源電圧であることを特徴とする請求項１に記載のビット線負電位回路。
3. 前記周辺容量補償キャパシタは可変容量キャパシタであることを特徴とする請求項１または２に記載のビット線負電位回路。
4. 前記周辺容量補償キャパシタに印加される電圧を制限するリミッタ回路をさらに備えることを特徴とする請求項１から３のいずれか１項に記載のビット線負電位回路。
5. 前記切替回路は、前記周辺容量補償キャパシタの出力端子側に直列に接続された電界効果トランジスタを備えることを特徴とする請求項１から４のいずれか１項に記載のビット線負電位回路。
6. メモリセルがロウ方向およびカラム方向にマトリックス状に配置されたメモリセルアレイと、
   前記メモリセルアレイのロウ選択を行うワード線と、
   ロウアドレスに基づいて前記メモリセルアレイのロウ選択を行わせるワード線を選択するロウデコーダと、
   前記メモリセルアレイのカラム選択を行うビット線と、
   前記メモリセルアレイのカラム選択を行わせるビット線を選択するカラムセレクタと、
   前記メモリセルから前記ビット上に読み出された信号に基づいて、前記メモリセルに記憶されているデータを検知するセンスアンプと、
   前記メモリセルへの書き込み時に前記ビット線のロウ電位を負電位とし、前記ビット線の容量および前記ビット線の周辺の寄生容量に基づいて前記負電位を設定するビット線負電位回路とを備えることを特徴とする半導体記憶装置。
7. 前記ビット線負電位回路は、
   前記ビット線の容量を補償するビット線容量補償キャパシタと、
   前記ビット線の周辺容量を補償する周辺容量補償キャパシタと、
   前記ビット線の容量に応じた電荷を前記ビット線容量補償キャパシタに充電する第１の充電回路と、
   所定の電圧に応じた電荷を前記周辺容量補償キャパシタに充電する第２の充電回路と、
   前記ビット線がロウ電位に切り替えられた後に、前記ビット線容量補償キャパシタおよび前記周辺容量補償キャパシタの充電電圧を前記ビット線に印加する切替回路とを備えることを特徴とする請求項６に記載の半導体記憶装置。
8. 前記ビット線の容量を模擬するダミービット線と、
   前記ダミービット線をロウ電位に駆動するダミーライトバッファとをさらに備え、
   前記ビット線負電位回路は、前記ダミービット線の駆動時の前記ダミービット線の電位に基づいて、前記ビット線を負電位にするタイミングを制御することを特徴とする請求項６または７に記載の半導体記憶装置。

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