JP2009151847A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】ワード線とビット線との交点に配置されたメモリセル100と、ビット線に接続したプリチャージ回路101と、書き込み回路とで構成され、書き込み回路は、ライト制御信号で制御されるカラム選択回路102と、選択されたビット線の電位を第1の電位(例えば0V)に制御するトランジスタQN7と、当該選択されたビット線の電位を第1の電位よりも低い第2の電位(例えば負電位)に制御する容量素子CAPと、電源電圧が高くなった場合に第2の電位をクランプするクランプ回路103Aとで構成する。
【選択図】図1
Description
図1は、本発明の実施形態1に係る半導体記憶装置の構成図である。図1に示す半導体記憶装置は、ドライブトランジスタQN1,QN2、アクセストランジスタQN3,QN4、ロードトランジスタQP1,QP2をそれぞれ備えるメモリセル100、P型MOSトランジスタQP3,QP4をそれぞれ備えるプリチャージ回路101、N型MOSトランジスタQN5,QN6をそれぞれ備えるカラム選択回路102、P型MOSトランジスタQP5,QP6をそれぞれ備えるクランプ回路103A、容量素子CAP、N型MOSトランジスタQN7を備える。
図5は、本発明の実施形態2に係る半導体記憶装置の構成図である。図5に示す半導体記憶装置は、ドライブトランジスタQN1,QN2、アクセストランジスタQN3,QN4、ロードトランジスタQP1,QP2をそれぞれ備えるメモリセル100、P型MOSトランジスタQP3,QP4をそれぞれ備えるプリチャージ回路101、N型MOSトランジスタQN5,QN6をそれぞれ備えるカラム選択回路102、容量素子CAP、N型MOSトランジスタQN7、P型MOSトランジスタQP10とN型MOSトランジスタQN10をそれぞれ備えるインバータ104、N型MOSトランジスタQN11,QN12をそれぞれ備えるクランプ回路105Aで構成される。
図10は、本発明の実施形態3に係る半導体記憶装置の動作を示すタイミングチャート図である。また、図9は、従来の半導体記憶装置の動作を示すタイミングチャート図である。図9に示したタイミングチャート図は、本発明の実施形態1で説明した図1の構成から、クランプ回路103Aを削除した構成の動作に等しい。
図11は、本発明の実施形態4に係る半導体記憶装置の構成図である。図11に示す半導体記憶装置は、ドライブトランジスタQN1,QN2、アクセストランジスタQN3,QN4、ロードトランジスタQP1,QP2をそれぞれ備えるメモリセル100、P型MOSトランジスタQP13とN型MOSトランジスタQN16,QN17をそれぞれ備えるワードドライバ回路106で構成される。更に、WLはワード線、BL、/BLはビット線、/RADはロウアドレス信号、VDDは電源を示す。
図12は、本発明の実施形態5に係る半導体記憶装置の構成図である。図12に示す半導体記憶装置は、ドライブトランジスタQN1,QN2、アクセストランジスタQN3,QN4、ロードトランジスタQP1,QP2をそれぞれ備えるメモリセル100B、P型MOSトランジスタQP14とN型MOSトランジスタQN18をそれぞれ備えるメモリセル電源制御回路107で構成される。更に、WLはワード線、BL、/BLはビット線、WENはライトイネーブル信号、VDDMはメモリセル電源、VDDは電源を示す。
図13は、本発明の実施形態6に係る半導体記憶装置の構成図である。図13に示す半導体記憶装置は、N型MOSトランジスタQN5を備えるカラム選択回路102、P型MOSトランジスタQP15とN型MOSトランジスタQN19をそれぞれ備えるインバータ108、N型MOSトランジスタQN20,QN21をそれぞれ備えるクランプ回路109で構成される。更に、BLはビット線、COUTは容量素子出力ノード、WTはライト制御信号、/WTは反転ライト制御信号、VDDは電源を示す。
図14は、本発明の実施形態7に係る半導体記憶装置の構成図である。図14に示す半導体記憶装置は、N型MOSトランジスタQN22,QN23,QN24,QN25をそれぞれ備えるプリチャージ回路101Bで構成される。更に、BL、/BLはビット線、/PCGはプリチャージ信号、VDDは電源を示す。
101,101B プリチャージ回路
102 カラム選択回路
103A〜D,105A〜D,109 クランプ回路
104,108 インバータ
106 ワードドライバ回路
107 メモリセル電源制御回路
BL,BL1〜2,/BL,/BL1〜2 ビット線
CAP 容量素子
CIN,/CIN 容量素子制御信号
CIN2 容量素子入力ノード
COUT 容量素子出力ノード
F1〜4 ヒューズ素子
PCG,/PCG プリチャージ制御信号
QN1〜2 ドライブトランジスタ
QN3〜4 アクセストランジスタ
QN5〜25 N型MOSトランジスタ
QP1〜2 ロードトランジスタ
QP3〜15 P型MOSトランジスタ
/RAD ロウアドレス信号
VDD 電源
VDDM メモリセル電源
VGN1,VGN2 ゲート制御ノード
WEN ライトイネーブル信号
WL,WL1〜2 ワード線
WT,WT1〜2,/WT1〜2 ライト制御信号
/WT 反転ライト制御信号
Claims (20)
- 複数のワード線と、
複数のビット線と、
前記ワード線と前記ビット線との交点に配置された複数のメモリセルと、
前記ビット線に接続した複数のプリチャージ回路と、
前記ビット線に接続した複数の書き込み回路とを有し、
前記書き込み回路は、
ライト制御信号で制御されるカラム選択回路と、
選択されたビット線の電位を第1の電位に制御する第1の制御回路と、
前記選択されたビット線の電位を前記第1の電位よりも低い第2の電位に制御する第2の制御回路と、
前記第2の電位をクランプするクランプ回路とで構成されたことを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記クランプ回路によって、前記メモリセルと前記プリチャージ回路と前記書き込み回路とを構成する各素子への印加電圧が、前記第2の電位よりも高い第3の電位に制御されることを特徴とする半導体記憶装置。 - 請求項1又は2に記載の半導体記憶装置において、
前記クランプ回路は、前記第2の制御回路の出力に接続して構成されており、
電源電圧が高くなるほど、前記第2の制御回路の出力のLレベルの低下の割合が減少することを特徴とする半導体記憶装置。 - 請求項3記載の半導体記憶装置において、
前記クランプ回路は、ダイオード特性素子を1以上有して構成されていることを特徴とする半導体記憶装置。 - 請求項3記載の半導体記憶装置において、
前記クランプ回路は、前記第2の制御回路の出力と電源端子との間に接続したトランジスタで構成され、
前記トランジスタのゲート電圧を制御することで、前記第2の制御回路の出力電位を制御することを特徴とする半導体記憶装置。 - 請求項4又は5に記載の半導体記憶装置において、
前記クランプ回路を構成する素子に並列に接続したスイッチを1以上有して構成され、前記スイッチの組み合わせによって、前記第2の制御回路の出力電位を調整することを特徴とする半導体記憶装置。 - 請求項3〜6のいずれか1項に記載の半導体記憶装置において、
前記クランプ回路は、前記メモリセルへのデータ書き込み時以外は、その機能を停止することを特徴とする半導体記憶装置。 - 請求項1又は2に記載の半導体記憶装置において、
前記クランプ回路は、前記第2の制御回路の入力に接続して構成されており、
電源電圧が高くなるほど、前記第2の制御回路の入力のHレベルの低下の割合が増加することを特徴とする半導体記憶装置。 - 請求項8記載の半導体記憶装置において、
前記クランプ回路は、ダイオード特性素子を1以上有して構成されていることを特徴とする半導体記憶装置。 - 請求項8記載の半導体記憶装置において、
前記クランプ回路は、前記第2の制御回路の入力と電源端子との間に接続したトランジスタで構成され、
前記トランジスタのゲート電圧を制御することで、前記第2の制御回路の入力電位を制御することを特徴とする半導体記憶装置。 - 請求項9又は10に記載の半導体記憶装置において、
前記クランプ回路を構成する素子に並列に接続したスイッチを1以上有して構成され、前記スイッチの組み合わせによって、前記第2の制御回路の入力電位を調整することを特徴とする半導体記憶装置。 - 請求項8〜11のいずれか1項に記載の半導体記憶装置において、
前記クランプ回路は、前記メモリセルへのデータ書き込み時以外は、その機能を停止することを特徴とする半導体記憶装置。 - 複数のワード線と、
複数のビット線と、
前記ワード線と前記ビット線との交点に配置された複数のメモリセルと、
前記ビット線に接続した複数のプリチャージ回路と、
前記ビット線に接続した複数の書き込み回路とを有し、
前記書き込み回路は、
ライト制御信号で制御されるカラム選択回路と、
選択されたビット線の電位を第1の電位に制御する第1の制御回路と、
前記選択されたビット線の電位を前記第1の電位よりも低い第2の電位に制御する第2の制御回路とで構成され、
前記メモリセルへのデータ書き込み時において、前記選択されたビット線の電位が前記第1の電位となる前に、前記第2の制御回路が駆動されることを特徴とする半導体記憶装置。 - 請求項13記載の半導体記憶装置において、
電源電圧が高いほど、前記ビット線の電位が前記第1の電位よりも高い電位の時に、前記第2の制御回路が駆動されることを特徴とする半導体記憶装置。 - 複数のワード線と、
複数のビット線と、
前記ワード線と前記ビット線との交点に配置された複数のメモリセルと、
前記ビット線に接続した複数のプリチャージ回路と、
前記ビット線に接続した複数の書き込み回路とを有し、
前記書き込み回路は、
ライト制御信号で制御されるカラム選択回路と、
選択されたビット線の電位を第1の電位に制御する第1の制御回路と、
前記選択されたビット線の電位を前記第1の電位よりも低い第2の電位に制御する第2の制御回路とで構成され、
前記メモリセルに印加される電位、或いは、前記カラム選択回路に印加される電位、或いは、前記プリチャージ回路から出力する電位のうちの少なくとも1つが、所定の電位に制御されることを特徴とする半導体記憶装置。 - 請求項15記載の半導体記憶装置において、
前記メモリセルへのデータ書き込み時において、前記メモリセルに印加されるワード線の電位が、電源電圧よりも低いことを特徴とする半導体記憶装置。 - 請求項15記載の半導体記憶装置において、
前記メモリセルへのデータ書き込み時において、前記メモリセルに印加されるメモリセル電源の電位が、電源電圧よりも低いことを特徴とする半導体記憶装置。 - 請求項15記載の半導体記憶装置において、
前記メモリセルへのデータ書き込み時において、前記カラム選択回路に印加されるライト制御信号の電位が、電源電圧よりも低いことを特徴とする半導体記憶装置。 - 請求項15記載の半導体記憶装置において、
前記メモリセルへのデータ書き込み前の前記プリチャージ回路からの出力電位が、電源電圧よりも低いことを特徴とする半導体記憶装置。 - 請求項19記載の半導体記憶装置において、
前記プリチャージ回路を構成するトランジスタのうち、前記ビット線に接続するトランジスタの極性がNチャネル型で構成されていることを特徴とする半導体記憶装置。
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