JP2015122136A - 書込み補助電圧ブーストを使用したメモリ回路 - Google Patents

書込み補助電圧ブーストを使用したメモリ回路 Download PDF

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Abstract

【課題】書込み補助電圧ブーストを使用したメモリ回路を提供する。
【解決手段】ビットセル６のアレイ４からなるメモリ回路２内で、書込みドライバ回路１４が、書込み動作中に通常より低いレベルにブーストされるブースト書込み信号を使用する。列選択トランジスタ１６が、列選択回路１２によって駆動される。列選択信号は、列が非選択であるときは通常より低いレベルに、列が選択されるときは通常より高いレベルにブーストされる。選択チャージポンプ２０、非選択チャージポンプ２２などの電圧ブースト回路は、列選択信号用のこれらのブーストレベルを達成するために、列選択回路１２内で採用される。
【選択図】図１

Description

本発明は、メモリ回路の分野に関する。より詳細には、本発明は、書込み動作を容易にするために書込み補助ブーストを使用したメモリ回路に関する。
ビットセルのアレイ内のビットセルの選択した列に対して書込み動作を実行するために使用する書込み信号を生成するための書込みドライバ回路を含むメモリ回路を設けることが知られている。書き込むべき列は、列選択信号によって制御される列選択トランジスタを使用して選択される。ビットセルのアレイには、グランドレベル（Ｖｓｓ）及びより高いＶｄｄｃレベルで電源レールを介して電力を供給することができる。書込み動作を容易にするために、書込み信号は、アレイをより迅速に貫流して適切なビット線をより低電圧レベルまで放電するように、書込み動作中にグランドレベルより低い電圧レベルまで駆動されうる。
一態様の観点では、本発明は、
ビットセルのアレイと、
複数のビット線のそれぞれが、前記アレイ内でビットセルの列に結合された、複数のビット線と、
列選択信号によって制御される列選択トランジスタそれぞれを通して、前記ビット線のそれぞれに選択的に結合された書込みドライバ回路であって、前記書込みドライバ回路が、前記アレイ内で書込み動作を実行するために、第１の電圧レベルと第２の電圧レベルとの間の電圧範囲外の書込み電圧レベルを書込み信号に供給する、書込みドライバ回路と、
前記第１の電圧レベルの第１の電源レール及び前記第２の電圧レベルの第２の電源レールを介して、電源に結合された列選択回路であって、前記第１の電圧レベルが前記第２の電圧レベルより高い、列選択回路と、からなり、
前記列選択回路が、内部で１つ又は複数のビットセルのターゲット列を選択するように構成され、前記１つ又は複数のビットセルのターゲット列に、前記書込み動作が、
（ｉ）列選択信号に、前記１つ又は複数のターゲット列用の列選択トランジスタそれぞれに対する選択信号レベルを供給するステップであって、前記選択信号レベルにより、前記１つ又は複数のターゲット列用の前記列選択トランジスタそれぞれが低インピーダンス状態にホールドされる、選択信号レベルを供給するステップ、及び
（ｉｉ）列選択信号に、前記１つ又は複数のターゲット列以外の前記アレイ内の１つ又は複数の非選択列用の列選択トランジスタそれぞれに対する非選択信号レベルを供給するステップであって、前記非選択信号レベルにより、前記１つ又は複数の他の列用の前記列選択トランジスタそれぞれが高インピーダンス状態にホールドされる、非選択信号レベルを供給するステップによって、実行されるべきであり、
前記選択信号レベルと前記非選択信号レベルのうち少なくとも１つが、前記第１の電圧レベルと前記第２の電圧レベルとの間の前記電圧範囲外である、メモリ回路を提供する。
ブースト電圧を用いた書込み信号の使用（例えば、グランド電圧レベルより低く駆動した電圧）は、いくつかの方式で書込み動作を補助することができるが、これは、いくつかの潜在する不利な点をもたらすことを、本発明は認識している。特に、ビット線の書込みブーストが低い電位であるため、書込み動作を望まない非選択列用の列選択トランジスタが、不必要にスイッチオンとなり（又は、少なくともより大きく導電／漏電する）、列選択トランジスタのゲート−ソース間電圧がトランジスタのスレショルド電圧レベルの有効部分を超過する又は少なくともそのレベルに至る可能性がある。同様に、選択列の場合、グランド電圧より低いレベルにブーストされる書込み信号は、動作中のエラーを生じる可能性がある方式で、選択されないビットセルの行のパスゲートトランジスタを通して望ましくない漏電、又は少なくとも電力消費の増加を引き起こす可能性がある。本技法は、列選択回路の通常の動作電圧範囲外の電圧に、列選択信号をブーストすることによって、これらの問題に対処する。これらのブースト電圧は、他の供給電圧によって制約されず、メモリ回路内に存在するバルブを有することもできる。非選択列の場合、列選択信号が、それに対する同様の程度までグランドレベルより低くブーストされ、これにより書込み信号がグランドレベルより低くブーストされて、それによって、さもなければ不適切に列選択トランジスタがスイッチオンとなる（又は漏電を引き起こす）かもしれないゲート−ソース間電圧を低減することができる。選択列の場合、選択列内の非選択行内での書込みディスターブの見込みを増大させることになるような方式で、書込み信号をグランドレベルよりさらに低くブーストする必要がないように書込み動作を改善するために、列選択電圧が、列選択回路それ自体によって通常使用される電圧レベルより高くブーストされうる。
書込み電圧レベルは、列選択回路への供給として使用される電圧範囲外にブーストされることが理解されよう。いくつかの実施例では、書込み電圧レベルが、第２の電圧レベルより低い、すなわち列選択回路へのより低い供給電圧レベルより低い。
より低くブーストされる書込み電圧レベルについては、潜在する問題の影響を受けやすい列選択トランジスタは、この目的用にメモリ回路内で従来から使用されるＮＭＯＳトランジスタであり、したがって非選択電圧レベルは第２の電圧レベルより低くなるまでブーストもされる。
こうしたＮＭＯＳ列選択トランジスタのための同様の方式では、選択電圧レベルが、列選択回路によって使用される高い供給電圧レベルである、第１の電圧レベルより高くなるようにブーストされうる。
選択電圧レベルのブースト及び非選択電圧レベルのブーストは、望ましい場合は分離して使用されうることが理解されよう。ただし、いくつかの実施例では、両方の技法を組み合わせて使用されうる。
第１の電圧レベルと第２の電圧レベルとの間の範囲外の選択電圧レベル及び非選択電圧レベルの生成は、列選択回路内の、チャージポンプなどの電圧ブースト回路の使用によって容易になる。
本技法を使用したメモリ回路の例示的実施例が、書込み動作を実行するために、書込み電圧レベルの方へ１つ又は複数のターゲット列用のビット線を放電するように構成される書込みドライバ回路を用いて高い電圧レベルにビット線を事前充電（プリチャージ）するように指示するプリチャージ回路を含むことができる。
いくつかの実施例では、メモリ内のワード線回路が、書込み動作が実行されるべきアレイ内のビットセルのターゲット行を選択するために使用されうる。こうしたワード線回路は、１つ又は複数の対応するビット線にそのビットセルを選択的に結合するように働く、それぞれのビットセル用のパスゲートトランジスタを制御するワード線信号を生成することができる。書込みのブーストの大きさが大きすぎる場合は漏電させることができるパスゲートトランジスタは、ＮＭＯＳトランジスタとすることができる。
ビットセルは、それ自体様々な別個の形をとることができる。いくつかの実施例では、６Ｔビットセル（６トランジスタビットセル）の使用によって高い効率が達成されうる。
別の態様の観点では、本発明は、
データ値を記憶するためのビットセル手段のアレイと、
複数のビット線のそれぞれが、前記アレイ内でビットセル手段の列に結合された、複数のビット線と、
書込み信号を供給するための書込みドライバ手段であって、前記書込みドライバ手段が、列選択信号によって制御される列選択トランジスタそれぞれを通して、前記ビット線のそれぞれに選択的に結合され、前記書込み信号が、前記アレイ内で書込み動作を実行するために第１の電圧レベルと第２の電圧レベルとの間の電圧範囲外の書込み電圧レベルを有する、書込みドライバ手段と、
書込み動作が実行されるべきビットセル手段の１つ又は複数のターゲット列を選択するための列選択手段であって、前記列選択手段が、前記第１の電圧レベルの第１の電源レール及び前記第２の電圧レベルの第２の電源レールを介して電源に結合され、前記第１の電圧レベルが前記第２の電圧レベルより高い、列選択手段と、からなり、
前記書込み動作が、
（ｉ）列選択信号に、前記１つ又は複数のターゲット列用の列選択トランジスタそれぞれに対する選択信号レベルを供給するステップであって、前記選択信号レベルにより、前記１つ又は複数のターゲット列用の前記列選択トランジスタそれぞれが低インピーダンス状態にホールドされる、選択信号レベルを供給するステップ、及び
（ｉｉ）列選択信号に、前記１つ又は複数のターゲット列以外の前記アレイ内の１つ又は複数の非選択列用の列選択トランジスタそれぞれに対する非選択信号レベルを供給するステップであって、前記非選択信号レベルにより、前記１つ又は複数の他の列用の前記列選択トランジスタそれぞれが高インピーダンス状態にホールドされる、非選択信号レベルを供給するステップによって実行され、
前記選択信号レベルと非選択レベルのうち少なくとも１つが、前記第１の電圧レベルと前記第２の電圧レベルとの間の前記電圧範囲外である、メモリ回路を提供する。
さらなる態様の観点では、本発明は、
データ値を記憶するためのビットセルのアレイと、
複数のビット線のそれぞれが、前記アレイ内でビットセルの列に結合された、複数のビット線と、
第１の電圧レベルの第１の電源レール及び第２の電圧レベルの第２の電源レールを介して、電源に結合された列選択回路であって、前記第１の電圧レベルが前記第２の電圧レベルより高い、列選択回路と、からなるメモリ回路を操作する方法において、
前記方法が、
書込み信号に、列選択信号によって制御される列選択トランジスタそれぞれを通して前記ビット線のそれぞれに対する書込み電圧レベルを選択的に供給するステップであって、前記書込み信号が、前記アレイ内で書込み動作を実行するために、前記第１の電圧レベルと前記第２の電圧レベルとの間の電圧範囲外の書込み電圧レベルを有する、書込み電圧レベルを選択的に供給するステップと、
前記列選択回路を用いて内部のビットセルの１つ又は複数のターゲット列を選択するステップと、からなり、
前記ビットセルの１つ又は複数のターゲット列に、書込み動作が、
（ｉ）列選択信号に、前記１つ又は複数のターゲット列用の列選択トランジスタそれぞれに対する選択信号レベルを供給するステップであって、前記選択信号レベルにより、前記１つ又は複数のターゲット列用の前記列選択トランジスタそれぞれが低インピーダンス状態にホールドされる、選択信号レベルを供給するステップ、及び
（ｉｉ）列選択信号に、前記１つ又は複数のターゲット列以外の前記アレイ内の１つ又は複数の非選択列用の列選択トランジスタそれぞれに対する非選択信号レベルを供給するステップであって、前記非選択信号レベルにより、前記１つ又は複数の他の列用の前記列選択トランジスタそれぞれが高インピーダンス状態にホールドされる、非選択信号レベルを供給するステップによって、実行されるべきであり、
前記選択信号レベルと非選択レベルのうち少なくとも１つが、前記第１の電圧レベルと前記第２の電圧レベルとの間の前記電圧範囲外である、方法を提供する。
ここで本発明の実施例について、添付の図面を参照して実例としてのみ説明する。
ブースト書込み信号を利用したメモリ回路を概略的に示す図である。 ビットセルと、書込み動作中にそのビットセルを制御するために使用される別個の電圧とを概略的に示す図である。 書込み動作を概略的に示す流れ図である。
図１に、メモリ回路を組み込んだ集積回路２を概略的に示す。メモリ回路２は、列と行に配列されたビットセル６のアレイ４を含む。プリチャージ回路１０は、ビットセル６の列それぞれに接続されたビット線８をプリチャージ高電圧レベルまで事前充電するように働く。書込み動作を望むとき、列選択回路１２が、書込みドライバ回路１４によって生成される書込み電圧に、ビットセル６の列のうち１つを選択的に結合させる列選択信号ｙｓｅｌ０からｙｓｅｌ３を生成するように働く。列選択信号ｙｓｅｌ０からｙｓｅｌ３は、書込みドライバ回路１４と、ビットセル６のそれぞれの列と関連するビット線８との間に配置された列選択トランジスタ１６へのゲート電圧として供給される。個々のビットセル６は、列選択信号ｙｓｅｌ０からｙｓｅｌ３を用いてそのビットセルを収容する列を選択することによって書き込まれうるが、ワード線回路１８及びワード線信号ＷＬを使用して、書き込まれるべき望ましいビットセルを収容するビットセル６の行を選択してもよい。
列選択信号ｙｓｅｌ０からｙｓｅｌ３は、ビットセルのそのターゲット列用に選択電圧レベルを用いて列選択信号をアサートすることによって列ビットセルのターゲットを選択する。ビットセルの残りの列は、非選択となり、非選択列となるように列選択信号が設定され、非選択電圧レベルとなる。選択電圧レベルにより、列選択トランジスタ１６が低インピーダンス状態（スイッチオン）にホールドされる。非選択電圧レベルにより、列選択トランジスタ１６が高インピーダンス状態（スイッチオフ）にホールドされる。
列選択回路１２は、列選択回路１２それ自体によって使用される供給電圧レベルＶｄｄｐより高い選択電圧レベルで、列選択信号を生成するように働く選択チャージポンプ２０を含む。非選択チャージポンプ２２は、列選択回路１２によって使用されるアレイ４内の非選択列に供給するための、グランド電圧レベルより低い非選択電圧レベルで、列選択信号を生成するように働く。
書込みドライバ回路１４は、書込みドライバ回路１４用の供給の電圧レベルより低い、すなわち書込みドライバ回路１４によって使用される供給のグランドレベルより低い電圧レベルで、書込み信号を生成するためのチャージポンプ２４も含む。
図１の例示的実施例では、書込みドライバ回路１４、列選択回路１２及びワード線回路１８が、第１の電圧レベル（Ｖｄｄｐ）及び第２の電圧レベル（グランド又はＶｓｓ）に関連するレールを有する電源によって全て供給されることが理解されよう。いくつかの実施例では、ワード線回路１８は、その素子のいくつかに給電するための供給電圧Ｖｄｄｃも受け取る。アレイ４に対する電源は、異なる電圧、主にＶｄｄｃ及びグランドを使用する。いくつかの実施例では、グランドが、Ｖｓｓ電圧レベルとすることができることが理解されよう。この例示的実施例では、Ｖｄｄｃのレベルが、Ｖｄｄｐのレベルより高いが、これは、この事例に必須ということではなく、いくつかの実施例では、ＶｄｄｃがＶｄｄｐより低くてもよい。より一般的には、Ｖｄｄｃ及びＶｄｄｐは、それらが供給する回路の要件に一致するように選択される値をとることができる。
図２に、２つのインバータ２６、２８とパスゲートトランジスタ３０、３２として働く２つのＮＭＯＳトランジスタから形成された６Ｔビットセルを備えるビットセル６を概略的に示す。ビット線８は、列選択トランジスタ１６を介して書込みドライバ回路１４に接続される。書込みドライバ回路１４は、書込み動作を実行するときに、どのビット値がビットセル６に書き込まれるべきかということに基づいてビット線のどちらかをローに駆動する。ビット線８の適切な１つをローに駆動させるために、列選択トランジスタ１６は、選択信号レベルで置かれる列選択信号ｙｓｅｌｎによって、高インピーダンス状態から低インピーダンス状態に両方ともスイッチされる。ＮＭＯＳトランジスタが列選択トランジスタとして働く場合では、選択信号レベルが高い信号レベルである。
ビット線８の適切な１つに印加される書込み信号は、通常のグランドレベル（例えば０ｍＶ）より低く、すなわち図２の例示的実施例では−２００ｍＶのレベルになるように、チャージポンプ２４によってブーストされる書込み電圧レベルを有する。この実例では、ビット線ＢＬが、−２００ｍＶまで放電され、ビット線

は、７００ｍＶ又はＶｄｄｐに維持される。異なるビット値が書き込まれている場合は、ビット線

が、放電されることになり、ビット線ＢＬの電圧は、維持されることになる。
この例示的実施例では、Ｖｄｄｐのレベル（制御回路供給電圧）が、７００ｍＶとすることができるが、Ｖｄｄｃのレベル（コア供給電圧）は、８００ｍＶとすることができる。６Ｔビットセル６が、Ｖｄｄｃ電源レベルで供給される。書込みドライバ回路１４、列選択回路１２及びワード線回路１８は、制御回路の全ての部分となり、Ｖｄｄｐレベルの電力を用いて供給される。
列選択回路１２内の選択チャージポンプ２０及び非選択チャージポンプ２２が、ブースト書込み信号レベルに一致するように、約−２００ｍＶのレベルで列選択信号用の非選択信号レベルを生成する。この例示的実施例では、列が選択されるとき、選択チャージポンプ２０が、列選択トランジスタ１６を制御するために約８００ｍＶの列選択信号用の選択信号レベルを生じる。この実例では８００ｍＶの列選択信号が、Ｖｄｄｃと事実上同一であるが、実際にはブースト列選択信号レベルは、Ｖｄｄｃのレベルとのいずれの特定の関係も有する必要はなく、例えば、より低く、より高く又は同一とすることができる。非選択電圧レベルと選択電圧レベルが両方とも、列選択回路それ自体の供給電圧の範囲外すなわちＶｄｄｐからグランド（７００ｍＶから０ｍＶ）となることが理解されよう。
図３は、書込み動作が実行されるときの、図２の回路の動作を示す概略的な流れ図である。ステップ３４で、書込み動作までの処理待ちが実行される。ステップ３６で、列選択回路１２が、アレイ４内のどの１つ又は複数の列が書き込まれるべきかを決定する。ステップ３８で、選択列用に約８００ｍＶのレベルで列選択信号を駆動する。ステップ４０で、非選択列用に−２００ｍＶのレベルで列選択信号を駆動する。次いで、ステップ４２は、約−２００ｍＶのブースト書込み信号を使用して書込み動作を実行する。
ブースト列選択信号の使用は、これを、列が非選択であるときは通常のレベルより低く、また、列が選択されるときは通常のレベルより高く、双方に駆動することが理解されよう。これは書込み性能を改善する。
実例となる本発明の実施例について、添付の図面を参照して本明細書で詳細に説明してきたが、本発明はこれらの細かい実施例に限定されず、種々の変更及び改変が、付属の特許請求の範囲によって定義されるような本発明の範囲及び趣旨から逸脱することなく当業者によって遂行されうることが理解されるべきである。
２ 集積回路、メモリ回路
４ アレイ
６ ビットセル
８ ビット線
１０ プリチャージ回路
１４ 書込みドライバ回路
１６ 列選択トランジスタ
１８ ワード線回路
２０ 選択チャージポンプ
２２ 非選択チャージポンプ

Claims (14)

  1. ビットセルのアレイと、
    複数のビット線のそれぞれが、前記アレイ内でビットセルの列に結合された、複数のビット線と、
    列選択信号によって制御される列選択トランジスタそれぞれを通して前記ビット線のそれぞれに選択的に結合された書込みドライバ回路であって、前記書込みドライバ回路が、前記アレイ内で書込み動作を実行するために、第１の電圧レベルと第２の電圧レベルとの間の電圧範囲外の書込み電圧レベルを書込み信号に供給する、書込みドライバ回路と、
    前記第１の電圧レベルの第１の電源レール及び前記第２の電圧レベルの第２の電源レールを介して、電源に結合された列選択回路であって、前記第１の電圧レベルが前記第２の電圧レベルより高い、列選択回路と、からなり、
    前記列選択回路が、内部で１つ又は複数のビットセルのターゲット列を選択するように構成され、前記１つ又は複数のビットセルのターゲット列に、書込み動作が、
    （ｉ）列選択信号に、前記１つ又は複数のターゲット列用の列選択トランジスタそれぞれに対する選択信号レベルを供給するステップであって、前記選択信号レベルにより、前記１つ又は複数のターゲット列用の前記列選択トランジスタそれぞれが低インピーダンス状態にホールドされる、選択信号レベルを供給するステップ、及び
    （ｉｉ）列選択信号に、前記１つ又は複数のターゲット列以外の前記アレイ内の１つ又は複数の非選択列用の列選択トランジスタそれぞれに対する非選択信号レベルを供給するステップであって、前記非選択信号レベルにより、前記１つ又は複数の他の列用の前記列選択トランジスタそれぞれが高インピーダンス状態にホールドされる、非選択信号レベルを供給するステップによって、実行されるべきであり、
    前記選択信号レベルと前記非選択信号レベルのうち少なくとも１つが、前記第１の電圧レベルと前記第２の電圧レベルとの間の前記電圧範囲外である、メモリ回路。
  2. 前記書込み電圧レベルが前記第２の電圧レベルより低い、請求項１に記載のメモリ回路。
  3. 前記列選択トランジスタがＮＭＯＳトランジスタであり、前記非選択電圧レベルが前記第２の電圧レベルより低い、請求項２に記載のメモリ回路。
  4. 前記列選択トランジスタがＮＭＯＳトランジスタであり、前記選択電圧レベルが前記第１の電圧レベルより高い、請求項２に記載のメモリ回路。
  5. 前記列選択トランジスタがＮＭＯＳトランジスタであり、前記非選択電圧レベルが前記第２の電圧レベルより低く、前記選択電圧レベルが前記第１の電圧レベルより高い、請求項２に記載のメモリ回路。
  6. 前記列選択回路が、前記第１の電圧レベルと前記第２の電圧レベルとの間の前記電圧範囲外の電圧レベルを生成するように構成された電圧ブースト回路を含む、請求項１から５までのいずれかに記載のメモリ回路。
  7. 前記複数のビット線を高い電圧レベルに事前充電するように構成されたプリチャージ回路からなり、前記書込みドライバ回路が、前記書込み動作を実行するために前記書込み電圧レベルの方へ、前記１つ又は複数のターゲット列用の前記ビット線を放電するように構成された、請求項１から６までのいずれかに記載のメモリ回路。
  8. 前記書込み動作が実行されるべき前記アレイ内のビットセルのターゲット行を選択するように構成されたワード線回路からなり、前記ワード線回路が、１つ又は複数の対応するビット線に前記ビットセルを選択的に結合する、それぞれのビットセル内のパスゲートトランジスタを制御するためのワード線信号それぞれを生成するように構成された、請求項１から７までのいずれかに記載のメモリ回路。
  9. 前記書込み電圧レベルが前記第２の電圧レベルより低く、前記パスゲートトランジスタがＮＭＯＳトランジスタである、請求項８に記載のメモリ回路。
  10. 前記ビットセルが６Ｔビットセルである、請求項１から９までのいずれかに記載のメモリ回路。
  11. データ値を記憶するためのビットセル手段のアレイと、
    複数のビット線のそれぞれが、前記アレイ内でビットセル手段の列に結合された、複数のビット線と、
    書込み信号を供給するための書込みドライバ手段であって、前記書込みドライバ手段が、列選択信号によって制御される列選択トランジスタそれぞれを通して、前記ビット線のそれぞれに選択的に結合され、前記書込み信号が、前記アレイ内で書込み動作を実行するために第１の電圧レベルと第２の電圧レベルとの間の電圧範囲外の書込み電圧レベルを有する、書込みドライバ手段と、
    書込み動作が実行されるべきビットセル手段の１つ又は複数のターゲット列を選択するための列選択手段であって、前記列選択手段が、前記第１の電圧レベルの第１の電源レール及び前記第２の電圧レベルの第２の電源レールを介して電源に結合され、前記第１の電圧レベルが前記第２の電圧レベルより高い、列選択手段と、からなり、
    前記書込み動作が、
    （ｉ）列選択信号に、前記１つ又は複数のターゲット列用の列選択トランジスタそれぞれに対する選択信号レベルを供給するステップであって、前記選択信号レベルにより、前記１つ又は複数のターゲット列用の前記列選択トランジスタそれぞれが低インピーダンス状態にホールドされる、選択信号レベルを供給するステップ、及び、
    （ｉｉ）列選択信号に、前記１つ又は複数のターゲット列以外の前記アレイ内の１つ又は複数の非選択列用の列選択トランジスタそれぞれに対する非選択信号レベルを供給するステップであって、前記非選択信号レベルにより、前記１つ又は複数の他の列用の前記列選択トランジスタそれぞれが高インピーダンス状態にホールドされる、非選択信号レベルを供給するステップによって実行され、
    前記選択信号レベルと非選択レベルのうち少なくとも１つが、前記第１の電圧レベルと前記第２の電圧レベルとの間の前記電圧範囲外である、メモリ回路。
  12. データ値を記憶するためのビットセルのアレイと、
    複数のビット線のそれぞれが、前記アレイ内でビットセルの列に結合された複数のビット線と、
    第１の電圧レベルの第１の電源レール及び第２の電圧レベルの第２の電源レールを介して、電源に結合された列選択回路であって、前記第１の電圧レベルが前記第２の電圧レベルより高い、列選択回路と、からなるメモリ回路を操作する方法において、
    前記方法が、
    書込み信号に、列選択信号によって制御される列選択トランジスタそれぞれを通して前記ビット線のそれぞれに対する書込み電圧レベルを選択的に供給するステップであて、前記書込み信号が、前記アレイ内で書込み動作を実行するために、前記第１の電圧レベルと前記第２の電圧レベルとの間の電圧範囲外の書込み電圧レベルを有する、書込み電圧レベルを選択的に供給するステップと、
    前記列選択回路を用いて内部のビットセルの１つ又は複数のターゲット列を選択するステップと、からなり、
    前記ビットセルの１つ又は複数のターゲット列に、書込み動作が、
    （ｉ）列選択信号に、前記１つ又は複数のターゲット列用の列選択トランジスタそれぞれに対する選択信号レベルを供給するステップであって、前記選択信号レベルにより、前記１つ又は複数のターゲット列用の前記列選択トランジスタそれぞれが低インピーダンス状態にホールドされる、選択信号レベルを供給するステップ、及び
    （ｉｉ）列選択信号に、前記１つ又は複数のターゲット列以外の前記アレイ内の１つ又は複数の非選択列用の列選択トランジスタそれぞれに対する非選択信号レベルを供給するステップであって、前記非選択信号レベルにより、前記１つ又は複数の他の列用の前記列選択トランジスタそれぞれが高インピーダンス状態にホールドされる、非選択信号レベルを供給するステップによって、実行されるべきであり、
    前記選択信号レベルと前記非選択レベルのうち少なくとも１つが、前記第１の電圧レベルと前記第２の電圧レベルとの間の前記電圧範囲外である、方法。
  13. 添付の図面を参照して、本明細書で先に実質的に説明されたメモリ回路。
  14. 添付の図面を参照して、本明細書で先に実質的に説明されたメモリ回路を動作させる方法。
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