KR100901851B1 - 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법 - Google Patents

저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법 Download PDF

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Abstract

저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법이 제공된다. 상기 비휘발성 메모리 장치는 비휘발성 메모리 셀과 커플링된 비트 라인, 비트 라인과 커플링된 컬럼 선택 트랜지스터, 및 제1 전압을 사용하여 컬럼 선택 트랜지스터의 게이트를 충전(charge)한 후, 제1 전압보다 큰 제2 전압을 사용하여 컬럼 선택 트랜지스터의 게이트를 충전하는 구동 회로를 포함한다.
승압 전압, 선택 신호, 컬럼 선택 트랜지스터

Description

저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법{Nonvolatile memory device using variable resistive element and operating method thereof}
도 1은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 선택 신호의 파형을 설명하기 위한 도면이다.
도 3a 내지 도 3c는 도 1의 구동 회로를 설명하기 위한 회로도들이다.
도 4는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 6는 도 5의 선택 신호의 파형을 설명하기 위한 도면이다.
도 7는 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 8은 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 9는 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 10는 본 발명의 제5 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 11은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 휴대용 미디어 시스템(portable media system)를 설명하기 위한 개략 블록도이다.
도 12a 및 도 12b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 시뮬레이션 결과이다.
(도면의 주요부분에 대한 부호의 설명)
1~5 : 비휘발성 메모리 장치 10 : 메모리 셀 어레이
20 : 컬럼 선택 회로 30 : 리드/라이트 회로
40 : 구동 회로 50 : 제어 회로
60 : 전압 생성 회로 70 : 전압 입력 패드
본 발명은 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 장치에는 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 가변 저항체의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
여기서, 상변화 메모리 셀을 예를 들어 설명하면, 상변화 물질은 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는데, 결정 상태의 상변화 물질은 저항이 낮고 비정질 상태의 상변화 물질은 저항이 높기 때문에, 결정 상태는 셋(set) 데이터 또는 0데이터로 정의하고 비정질 상태는 리셋(reset) 데이터 또는 1데이터로 정의할 수 있다.
한편, 상변화 메모리 장치를 구동시키기 위해서는 예를 들어, 1.5V, 3V, 4V, 5V 등 서로 다른 전압 레벨을 갖는 다수의 전압들이 필요하다. 따라서, 상변화 메모리 장치는 외부로부터 전원 전압을 인가받아, 내부에서 서로 다른 전압 레벨을 갖는 다수의 구동 전압들을 생성하는 구동 전압 생성부들을 구비하고 있다. 그런데, 특정한 구동 전압 생성부(예를 들어, 승압 전압 생성부)에서 생성된 구동 전압(예를 들어, 승압 전압)을 짧은 시간에 많이 사용하게 되면, 상기 구동 전압의 전압 레벨이 순간적으로 강하할 수 있다. 이러한 경우, 상변화 메모리 장치 내에 상기 구동 전압을 이용하는 회로에서 오동작이 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 오동작을 방지할 수 있는 저항체를 이용한 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 오동작을 방지할 수 있는 저항체를 이용한 비휘발성 메모리 장치의 구동 방법을 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 일 태양은 비휘발성 메모리 셀과 커플링된 비트 라인, 비트 라인과 커플링된 컬럼 선택 트랜지스터, 및 제1 전압을 사용하여 컬럼 선택 트랜지스터의 게이트를 충전(charge)한 후, 제1 전압보다 큰 제2 전압을 사용하여 컬럼 선택 트랜지스터의 게이트를 충전하는 구동 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 다른 태양은 다수의 비트 라인으로서, 각 비트 라인은 적어도 하나의 비휘발성 메모리 셀과 커플링된 다수의 비트 라인, 다수의 비트 라인과 커플링되고, 선택 신호에 응답하여 다수의 비트 라인 중 적어도 하나의 비트 라인을 선택하는 컬럼 선택 회로, 및 컬럼 선택 회로와 커플링되고, 외부에서 제공되는 제1 전압과 내부에서 생성된 제2 전압을 이용하여 선택 신호를 생성하는 구동 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 또 다른 태양은 다수의 비트 라인으로서, 각 비트 라인은 적어도 하나의 비휘발성 메모리 셀과 커플링된 다수의 비트 라인, 다수의 비트 라인과 커플링되고, 선택 신호에 응답하여 다수의 비트 라인 중 적어도 하나의 비트 라인을 선택하는 컬럼 선택 회로, 및 컬럼 선택 회로와 커플링되고, 특정 전압 레벨까지 다단계로 상승하는 선택 신호를 제공하는 구동 회로를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 구동 방법의 일 태양은 비휘발성 메모리 셀과 커플링된 비트 라인과, 비트 라인과 커플링된 컬럼 선택 트랜지스터를 포함하는 비휘발성 메모리 장치를 제공하고, 제1 전압을 사용하여 컬럼 선택 트랜지스터의 게이트를 충전하고, 제1 전압보다 큰 제2 전압을 사용하여 컬럼 선택 트랜지스터의 게이트를 충전하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 본 발명의 실시예들은 상변화 메모리 장치(PRAM: Phase change Random Access Memory)를 이용하여 설명할 것이다. 그러나, 본 발명은 저항성 메모리 장치(RRAM: Resistive RAM), 강유전체 메모리 장치(FRAM: Ferroelectric RAM)과 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 1은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 2는 도 1의 선택 신호(Yi)의 파형을 설명하기 위한 도면이다. 도 3a 내지 도 3c는 도 1의 구동 회로를 설명하기 위한 회로도들이다. 도 4는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 타이밍도이다. 설명의 편의상, 도 4에서는 구동 회로로 도 3a의 회로도를 사용한 경우를 예시하였다.
우선, 도 1을 참조하면, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치(1)는 메모리 셀 어레이(10), 컬럼 선택 회로(20), 리드/라이트 회로(30), 구동 회로(40), 제어 회로(50), 전압 생성 회로(60), 전압 입력 패드(70)을 포함한다.
메모리 셀 어레이(10)는 매트릭스 형태로 배열된 다수의 비휘발성 메모리 셀(MC)을 포함한다. 다수의 비휘발성 메모리 셀(MC)은 각각, 워드 라인(WL0~WLm)과 비트 라인(BL0~BLn) 사이에 커플링되어 있다. 또한, 비휘발성 메모리 셀(MC)은 결정 상태 또는 비정질 상태에 따라 서로 다른 2개의 저항값을 갖는 상변화 물질을 구비하는 가변 저항 소자(RC)와, 가변 저항 소자(RC)에 흐르는 전류를 제어하는 억세스 소자(AC)를 포함할 수 있다. 여기서, 억세스 소자(AC)는 가변 저항 소자(RC)와 직렬로 커플링된 다이오드, 트랜지스터 등일 수 있다. 도면에서는 가변 저항 소 자(RC)로 다이오드를 도시하였다. 또한, 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다.
컬럼 선택 회로(20)는 선택 신호(Yi, i=0~n)에 응답하여 다수의 비트 라인(BL0~BLn) 중에서 적어도 하나의 비트 라인(예를 들어, BL0)을 선택한다. 이러한 컬럼 선택 회로(20)는 다수의 비트 라인(BL0~BLn) 각각과 커플링된 다수의 컬럼 선택 트랜지스터를 포함한다.
구동 회로(40)는 컬럼 선택 회로(20)와 커플링되고, 상기 선택 신호(Yi)를 컬럼 선택 회로(20)에 제공한다.
특히, 본 발명의 제1 실시예에서, 선택 신호(Yi)는 특정 레벨까지 다단계로 상승한다. 예를 들어, 도 2에 도시된 것 같이, 선택 신호(Yi)는 제1 전압(예를 들어, VCC) 레벨까지 상승한 후, 이어서 제1 전압(VCC)보다 높은 레벨을 갖는 제2 전압(예를 들어, VPP1) 레벨까지 상승하게 된다. 달리 표현하면, 구동 회로(40)는 제1 전압(VCC)을 사용하여 컬럼 선택 트랜지스터의 게이트를 충전(charge)한 후 제1 전압(VCC)보다 큰 제2 전압(VPP1)을 사용하여 컬럼 선택 트랜지스터의 게이트를 충전하게 된다. 본 발명의 제1 실시예에서, 제1 전압으로 외부 전원 전압(VCC)을 예로 들고, 제2 전압으로 승압 전압(VPP1)을 예로 들었지만, 이에 한정되는 것은 아 니다. 또한, 도 2에서는 2단계로 상승하는 것을 예로 들었으나, 이에 한정되는 것은 아니다. 즉, 3단계 이상을 통해서 상승할 수도 있다.
이와 같이 선택 신호(Yi)가 다단계로 상승하게 되면, 선택 신호(Yi)가 한번에 높은 전압 레벨(예를 들어, 승압 전압 레벨)까지 상승함으로써 상변화 메모리 장치가 받을 수 있는 스트레스를 줄일 수 있다.
특히, 본 발명의 제1 실시예에서, 구동 회로(40)는 장치 외부로부터 제공된 제1 전압(VCC)과 장치 내부에서 생성된 제2 전압(VPP1)을 이용하여 선택 신호(Yi)를 생성하게 된다. 구체적으로, 도 1에 도시된 바와 같이, 구동 회로(40)는 전압 입력 패드(70)를 통해서 장치 외부로부터 제1 전압(VCC)을 제공받고, 장치 내부에 배치된 전압 생성 회로(60)로부터 제2 전압(VPP1)을 제공받고, 제어 회로(50)로부터 제공된 제1 및 제2 제어 신호(PY1i, PY2i)에 응답하여, 다단계로 상승하는 선택 신호(Yi)를 생성한다.
이와 같이 선택 신호(Yi)를 생성할 때 장치 내부에서 생성된 전압만을 이용하여 생성하지 않고, 장치 외부로부터 제공된 전압과 장치 내부에서 생성된 전압 모두를 사용하게 되면, 장치 내부의 전압 생성 회로(60)에서 생성된 제2 전압(VPP1)을 짧은 시간에 많이 사용하게 됨으로써 제2 전압(VPP1) 레벨이 순간적으로 강하하는 현상을 방지할 수 있다. 따라서, 비휘발성 메모리 장치(1) 내에서, 제2 전압(VPP1)을 이용하는 회로들(주로, 코어 영역에 있는 회로들)의 오동작을 방지할 수 있다. 따라서, 비휘발성 메모리 장치(1)의 동작 신뢰성을 향상시킬 수 있다.
본 발명의 제1 실시예에서는 선택 신호(Yi)를 생성할 때 장치 외부로부터 제 공된 전압과 장치 내부에서 생성된 전압을 사용하는 것을 예로 들었으나, 본 발명이 이에 한정되는 것은 아니다. 즉, 선택 신호(Yi)를 생성할 때 사용하는 전압들을 다수 개 사용하여, 사용되는 전압들을 생성하는 전압 생성부 각각의 로드(load)를 줄일 수 있다면, 장치 내부에서 생성되는 다수의 전압을 사용하여 선택 신호(Yi)를 생성해도 무방하다.
여기서, 도 3a 내지 도 3c를 참조하여, 구동 회로(40a, 40b)의 예시적 회로를 설명한다.
우선, 도 3a에 도시된 바와 같이, 구동 회로(40a)는 제1 제어 신호(PY1i)에 응답하여 제1 전압(VCC)을 제공하는 제1 서브 구동부(42a)와, 제2 제어 신호(PY2i)에 응답하여 제2 전압(VPP1)을 제공하는 제2 서브 구동부(44a)를 포함한다.
구체적으로, 제1 서브 구동부(42a)는 제1 전압(VCC)과 출력 노드(N1) 사이에 커플링된 PMOS 트랜지스터(MP1)과, 출력 노드(N1)과 접지 전압 사이에 직렬로 커플링된 NMOS 트랜지스터들(MN1, MN2)를 포함한다. PMOS 트랜지스터(MP1), NMOS 트랜지스터(MN1)의 게이트에는 제1 제어 신호(PY1i)가 입력되고, NMOS 트랜지스터(MN2)의 게이트에는 제2 제어 신호(PY2i)가 입력된다. 제2 서브 구동부(44a)는 제2 전압(VPP1)과 출력 노드(N1) 사이에 커플링되고 게이트에는 제2 제어 신호(PY2i)가 입력되는 PMOS 트랜지스터(MP2)를 포함한다.
이어서, 도 3b에 도시된 바와 같이, 구동 회로(40b)는 제1 제어 신호(PY1i)에 응답하여 제1 전압(VCC)을 제공하는 제1 서브 구동부(42b)와, 제2 제어 신호(PY2i)에 응답하여 제2 전압(VPP1)을 제공하는 제2 서브 구동부(44b)와, 출력 노 드(N2)를 풀다운시키는 풀다운부(46)을 포함한다. 도 3b에 도시된 구동 회로(40b)는 도 3a에 도시된 구동 회로(40a)에 비해 NMOS 트랜지스터의 개수를 줄일 수 있는 반면, 제어 신호의 개수는 증가하게 된다.
구체적으로, 제1 서브 구동부(42b)는 제1 전압(VCC)과 출력 노드(N2) 사이에 커플링되고, 게이트로 제1 제어 신호(PY1i)가 입력되는 PMOS 트랜지스터(MP1)를 포함하고, 제2 서브 구동부(44b)는 제2 전압(VPP1)과 출력 노드(N2) 사이에 커플링되고, 게이트로 제2 제어 신호(PY2i)가 입력되는 NMOS 트랜지스터(MN4)를 포함하고, 풀다운부는 출력 노드(N2)와 접지 전압 사이에 커플링되고 게이트에는 제3 제어 신호(DW)가 입력되는 NMOS 트랜지스터(MN3)를 포함한다. 여기서, 제2 제어 신호(PY2i)는 접지 전압과 제2 전압(VPP1) 사이를 스윙하는 신호일 수 있다.
이어서, 도 3c에 도시된 구동 회로(40c)가, 도 3b에 도시된 구동 회로(40b)와 다른 점은, 제2 서브 구동부(44c)가 PMOS 트랜지스터(MP2)로 구성된다는 점이다.
여기서, 도 1, 도 3a, 도 4를 참조하여, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치(1)의 동작을 설명한다. 설명의 편의상, 도 4에서는 구동 회로로 도 3a의 회로도를 사용한 경우를 예시하였다.
시간 t1에서, 제1 제어 신호(PY1i)는 로우 레벨이 된다. 따라서, 제1 서브 구동부(42a)의 PMOS 트랜지스터(MP1)가 턴온되어, 선택 신호(Yi)는 제1 전압(VCC) 레벨까지 상승한다. 즉, 제1 서브 구동부(42a)는 컬럼 선택 트랜지스터의 게이트를 제1 전압(VCC)을 이용하여 충전시킨다.
시간 t2에서, 제1 제어 신호(PY1i)는 하이 레벨이 되고, 제2 제어 신호(PY2i)는 로우 레벨이 된다. 따라서, 제1 서브 구동부(42a)의 PMOS 트랜지스터(MP1)는 턴오프되고, 제2 서브 구동부(44a)의 PMOS 트랜지스터(MP2)는 턴온된다. 여기서, NMOS 트랜지스터(MN1)은 턴온되나, NMOS 트랜지스터(MN2)는 턴오프되어 있는 상태이므로 출력 노드(N1)의 전압 레벨이 떨어지지 않는다. 따라서, 선택 신호(Yi)는 제2 전압(VPP1) 레벨까지 상승한다. 제2 서브 구동부(42b)는 컬럼 선택 트랜지스터의 게이트를 제2 전압(VPP1)을 이용하여 충전시켜, 컬럼 선택 트랜지스터를 완전히 턴온시킨다.
시간 t3에서, 리드/라이트 회로(30)는 데이터 라인(DL)을 통해서 비휘발성 메모리 장치(1)의 동작에 맞는 적절한 전류를 제공한다. 예를 들어, 리드 동작시에는 리드 전류를 의미하고, 라이트 동작시에는 셋 펄스 또는 리셋 펄스와 같은 라이트 전류를 제공한다.
시간 t4에서, 다수의 워드 라인(WL0~WLm) 중 하나의 워드 라인(WLi)이 선택된다. 따라서, 리드/라이트 회로(30)가 제공한 전류는 데이터 라인(DL), 컬럼 선택 트랜지스터, 비트 라인(BLi), 선택된 메모리 셀(MC)을 거쳐서, 워드 라인(WLi)으로 빠져 나간다.
시간 t5에서, 제2 제어 신호(PY2i)는 하이 레벨이 된다.
도 5는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 6는 도 5의 선택 신호(Yi)의 파형을 설명하기 위한 도면이다.
도 5 및 도 6을 참조하면, 본 발명의 제2 실시예에 따른 비휘발성 메모리 장 치(2)는, 구동 회로(41)가 3단계로 상승하는 선택 신호(Yi)를 제공한다. 구체적으로, 구동 회로(41)는 전압 입력 패드(70)를 통해서 장치 외부로부터 제1 전압(VCC)을 제공받고, 장치 내부에 배치된 전압 생성 회로(60, 62)로부터 제2 전압(VPP1), 제3 전압(VPP2)을 제공받고, 제어 회로(50)로부터 제공된 제1 내지 제3 제어 신호(PY1i, PY2i, PY3i)에 응답하여, 다단계로 상승하는 선택 신호(Yi)를 생성할 수 있다. 따라서, 구동 회로(41)는 제1 전압(VCC)을 사용하여 컬럼 선택 트랜지스터의 게이트를 충전(charge)한 후, 제1 전압(VCC)보다 큰 제2 전압(VPP1)을 사용하여 컬럼 선택 트랜지스터의 게이트를 충전하고, 그 후에 제2 전압(VPP1)보다 큰 제3 전압(VPP2)을 사용하여 컬럼 선택 트랜지스터의 게이트를 충전한다.
도 7는 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 8은 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 타이밍도이다. 도 7에서는 설명의 편의를 위해서, 로컬 비트 라인(LBL0)과 관련된 부분을 자세히 도시하고, 나머지 부분은 생략하였다.
우선 도 7을 참조하면, 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치(3)는 계층적 비트 라인 구조(hierarchical bitline structure)를 갖는다. 이러한 계층적 비트 라인 구조는 대용량화, 고집적화되는 비휘발성 메모리 장치에 적절한 구조이다. 구체적으로 설명하면, 비트 라인은 로컬 비트 라인(LBL0)과 글로벌 비트 라인(GBL0)으로 구분할 수 있고, 로컬 비트 라인(LBL0)은 다수의 비휘발성 메모리 셀과 커플링되어 있다.
제1 컬럼 선택 트랜지스터(CS0)는 로컬 비트 라인(LBL0)과 글로벌 비트 라 인(GBL0) 사이에 커플링되고 로컬 선택 신호(LY0)를 게이트로 인가받는다. 제2 컬럼 선택 트랜지스터(CS1)는 리드 회로(31)와 커플링된 제1 데이터 라인(RDL)과 글로벌 비트 라인(GBL0) 사이에 커플링되고 제1 글로벌 선택 신호(RGY0)를 게이트로 인가받는다. 제3 컬럼 선택 트랜지스터(CS2)는 라이트 회로(32)와 커플링된 제2 데이터 라인(WDL)과 글로벌 비트 라인(GBL0) 사이에 커플링되고 제2 글로벌 선택 신호(WGY0)를 게이트로 인가받는다.
본 발명의 제3 실시예에 따른 비휘발성 메모리 장치(3)에서 사용되는 로컬 선택 신호(LY0), 제1 및 제2 글로벌 선택 신호(RGY0, WGY0)는 특정 레벨(예를 들어, 승압 전압 레벨)까지 다단계로 상승한다.
구체적으로, 제1 내지 제3 구동 회로(140, 142, 144)는 각각 제1 내지 제3 컬럼 선택 트랜지스터(CS0, CS1, CS2)와 커플링되고, 예를 들어, 도 3a에 도시된 회로도와 유사하게 구성될 수 있다. 즉, 제1 구동 회로(140)는 제어 신호(PLY00, PLY01)에 응답하여, 제1 컬럼 선택 트랜지스터(CS0)의 게이트를 제1 전압(VCC)을 사용하여 충전한 후 제2 전압(VPP1)을 사용하여 충전할 수 있다. 제2 구동 회로(142)는 제어 신호(PRGY00, PRGY01)에 응답하여, 제2 컬럼 선택 트랜지스터(CS1)의 게이트를 제1 전압(VCC)을 사용하여 충전한 후 제2 전압(VPP1)을 사용하여 충전할 수 있다. 제3 구동 회로(144)는 제어 신호(PWGY00, PWGY01)에 응답하여, 제3 컬럼 선택 트랜지스터(CS2)의 게이트를 제1 전압(VCC)을 사용하여 충전한 후 제2 전압(VPP1)을 사용하여 충전할 수 있다.
여기서, 도 7 및 도 8을 참조하여 본 발명의 제3 실시예에 따른 비휘발성 메 모리 장치(3)의 동작을 설명한다. 여기서는 리드 동작이 이루어지는 경우를 예를 들어 설명한다.
시간 t1에서, 제어 신호(PLY00, PRGY00)는 로우 레벨이 된다. 따라서, 로컬 선택 신호(LY0), 제1 글로벌 선택 신호(RGY0)는 제1 전압(VCC) 레벨까지 상승한다. 제어 신호(PWGY00, PWGY01)는 하이 레벨을 유지하기 때문에, 제2 글로벌 선택 신호(WGY0)는 로우 레벨을 유지한다.
시간 t2에서, 제어 신호(PLY00, PRGY00)는 하이 레벨이 되고, 제어 신호(PLY01, PRGY01)는 로우 레벨이 된다. 따라서, 로컬 선택 신호(LY0), 제1 글로벌 선택 신호(RGY0)는 제2 전압(VPP) 레벨까지 상승한다. 제어 신호(PWGY00, PWGY01)는 하이 레벨을 유지하기 때문에, 제2 글로벌 선택 신호(WGY0)는 로우 레벨을 유지한다.
시간 t3에서, 리드 회로(31)는 제1 데이터 라인(RDL)을 통해서 리드 전류를 제공한다.
시간 t4에서, 다수의 워드 라인(WL0~WLm) 중 하나의 워드 라인(WLi)이 선택된다. 따라서, 리드 회로(31)가 제공한 전류는 제1 데이터 라인(RDL), 제2 컬럼 선택 트랜지스터(CS1), 글로벌 비트 라인(GBL0), 제1 컬럼 선택 트랜지스터(CS0), 로컬 비트 라인(LBL0), 선택된 메모리 셀(MC)을 거쳐서, 워드 라인(WLi)으로 빠져 나간다.
시간 t5에서, 제어 신호(PLY01, PRGY01)는 하이 레벨이 된다.
도 9는 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 10는 본 발명의 제5 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
우선, 도 9를 참조하면, 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치(4)에서 사용되는 로컬 선택 신호(LY0)은 특정 레벨까지 다단계로 상승하고, 제1 및 제2 글로벌 선택 신호(RGY0, WGY0)는 특정 레벨까지 한번에 상승한다. 도 10을 참조하면, 본 발명의 제5 실시예에 따른 비휘발성 메모리 장치(5)에서 사용되는 제1 및 제2 글로벌 선택 신호(RGY0, WGY0)은 특정 레벨까지 다단계로 상승하고, 로컬 선택 신호(LY0)는 특정 레벨까지 한번에 상승한다.
도면으로 따로 설명하지는 않았으나, 로컬 선택 신호(LY0), 제1 글로벌 선택 신호(RGY0)는 특정 레벨까지 다단계로 상승하고, 제2 글로벌 선택 신호(WGY0)는 한번에 상승할 수도 있다. 또는, 로컬 선택 신호(LY0), 제2 글로벌 선택 신호(WGY0)는 특정 레벨까지 다단계로 상승하고, 제1 글로벌 선택 신호(RGY0)는 한번에 상승할 수도 있다.
도 11은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 휴대용 미디어 시스템(portable media system)를 설명하기 위한 개략 블록도이다. 본 발명의 일 실시예에서는 휴대용 미디어 시스템으로 휴대 전화기를 예로 들었으나, 이에 제한되지 않는다. 즉, 양방향 라디오 커뮤니케이션 시스템(two-way communication system), 일방향 페이저(one way pager), 양방향 페이저(two-way pager), 개인용 커뮤니케이션 시스템(personal communication system), 휴대용 컴퓨터(portable computer), 개인 정보 관리기(PDA; Personal Data Assistance), MP3(MPEG audio layer-3) 플레이어, 디지털 카메라(digital camera) 등의 다른 시스템에도 적용될 수 있음은 자명하다.
도 11을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 휴대용 미디어 시스템(200)은 컨트롤러(controller; 210), 메모리(220), 입출력 장치(I/O device; 230), 트랜시버(transceiver; 240) 등을 포함한다.
컨트롤러(210)는 예를 들어, 마이크로프로세서(microprocessors), 디지털 시그널 프로세서(digital signal processors), 마이크로컨트롤러(microcontrollers) 등이 될 수 있다.
메모리(220)는 휴대용 미디어 시스템(200)에 전달되거나, 외부로 전달하기 위한 메시지(message)를 저장한다. 즉, 메모리(220)는 휴대용 미디어 시스템(200)이 동작하는 동안 컨트롤러(210)에 의해 수행되는 명령을 저장하거나, 데이터를 저장하는 역할을 한다. 메모리(220)는 하나 이상의 서로 다른 종류의 메모리로 구성된다. 예를 들어, 메모리(220)는 휘발성 메모리 장치, 비휘발성 메모리 장치를 사용할 수 있다. 여기서, 비휘발성 메모리 장치는 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용될 수 있다.
입출력 장치(230)는 사용자의 조작에 의해 메시지가 생성한다. 입출력 장치(230)는 키패드(keypad), 모니터 등을 포함할 수 있다.
휴대용 미디어 시스템(200)은 안테나(미도시)와 연결된 트랜시버(240)를 통해서 무선 통신 방법으로 메시지를 전달하거나, 전달받을 수 있다. 여기서, 휴대용 미디어 시스템(200)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North 20 American Digital Cellular), TDMA(Time Division Multiple Access), ETDMA(Extended TDMA), 3세대 WCDMA(Wideband CDMA), CDMA-2000 등의 프로토콜(protocol)을 이용하여 메시지를 전달하거나, 전달받을 수 있다.
본 발명에 관한 보다 상세한 내용은 다음의 구체적인 시뮬레이션들을 통하여 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다.
<시뮬레이션>
계층적 비트 라인 구조를 갖는 비휘발성 메모리 장치의 리드 동작에서, 로컬 비트 라인과 글로벌 비트 라인 사이에 형성된 제1 컬럼 선택 트랜지스터에 제공되는 로컬 선택 신호와, 리드 회로와 커플링된 글로벌 비트 라인과 제1 데이터 라인 사이에 형성된 제2 컬럼 선택 트랜지스터에 제공되는 제1 글로벌 선택 신호를 제2 전압(VPP1) 레벨까지 한번에 상승시킬 때 사용되는 전류 사용량을 HSPICE를 이용하여 시뮬레이션하였다. 그 결과를 도 12a에 도시하였다.
계층적 비트 라인 구조를 갖는 비휘발성 메모리 장치의 리드 동작에서, 로컬 비트 라인과 글로벌 비트 라인 사이에 형성된 제1 컬럼 선택 트랜지스터에 제공되는 로컬 선택 신호와, 리드 회로와 커플링된 글로벌 비트 라인과 제1 데이터 라인 사이에 형성된 제2 컬럼 선택 트랜지스터에 제공되는 제1 글로벌 선택 신호를 제1 전압(VCC) 레벨까지 상승시키고 이어서 제2 전압(VPP1) 레벨까지 상승시킨 경우, 이 때 사용되는 전류 사용량을 HSPICE를 이용하여 시뮬레이션하였다. 그 결과를 도 12b에 도시하였다.
도 12a 및 도 12b를 참조하면, x축은 시간을 나타내고 y축은 전류를 나타낸다. 제2 전압(VPP1)까지 한번에 상승시킨 경우의 전류 사용량(A)은 제1 전압(VCC)레벨까지 상승시키고 이어서 제2 전압(VPP1) 레벨까지 상승시킨 경우의 전류 사용량(B)이 훨씬 작음을 알 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 비휘발성 메모리 장치 및 그 구동 방법은, 선택 신호를 생성할 때 장치 내부에서 생성된 전압만을 이용하여 생성하지 않고, 장치 외부로부터 제공된 전압과 장치 내부에서 생성된 전압 모두를 사용하기 때문에, 장치 내부의 전압 생성 회로에서 생성된 제2 전압을 짧은 시간에 많이 사용하게 됨으로써 제2 전압 레벨이 순간적으로 강하하는 현상을 방지할 수 있다. 따라서, 비휘발성 메모리 장치 내에서, 제2 전압을 이용하는 회로들(주로, 코어 영역에 있는 회로들)의 오동작을 방지할 수 있다. 따라서, 비휘발성 메모리 장치의 동작 신뢰성을 향상시킬 수 있다. 또한, 선택 신호가 다단계로 상승하게 되면, 선택 신호가 한번에 높은 전압 레벨(예를 들어, 승압 전압 레벨)까지 상승함으로써 상변화 메모리 장치에 미 치게 되는 스트레스를 줄일 수 있다.

Claims (20)

  1. 비휘발성 메모리 셀과 커플링된 비트 라인;
    상기 비트 라인과 커플링된 컬럼 선택 트랜지스터; 및
    제1 전압을 사용하여 상기 컬럼 선택 트랜지스터의 게이트를 충전(charge)한 후, 상기 제1 전압보다 큰 제2 전압을 사용하여 상기 컬럼 선택 트랜지스터의 게이트를 충전하는 구동 회로를 포함하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 제1 전압은 외부 전원 전압이고, 상기 제2 전압은 승압 전압인 비휘발성 메모리 장치.
  3. 제 1항에 있어서,
    상기 구동 회로는 상기 제2 전압을 사용하여 상기 컬럼 선택 트랜지스터의 게이트를 충전한 후, 상기 제2 전압보다 큰 제3 전압을 사용하여 상기 컬럼 선택 트랜지스터의 게이트를 충전하는 비휘발성 메모리 장치.
  4. 제 1항에 있어서,
    상기 구동 회로는 제1 제어 신호에 응답하여 상기 제1 전압을 제공하는 제1 서브 구동부와, 제2 제어 신호에 응답하여 상기 제2 전압을 제공하는 제2 서브 구 동부를 포함하는 비휘발성 메모리 장치.
  5. 제 4항에 있어서,
    상기 구동 회로와 커플링되고 상기 제1 및 제2 제어 신호를 제공하는 제어 회로와,
    상기 구동 회로와 커플링되고 상기 제2 전압을 생성하는 전압 생성부를 더 포함하는 비휘발성 메모리 장치.
  6. 제 1항에 있어서,
    상기 비트 라인은 로컬 비트 라인과 글로벌 비트 라인을 포함하고,
    상기 컬럼 선택 트랜지스터는 상기 로컬 비트 라인과 상기 글로벌 비트 라인 사이에 커플링된 제1 컬럼 선택 트랜지스터와, 상기 글로벌 비트 라인과 데이터 라인 사이에 커플링된 제2 컬럼 선택 트랜지스터를 포함하는 비휘발성 메모리 장치.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 6항에 있어서,
    상기 구동 회로는 상기 제1 전압을 사용하여 상기 제1 컬럼 선택 트랜지스터의 게이트를 충전한 후, 상기 제1 전압보다 큰 제2 전압을 사용하여 상기 제1 컬럼 선택 트랜지스터의 게이트를 충전하는 비휘발성 메모리 장치.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 6항 또는 제 7항에 있어서,
  9. 제 1항에 있어서,
    상기 비트 라인은 상기 비휘발성 메모리 셀과 커플링된 로컬 비트 라인과, 글로벌 비트 라인을 포함하고,
    상기 컬럼 선택 트랜지스터는 상기 로컬 비트 라인과 상기 글로벌 비트 라인 사이에 커플링된 제1 컬럼 선택 트랜지스터와, 리드 회로와 커플링된 제1 데이터 라인과 상기 글로벌 비트 라인 사이에 커플링된 제2 컬럼 선택 트랜지스터와, 라이트 회로와 커플링된 제2 데이터 라인과 상기 글로벌 비트 라인 사이에 커플링된 제3 컬럼 선택 트랜지스터를 포함하고,
    상기 구동 회로는 상기 제1 전압을 사용하여 상기 제1 컬럼 선택 트랜지스터의 게이트를 충전한 후, 상기 제1 전압보다 큰 제2 전압을 사용하여 상기 제1 컬럼 선택 트랜지스터의 게이트를 충전하고, 상기 제1 전압을 사용하여 상기 제2 컬럼 선택 트랜지스터의 게이트를 충전한 후, 상기 제1 전압보다 큰 제2 전압을 사용하여 상기 제2 컬럼 선택 트랜지스터의 게이트를 충전하고, 상기 제1 전압을 사용하여 상기 제3 컬럼 선택 트랜지스터의 게이트를 충전한 후, 상기 제1 전압보다 큰 제2 전압을 사용하여 상기 제3 컬럼 선택 트랜지스터의 게이트를 충전하는 비휘발성 메모리 장치.
  10. 제 1항에 있어서,
    상기 비휘발성 메모리 셀은 상변화 메모리 셀인 비휘발성 메모리 장치.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 다수의 비트 라인으로서, 상기 각 비트 라인은 적어도 하나의 비휘발성 메모 리 셀과 커플링된 다수의 비트 라인;
    상기 다수의 비트 라인과 커플링되고, 선택 신호에 응답하여 상기 다수의 비트 라인 중 적어도 하나의 비트 라인을 선택하는 컬럼 선택 회로; 및
    상기 컬럼 선택 회로와 커플링되고, 특정 전압 레벨까지 다단계로 상승하는 상기 선택 신호를 제공하는 구동 회로를 포함하는 비휘발성 메모리 장치.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 14항에 있어서,
    상기 선택 신호는 상기 특정 전압 레벨까지 2단계로 상승하는 비휘발성 메모리 장치.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 14항 또는 제 15항에 있어서,
    상기 구동 회로는 외부에서 제공된 외부 전원 전압과 내부에서 생성된 승압 전압을 이용하여 상기 선택 신호를 생성하는 비휘발성 메모리 장치.
  17. 비휘발성 메모리 셀과 커플링된 비트 라인과, 상기 비트 라인과 커플링된 컬럼 선택 트랜지스터를 포함하는 비휘발성 메모리 장치를 제공하고,
    제1 전압을 사용하여 상기 컬럼 선택 트랜지스터의 게이트를 충전하고,
    상기 제1 전압보다 큰 제2 전압을 사용하여 상기 컬럼 선택 트랜지스터의 게이트를 충전하는 것을 포함하는 비휘발성 메모리 장치의 구동 방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제 17항에 있어서,
    상기 제1 전압은 외부 전원 전압이고, 상기 제2 전압은 승압 전압인 비휘발성 메모리 장치의 구동 방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제 17항에 있어서,
    상기 비휘발성 메모리 셀에 저장된 데이터를 리드하기 위해 리드 전류를 제공하는 것을 더 포함하는 비휘발성 메모리 장치의 구동 방법.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제 17항에 있어서,
    상기 비휘발성 메모리 셀에 데이터를 라이트하기 위해 라이트 전류를 제공하는 것을 더 포함하는 비휘발성 메모리 장치의 구동 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100084285A (ko) * 2009-01-16 2010-07-26 삼성전자주식회사 셀의 위치를 고려하여 니어-셀과 파-셀간 동작 전압의 차이를 보상하는 반도체 메모리 장치, 그를 포함하는 메모리 카드 및 메모리 시스템
KR101150543B1 (ko) * 2010-05-27 2012-05-31 에스케이하이닉스 주식회사 상 변화 메모리 장치
US9030886B2 (en) * 2012-12-07 2015-05-12 United Microelectronics Corp. Memory device and driving method thereof
US9142266B2 (en) * 2013-11-19 2015-09-22 Arm Limited Memory circuitry using write assist voltage boost
JP2018160296A (ja) * 2017-03-22 2018-10-11 東芝メモリ株式会社 半導体記憶装置
US10360948B2 (en) 2017-06-26 2019-07-23 Samsung Electronics Co., Ltd. Memory device and operating method of memory device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990015874A (ko) * 1997-08-11 1999-03-05 윤종용 칼럼선택라인 구동방법, 이에 사용되는 칼럼선택라인 구동신호 제어회로 및 이를 구비한 반도체 메모리장치
JP2005135458A (ja) 2003-10-28 2005-05-26 Renesas Technology Corp 半導体記憶装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5844842A (en) * 1989-02-06 1998-12-01 Hitachi, Ltd. Nonvolatile semiconductor memory device
KR0172380B1 (ko) 1995-06-17 1999-03-30 김광호 반도체 메모리장치의 데이터 출력버퍼
KR100406548B1 (ko) 2001-12-31 2003-11-20 주식회사 하이닉스반도체 반도체메모리장치의 비트라인프리차지 회로 및 방법
JP2006040466A (ja) 2004-07-29 2006-02-09 Renesas Technology Corp 半導体記憶装置
ITMI20041957A1 (it) * 2004-10-15 2005-01-15 St Microelectronics Srl Dispositivo di memoria
US7259982B2 (en) * 2005-01-05 2007-08-21 Intel Corporation Reading phase change memories to reduce read disturbs
US7280390B2 (en) * 2005-04-14 2007-10-09 Ovonyx, Inc. Reading phase change memories without triggering reset cell threshold devices
KR100674992B1 (ko) * 2005-09-08 2007-01-29 삼성전자주식회사 구동전압 레벨을 변경할 수 있는 상 변화 메모리 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990015874A (ko) * 1997-08-11 1999-03-05 윤종용 칼럼선택라인 구동방법, 이에 사용되는 칼럼선택라인 구동신호 제어회로 및 이를 구비한 반도체 메모리장치
JP2005135458A (ja) 2003-10-28 2005-05-26 Renesas Technology Corp 半導体記憶装置

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