KR20090096294A - 저항체를 이용한 멀티 레벨 비휘발성 메모리 장치 - Google Patents

저항체를 이용한 멀티 레벨 비휘발성 메모리 장치 Download PDF

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KR20090096294A
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Abstract

저항체를 이용한 멀티 레벨 비휘발성 메모리 장치가 제공된다. 상기 멀티 레벨 비휘발성 메모리 장치는 저장되는 데이터에 따라 저항 레벨이 변하는 멀티 레벨 메모리 셀 및 멀티 레벨 메모리 셀에 계단 형태의 리드 바이어스를 제공하여, 멀티 레벨 메모리 셀의 저항 레벨을 리드하는 리드 회로를 포함한다.
멀티 레벨 비휘발성 메모리 장치, 계단 형태의 리드 바이어스

Description

저항체를 이용한 멀티 레벨 비휘발성 메모리 장치{Multi-level nonvolatile memory device using variable resistive element}
본 발명은 저항체를 이용한 멀티 레벨 비휘발성 메모리 장치 및 그 구동 방법에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 장치에는 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 가변 저항체의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
한편, 제한된 웨이퍼 내에 더 많은 비트를 저장하기 위한 여러가지 방법이 개발되어 왔다. 예를 들어, 정교한(sophisticated) 리소그래피 방법 및 장치를 개발하고 이를 이용함으로써, 제한된 웨이퍼 내에 더 많은 비휘발성 메모리 셀을 제 조할 수 있다. 다른 방법으로는, 하나의 메모리 셀에 1비트보다 많은 비트를 저장함으로써, 비휘발성 메모리 장치의 단위 면적당 집적도를 높일 수 있다. 이는 흔히 멀티 레벨(multi-level) 비휘발성 메모리 장치라고 불린다.
특히, 저항체를 이용한 멀티 레벨 비휘발성 메모리 장치의 경우, 각 메모리 셀은 저장되는 데이터에 따라 적어도 3개의 서로 다른 저항 레벨을 가질 수 있다. 최근, 이러한 메모리 셀에 저장된 데이터를 정확하게 리드하기 위한 리드 방법들이 연구/개발되고 있다.
본 발명이 해결하고자 하는 과제는, 리드 동작의 신뢰성이 향상된 멀티 레벨 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 일 태양은
저장되는 데이터에 따라 저항 레벨이 변하는 멀티 레벨 메모리 셀 및 멀티 레벨 메모리 셀에 계단 형태의 리드 바이어스를 제공하여, 멀티 레벨 메모리 셀의 저항 레벨을 리드하는 리드 회로를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알 려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 본 발명의 실시예들은 상변화 메모리 장치(PRAM: Phase change Random Access Memory)를 이용하여 설명할 것이다. 그러나, 본 발명은 저항성 메모리 장치(RRAM: Resistive RAM), 강유전체 메모리 장치(FRAM: Ferroelectric RAM)과 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 1은 본 발명의 몇몇 실시예들에 따른 멀티 레벨 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 2는 도 1의 각 블록을 예시적으로 도시한 회로도이다. 설명의 편의상, 도 2에서 로우 선택 회로는 도시하지 않았다.
우선, 도 1 및 도 2를 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 메모리 셀 어레이(10), 컬럼 선택 회로(20), 로우 선택 회로(30), 리드 회로(100), 제어 바이어스 발생 회로(200)를 포함한다.
메모리 셀 어레이(10)는 행렬 형태로 배열된 다수의 멀티 레벨 메모리 셀(MLC)을 포함한다. 다수의 멀티 레벨 메모리 셀(MLC)은 각각, 워드 라인(WL0~WLm)과 비트 라인(BL0~BLn) 사이에 커플링되어 있다. 또한, 멀티 레벨 메모리 셀(MLC)은 저장되는 데이터에 따라 서로 다른 3개 이상의 저항 레벨을 갖는 상 변화 물질을 구비하는 가변 저항 소자(RC)와, 가변 저항 소자(RC)에 흐르는 전류를 제어하는 억세스 소자(AC)를 포함할 수 있다. 예를 들어, 2비트를 저장할 수 있는 멀티 레벨 메모리 셀(MLC)의 가변 저항 소자(RC)는, 00데이터, 01 데이터, 10 데이터, 11 데이터와 각각 대응되는 4개의 저항 레벨을 가질 수 있다. 저항 레벨은 00 데이터, 01 데이터, 10 데이터, 11 데이터 순서로 커질 수 있다. 또한, 억세스 소자(AC)는 가변 저항 소자(RC)와 직렬로 커플링된 다이오드, 트랜지스터 등일 수 있다. 도면에서는 가변 저항 소자(RC)로 다이오드를 도시하였다. 또한, 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다.
컬럼 선택 회로(20)는 다수의 워드 라인(WL0~WLm) 중에서 일부의 워드 라인(예를 들어, WL0)을 선택하고, 로우 선택 회로(30)는 다수의 비트 라인(BL0~BLn) 중에서 일부의 비트 라인(예를 들어, BL0)을 선택한다.
제어 바이어스 발생 회로(200)는 리드 회로(100)(구체적으로, 리드 바이어스 제공부(130))에 계단 형태의 제어 바이어스(VBIAS)를 제공한다. 여기서, 계단 형태는 올라가는 계단 형태일 수도 있고, 내려가는 계단 형태일 수도 있다. 예를 들어, 제어 바이어스(VBIAS)가 올라가는 계단 형태일 경우, 계단 형태의 제어 바이어 스(VBIAS)는 제1단 내지 제n단의 제어 바이어스를 포함하고, 제1단 내지 제n단의 제어 바이어스의 바이어스 레벨은 오름차순이 될 수 있다.
리드 회로(100)는 메모리 셀 어레이(10) 내에서 선택된 멀티 레벨 메모리 셀(MLC)에 저장된 데이터를 리드하기 위한 회로이다. 구체적으로, 리드 회로(100)는 계단 형태의 제어 바이어스(VBIAS)를 제공받아 선택된 멀티 레벨 메모리 셀(MLC)에 계단 형태의 리드 바이어스(Icell)를 제공하여, 멀티 레벨 메모리 셀(MLC)의 저항 레벨을 리드하게 된다. 여기서, 계단 형태는 올라가는 계단 형태일 수도 있고, 내려가는 계단 형태일 수도 있다. 예를 들어, 리드 바이어스(Icell)는 내려가는 계단 형태일 경우, 계단 형태의 리드 바이어스(Icell)는 제1단 내지 제n단의 리드 바이어스를 포함하고, 제1단 내지 제n단의 리드 바이어스의 바이어스 레벨은 내림차순이 될 수 있다.
이러한 리드 회로(100)는 도 2에 도시되어 있는 바와 같이, 디스차지부(110), 프리차지부(120), 리드 바이어스 제공부(130), 클램핑부(140), 센싱부(150), 래치부(160)를 포함할 수 있다.
디스차지부(110)는 리드 동작에 선행되어 선택된 비휘발성 메모리 셀과 커플링된 비트 라인(예를 들어, BL0) 및/또는 센싱 노드(VSA)를 일정 레벨, 예를 들어, 접지 전압(VSS)으로 디스차지한다. 디스차지부(110)는 비트 라인(BL0)과 접지 전압(VSS) 사이에 커플링되고 디스차지 신호(PDIS)를 게이트로 인가받는 NMOS 트랜지스터(MN1)와, 센싱 노드(VSA)과 접지 전압(VSS) 사이에 커플링되고 디스차지 신호(PDIS)를 게이트로 인가받는 NMOS 트랜지스터(MN2)를 포함할 수 있다.
프리차지부(120)는 리드 동작 내의 프리차지 기간 동안 센싱 노드(VSA)를 일정 레벨, 예를 들어, 전원 전압(VCC)으로 프리차지시킨다. 프리차지부(120)는 전원 전압(VCC)과 센싱 노드(VSA) 사이에 커플링되고, 프리차지 신호(PCHB)를 게이트로 인가받는 PMOS 트랜지스터(MP1)일 수 있다.
리드 바이어스 제공부(130)는 선택된 멀티 레벨 메모리 셀(MLC)의 저항 레벨을 리드하기 위해, 계단 형태의 제어 바이어스(VBIAS)에 응답하여 센싱 노드(VSA)에 계단 형태의 리드 바이어스(Icell)를 제공한다. 계단 형태의 리드 바이어스(Icell)를 이용하여 멀티 레벨 메모리 셀(MLC)의 저항 레벨을 리드하는 방법에 대해서는 도 3 및 도 4를 참조하여 후술하도록 한다. 리드 바이어스 제공부(130)는 승압 전압(VPP)과 노드(N0) 사이에 커플링되고 바이어싱 신호(PBIASB)를 게이트로 인가받는 PMOS 트랜지스터(MP2)와, 노드(N0)와 센싱 노드(VSA) 사이에 커플링되고 제어 바이어스(VBIAS)를 게이트로 인가받는 PMOS 트랜지스터(MP3)일 수 있다. PMOS 트랜지스터(MP2, MP3)이 형성된 기판 영역은 각각 승압 전압(VPP)과 커플링되어 있을 수 있다.
클램핑부(140)는 비트 라인(BL0)을 일정 바이어스 레벨, 예를 들어, 리드하기 적절한 범위 내로 클램핑시킨다. 구체적으로, 상변화 물질의 임계 전압(Vth) 이하의 소정 레벨로 클램핑시킨다. 임계 전압(Vth) 이상의 레벨이 되면, 선택된 멀티 레벨 메모리 셀(MLC)의 상변화 물질의 상이 변화할 수 있기 때문이다. 클램핑부(140)는 비트 라인(BL0)과 센싱 노드(VSA) 사이에 커플링되고, 클램핑 제어 신호(VCMP)를 게이트로 인가받는 NMOS 트랜지스터(MN3)일 수 있다. 여기서, 클램핑 제어 신호(VCMP)는 정전압 신호일 수 있으나, 이에 한정되는 것은 아니다.
센싱부(150)는 센싱 노드(VSA)의 레벨과 기준 바이어스의 레벨(VREF)을 비교하여, 비교 결과(SA_OUT)를 출력한다. 예를 들어, 센싱 노드(VSA)의 레벨이 기준 바이어스의 레벨(VREF)보다 높으면 하이 레벨의 비교 결과(SA_OUT)가 출력되고, 센싱 노드(VSA)의 레벨이 기준 바이어스의 레벨(VREF)보다 낮으면 로우 레벨의 비교 결과(SA_OUT)가 출력될 수 있다. 특히, 계단 형태의 리드 바이어스(Icell)의 각 단이 멀티 레벨 메모리 셀(MLC)에 제공될 때마다(즉, 제1단 내지 제n단의 리드 바이어스가 멀티 레벨 메모리 셀(MLC)에 제공될 때마다), 센싱부(150)는 비교 결과를 출력할 수 있다. 센싱부(150)는 기준 전류에 대해 선택된 멀티 레벨 메모리 셀(MLC)의 비트 라인(BL0)을 통해서 흘러나가는 전류의 변화를 감지하는 전류 센스 앰프일 수도 있고, 기준 전압에 대해 전압의 변화를 감지하는 전압 센스 앰프일 수도 있으나, 도면에서는 전압 센스 앰프를 예로 들어 도시하였다. 한편, 리드 바이어스(Icell)의 바이어스 레벨이 변하더라도, 센싱부(150)의 기준 바이어스의 레벨(VREF)는 변하지 않을 수 있다.
래치부(160)는 비교 결과(SA_OUT)에 따라 저장하고 있는 값을 변화시켜 출력한다. 비교 결과(SA_OUT)에 따라 래치부(160)가 출력하는 상위 비트 데이터(MSB_DOUT)와 하위 비트 데이터(LSB_DOUT)가 변할 수 있다. 구체적으로, 제1단 내지 제n단의 리드 바이어스를 멀티 레벨 메모리 셀(MLC)에 제공될 때마다, 센싱부(150)는 비교 결과(SA_OUT)를 출력하고, 래치부(160)는 비교 결과(SA_OUT)에 따라 저장하고 있는 값을 변화시켜 출력할 수 있다.
이하, 도 2 내지 도 5를 참조하여, 본 발명의 몇몇 실시예들에 따른 멀티 레벨 비휘발성 메모리 장치의 리드 동작을 구체적으로 설명한다. 도 3은 본 발명의 몇몇 실시예들에 따른 멀티 레벨 비휘발성 메모리 장치에서 사용되는, 멀티 레벨 메모리 셀의 저항 레벨을 설명하기 위한 도면이다. 도 3에서는 설명의 편의를 위해서 멀티 레벨 메모리 셀이 2비트를 저장하는 경우를 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 멀티 레벨 메모리 셀이 3비트, 4비트 등을 저장할 수도 있다. 도 4는 본 발명의 몇몇 실시예들에 따른 멀티 레벨 비휘발성 메모리 장치에서 사용되는 계단 형태의 제어 바이어스를 설명하기 위한 도면이다. 도 4에서는 1회의 리드 사이클(read cycle)동안 제공되는 제어 바이어스 형태를 도시하였다.
우선, 도 3을 참조하면, x축은 저항(R)을 나타내고, y축은 메모리 셀의 개수를 나타낸다. 다수의 비휘발성 메모리 셀 각각은 00 데이터, 01 데이터, 10 데이터, 11 데이터 중 어느 하나를 저장할 수 있다. 구체적으로, 00 데이터, 01 데이터, 10 데이터, 11 데이터는 각각 서로 다른 제1 내지 제4 저항 레벨(L1, L2, L3, L4)에 대응된다. 제1 저항 레벨(L1)은 가장 낮은 저항 레벨을 갖고, 제4 저항 레벨(L4)은 가장 높은 저항 레벨을 갖고, 제2 및 제3 저항 레벨(L2, L3)는 중간 정도의 저항 레벨을 갖는다. 도면에 도시된 바와 같이 제1 저항 레벨(L1)은 제1 기준 저항(RL1)보다 작고, 제2 저항 레벨(L2)은 제2 기준 저항(RH1)보다 크고 제3 기준 저항(RL2)보다 작고, 제3 저항 레벨(L3)은 제4 기준 저항(RH2)보다 크고 제5 기준 저항(RL3)보다 작고, 제4 저항 레벨(L4)은 제6 기준 저항(RH3)보다 크다.
한편, 4개의 저항 레벨(L1, L2, L3, L4) 사이에는 저항 마진(margin)(M1, M2, M3)이 배치된다. 구체적으로, 제1 저항 마진(M1)은 제1 저항 레벨(L1)와 제2 저항 레벨(L2) 사이에 배치되고, 제2 저항 마진(M2)은 제2 저항 레벨(L2)와 제3 저항 레벨(L3) 사이에 배치되고, 제3 저항 마진(M3)은 제3 저항 레벨(L3)과 제4 저항 레벨(L4) 사이에 배치된다.
도 2 내지 도 4를 참조하면, 본 발명의 몇몇 실시예들에서, 계단 형태의 제어 바이어스(VBIAS)는 1회의 리드 사이클 내에 멀티 레벨 메모리 셀(MLC)에 제공될 수 있다. 즉, 1회의 리드 사이클동안, 리드 바이어스 제공부(130)는 제1단의 제어 바이어스(VBIAS_L), 제2단의 제어 바이어스(VBIAS_M), 제3단의 제어 바이어스(VBIAS_H)를 멀티 레벨 메모리 셀(MLC)에 제공하게 되고, 센싱부(150)는 각 단의 제어 바이어스(VBIAS_L, VBIAS_M, VBIAS_H)가 제공될 때마다 비교 결과(SA_OUT)을 출력하게 된다.
여기서, 제1단의 제어 바이어스(VBIAS_L)의 바이어스 레벨은, 저항 마진(M1) 내의 저항에 대응될 수 있다. 즉, 제1단의 제어 바이어스(VBIAS_L))를 멀티 레벨 메모리 셀(MLC)에 제공하면, 멀티 레벨 메모리 셀(MLC)에 저장된 데이터가 00데이터인지 아닌지(즉, 00데이터인지, 01데이터, 10데이터, 11데이터 중 어느 하나인지)를 판단할 수 있다.
제2단의 제어 바이어스(VBIAS_M)의 바이어스 레벨은, 저항 마진(M2) 내의 저항에 대응될 수 있다. 즉, 제2단의 제어 바이어스(VBIAS_M)를 멀티 레벨 메모리 셀(MLC)에 제공하면, 멀티 레벨 메모리 셀(MLC)에 저장된 데이터가 00데이터, 01 데이터 중 어느 하나인지, 또는 10데이터, 11데이터 중 어느 하나인지를 판단할 수 있다.
제3단의 제어 바이어스(VBIAS_L)의 바이어스 레벨은, 저항 마진(M3) 내의 저항에 대응될 수 있다. 즉, 제3단의 제어 바이어스(VBIAS_L)를 멀티 레벨 메모리 셀(MLC)에 제공하면, 멀티 레벨 메모리 셀(MLC)에 저장된 데이터가 11데이터인지 아닌지(즉, 11데이터인지, 00데이터, 01데이터, 10데이터 중 어느 하나인지)를 판단할 수 있다.
1회의 리드 사이클이 시간 t1~t6 동안 진행된다고 할 때, 시간 t1~t2 에는 제1단의 제어 바이어스(VBIAS_L)가 제공되어 첫번째 센싱이 이루어지고, 시간 t3~t4 에는 제2단의 제어 바이어스(VBIAS_M)가 제공되어 두번째 센싱이 이루어지고, 시간 t5~t6 에는 제3단의 제어 바이어스(VBIAS_L)가 제공되어 세번째 센싱이 이루어진다. 시간 t2~t3, 시간 t4~t5는 다음 센싱 동작을 위한 셋업(set-up) 시간이다.
첫번째 센싱, 두번째 센싱, 세번째 센싱이 이루어질 때 센싱부(150)에서 출력되는 비교 결과(SA_OUT)와, 래치부(160)에서 최종적으로 출력되는 상위 비트 데이터(MSB_DOUT), 하위 비트 데이터를 정리하면 표 1과 같다.
데이터 첫번째 센싱후 SA_OUT 두번째 센싱후 SA_OUT 세번째 센싱후 SA_OUT 최종 출력 결과
MSB_DOUT LSB_DOUT
00 L L L L L
01 H L L L H
10 H H L H L
11 H H H H H
표 1을 참조하면, 10데이터인 경우, 첫번째 센싱 동작 후에 출력되는 비교 결과(SA_OUT)는 하이 레벨이 되고, 두번째 센싱 동작 후에 출력되는 비교 결과(SA_OUT)는 하이 레벨이 되고, 세번째 센싱 동작 후에 출력되는 비교 결과(SA_OUT)는 로우 레벨이 된다.
구체적으로, 센싱 동작 전에 래치부(160)는 상위 비트 데이터(MSB_DOUT)와 하위 비트 데이터(LSB_DOUT)로 각각 로우 레벨, 로우 레벨을 출력하고 있다.
첫번째 센싱 동작 후에, 래치부(160)가 하이 레벨의 비교 결과(SA_OUT)를 제공받으면, 래치부(160)는 상위 비트 데이터(MSB_DOUT)와 하위 비트 데이터(LSB_DOUT)로 각각 로우 레벨, 하이 레벨을 출력하게 된다.
두번째 센싱 동작 후에, 래치부(160)가 하이 레벨의 비교 결과(SA_OUT)를 제공받으면, 래치부(160)는 상위 비트 데이터(MSB_DOUT)와 하위 비트 데이터(LSB_DOUT)로 각각 하이 레벨, 로우 레벨을 출력하게 된다.
세번째 센싱 동작 후에, 래치부(160)가 로우 레벨의 비교 결과(SA_OUT)를 제공받으면, 래치부(160)는 출력하는 상위 비트 데이터(MSB_DOUT)와 하위 비트 데이터(LSB_DOUT)를 변화시키지 않는다. 따라서, 래치부(160)는 계속해서 상위 비트 데이터(MSB_DOUT)와 하위 비트 데이터(LSB_DOUT)로 각각 하이 레벨, 로우 레벨을 출력하게 된다.
따라서, 이와 같은 3번의 센싱 동작을 거친 후에, 상위 비트 데이터(MSB_DOUT)와 하위 비트 데이터(LSB_DOUT)는 각각 하이 레벨, 로우 레벨이 되므로, 10데이터가 정확하게 리드되게 된다.
00데이터인 경우, 첫번째 센싱 동작 후에 출력되는 비교 결과(SA_OUT)는 로우 레벨이 되고, 두번째 센싱 동작 후에 출력되는 비교 결과(SA_OUT)는 로우 레벨이 되고, 세번째 센싱 동작 후에 출력되는 비교 결과(SA_OUT)는 로우 레벨이 된다. 전술한 바와 같이, 센싱 동작 전에 래치부(160)는 상위 비트 데이터(MSB_DOUT)와 하위 비트 데이터(LSB_DOUT)로 각각 로우 레벨, 로우 레벨을 출력하고 있다. 3번의 센싱 동작동안, 비교 결과(SA_OUT)는 모두 로우 레벨이었기 때문에, 래치부(160)는 계속해서 상위 비트 데이터(MSB_DOUT)와 하위 비트 데이터(LSB_DOUT)로 각각 로우 레벨, 로우 레벨을 출력하게 된다.
한편, 본 발명의 실시예들에서, 제어 바이어스(VBIAS)는 올라가는 계단 형태인 것을 예로 들었으나, 이에 한정되는 것은 아니다. 예를 들어, 제어 바이어스(VBIAS)는 내려가는 계단 형태일 수도 있다. 또한, 리드 바이어스(Icell)는 내려가는 계단 형태인 것을 예로 들었으나, 이에 한정되는 것은 아니다. 예를 들어, 리드 바이어스(Icell)는 올라가는 계단 형태일 수도 있다.
또한, 래치부(160)는 센싱부(150)에서 출력되는 비교 결과(SA_OUT)를 제공받을 때마다, 상위 비트 데이터(MSB_DOUT)와 하위 비트 데이터(LSB_DOUT)의 값을 변화시킬 수 있는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 래치부(160)는 3번의 센싱 동작 결과를 모두 받은 후에, 3번의 센싱 동작 결과를 종합하여 대응되는 상위 비트 데이터(MSB_DOUT)와 하위 비트 데이터(LSB_DOUT)의 값을 출력할 수 있다. 예를 들어, 첫번째 센싱 동작시 출력되는 비교 결과(SA_OUT)는 하이 레벨이고, 두번째 센싱 동작시 출력되는 비교 결과(SA_OUT)는 하이 레벨이고, 세번째 센싱 동작시 출력되는 비교 결과(SA_OUT)는 하이 레벨이면, 래치부(160)는 하이 레벨의 상위 비트 데이터(MSB_DOUT)와 하이 레벨의 하위 비트 데이터(LSB_DOUT)를 출력할 수 있다.
도 5는 본 발명의 일 실시예에 따른 멀티 레벨 비휘발성 메모리 장치를 설명하기 위한 블록도로, 도 2의 제어 바이어스 발생 회로를 자세히 표시하였다. 도 5에서는 설명의 편의를 위해서, 리드 바이어스 제공부(130), 센싱부(150), 래치부(160)도 같이 도시하였다. 도 6은 도 5에 도시된 구동 바이어스 생성기의 예시적 회로도이다. 도 7은 도 5에 도시된 멀티 레벨 비휘발성 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 5를 참조하면, 제어 바이어스 발생 회로(200)는 구동 바이어스 생성기(210), 스위치(220a, 220b, 220c), 펄스 제어기(230)를 포함한다.
구동 바이어스 생성기(210)는 서로 다른 레벨을 갖는 다수의 구동 바이어스(VBIAS_L, VBIAS_M, VBIAS_H)를 생성할 수 있다. 예를 들어, 구동 바이어스(VBIAS_H)는 2V, 구동 바이어스(VBIAS_M)는 1.5V, 구동 바이어스(VBIAS_L)는 1V일 수 있다. 구동 바이어스 생성기(210)는 도 6에 도시된 것처럼, 직렬로 연결된 저항(R1, R2, R3, R4)로 구성되어, 전압 분배 방식을 통해서 구동 바이어스(VBIAS_L, VBIAS_M, VBIAS_H)를 생성할 수 있다. 스위치(220a, 220b, 220c)는 선택 신호(SEL0, SEL1, SEL2)에 응답하여, 다수의 구동 바이어스(VBIAS_L, VBIAS_M, VBIAS_H)를 순차적으로 리드 회로(즉, 리드 바이어스 제공부(130))에 전달하게 된다. 펄스 제어기(230)는 타이밍에 맞추어 스위치(220a, 220b, 220c)에 선택 신호(SEL0, SEL1, SEL2)를 제공하게 된다.
순차적으로 선택 신호(SEL0, SEL1, SEL2)가 인에이블되면, 스위치(220a, 220b, 220c)도 순차적으로 인에이블되고, 리드 바이어스 제공부(130)에 구동 바이어스(VBIAS_L, VBIAS_M, VBIAS_H)가 순차적으로 전달된다. 따라서, 제어 바이어스(VBIAS)는 계단 형태를 갖게 된다. 예를 들어, 제1단의 제어 바이어스는 구동 바이어스(VBIAS_L)에 대응되고, 제2단의 제어 바이어스는 구동 바이어스(VBIAS_M)에 대응되고, 제3단의 제어 바이어스는 구동 바이어스(VBIAS_H)에 대응된다.
리드 바이어스 제공부(130)는 다수의 구동 바이어스(VBIAS_L, VBIAS_M, VBIAS_H)를 순차적으로 제공받아, 서로 다른 레벨의 리드 바이어스를 순차적으로 제공할 수 있다.
상기 서로 다른 레벨의 리드 바이어스를 제공할 때마다, 센싱부(150)는 비교 결과(SA_OUT)를 출력할 수 있다. 또한, 래치부(160)는 비교 결과(SA_OUT)에 따라 저장하고 있는 값을 변화시켜 출력할 수 있다.
구동 바이어스 생성기(210)가 다수의 구동 바이어스(VBIAS_L, VBIAS_M, VBIAS_H)를 미리 생성해 놓은 상태에서 스위치(220a, 220b, 220c)를 이용하여 계단 형태의 제어 바이어스(VBIAS)를 형성하면, 빠른 시간 내에 계단 형태의 제어 바이어스(VBIAS)를 형성할 수 있다. 즉, 본원 발명에서 제어 바이어스(VBIAS)를 형성하는 방법은, 리드 동작이 시작된 후에 서로 다른 바이어스 레벨을 갖는 다수의 구동 바이어스를 형성하고 이를 이용하여 제어 바이어스를 형성하는 방법보다 빠를 수 있다. 따라서, 본원 발명의 경우, 리드 시간을 단축시킬 수 있다.
또한, 본원 발명의 실시예들에 따른 멀티 레벨 비휘발성 메모리 장치는, 멀티 레벨 메모리 셀(MLC)에 대해서 3회의 센싱 동작을 수행하면서 하나의 센싱부(150)를 사용한다. 이와 같이 하나의 센싱부(150)를 사용하는 것은, 리드 동작의 신뢰성을 높이게 된다. 즉, 병렬 센싱 방식(parallel sensing)(즉, 3회의 센싱 동작 각각을 수행할 3개의 센싱부를 이용하여 3회의 센싱 동작을 수행함)보다 리드 동작의 신뢰성이 높아진다. 즉, 3개의 센싱부 사이에는 미스매치(mismatch)가 존재할 수 있기 때문이다(즉, 3개의 센싱부는 완전히 동일할 수 없기 때문이다).
여기서, 도 5 및 도 7을 참조하면, 리드 동작에 진입하기 전에, 선택 신호(SEL0)만 하이 레벨이기 때문에 제어 바이어스(VBIAS)의 바이어스 레벨은 구동 바이어스(VBIAS_L)의 바이어스 레벨과 같다.
멀티 레벨 비휘발성 메모리 장치는 리드 커맨드를 제공받아, 리드 동작에 진입한다. 여기서, 리드 커맨드는 적어도 하나의 커맨드 신호와 적어도 하나의 어드레스 신호(ADD)의 조합일 수 있다. 도 7에서는 어드레스 신호(ADD)만을 도시하였다.
리드 동작에 진입하면, 첫번째 센싱 동작(1st sensing operation)이 시작된다. 이 때, 제어 바이어스(VBIAS)의 바이어스 레벨은 구동 바이어스(VBIAS_L)의 바이어스 레벨과 같다.
이어서, 두번째 센싱 동작(2nd sensing operation)이 시작된다. 선택 신호(SEL0)는 로우 레벨이 되고 선택 신호(SEL1)가 하이 레벨이 되기 때문에, 두번째 센싱 동작시의 제어 바이어스(VBIAS)의 바이어스 레벨은 구동 바이어스(VBIAS_M)의 바이어스 레벨과 같다.
이어서, 세번째 센싱 동작(3rd sensing operation)이 시작된다. 선택 신호(SEL1)는 로우 레벨이 되고 선택 신호(SEL2)가 하이 레벨이 되기 때문에, 세번째 센싱 동작시의 제어 바이어스(VBIAS)의 바이어스 레벨은 구동 바이어스(VBIAS_H)의 바이어스 레벨과 같다.
세번째 센싱 동작이 끝나면, 선택 신호(SEL2)는 로우 레벨이 되고 선택 신호(SEL0)은 하이 레벨이 된다.
도 8은 본 발명의 몇몇 다른 실시예에 따른 멀티 레벨 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 9는 도 8의 각 블록을 예시적으로 도시한 회로도이다.
도 1, 도 2, 도 8 및 도 9를 참고하면, 도 8의 실시예들은 도 1의 실시예들과 달리, 리드 회로(100)에 계단 형태의 제어 바이어스(VBIAS)를 제공하는 제어 바이어스 발생 회로(200)를 포함하지 않는다. 또한, 도 8의 다른 실시예들은 도 1의 실시예들과 달리, 리드 회로(101)가 서로 다른 레벨의 구동 바이어스(VBIAS_H~VBIAS_L)를 제공받는 다수의 리드 바이어스 제공부(131~133)를 포함한다.
구체적으로, 본 발명의 몇몇 다른 실시예들에 따른 비휘발성 메모리 장치는 메모리 셀 어레이(10), 컬럼 선택 회로(20), 로우 선택 회로(30), 리드 회로(101), 구동 바이어스 제공부(300)를 포함한다. 메모리 셀 어레이(10), 컬럼 선택 회로(20), 로우 선택 회로(30) 등은 도 1을 이용하여 설명한 것과 실질적으로 동일하므로, 구체적인 설명을 생략한다.
구동 바이어스 제공부(300)는 서로 다른 레벨을 가지는 다수의 구동 바이어스(VBIAS_H~VBIAS_L)를 리드 회로(101)(구체적으로, 다수의 리드 바이어스 제공부(131~133))에 제공한다. 여기서, 각 구동 바이어스(VBIAS_H~VBIAS_L)의 레벨은 도 1의 제어 바이어스 발생 회로(200)에서 제공되는 제어 바이어스(VBIAS)의 각 단의 레벨과 서로 대응될 수 있다. 이러한 구동 바이어스 제공부(300)는 도 5의 구동 바이어스 생성기(210)와 실질적으로 동일하게 구성될 수 있다.
리드 회로(101)는 메모리 셀 어레이(10) 내에서 선택된 멀티 메모리 셀(MLC)에 저장된 데이터를 리드하기 위한 회로이다. 구체적으로, 리드 회로(101)는 서로 다른 레벨을 가지는 다수의 구동 바이어스(VBIAS_H~VBIAS_L)를 제공받아 선택된 멀티 레벨 메모리 셀(MLC)에 계단 형태의 리드 바이어스(Icell)를 제공하여, 멀티 레벨 메모리 셀(MLC)의 저항 레벨을 리드하게 된다. 여기서, 계단 형태의 리드 바이어스(Icell)는 올라가는 계단 형태 또는 내려가는 계단 형태를 가지며, 도 1의 리드 회로(101)에서 선택된 멀티 레벨 메모리 셀(MLC)에 제공하는 계단 형태의 리드 바이어스(Icell)와 실질적으로 동일할 수 있다. 예를 들어, 리드 바이어스(Icell)는 내려가는 계단 형태일 경우, 계단 형태의 리드 바이어스(Icell)는 제1단 내지 제n단의 리드 바이어스를 포함하고, 제1단 내지 제n단의 리드 바이어스의 바이어스 레벨은 내림차순이 될 수 있다.
이러한, 리드 회로(101)는 도 9에 도시되어 있는 바와 같이, 디스차지부(110), 프리차지부(120), 다수의 리드 바이어스 제공부(131~133), 클램핑부(140), 센싱부(150), 래치부(160)를 포함할 수 있다. 디스차지부(110), 프리차지부(120), 다수의 리드 바이어스 제공부(131~133), 클램핑부(140), 센싱부(150), 래치부(160) 등은 도 2를 이용하여 설명한 것과 실질적으로 동일하므로, 구체적은 설명을 생략한다.
다수의 리드 바이어스 제공부(131~133)는 선택된 멀티 레벨 메모리 셀(MLC)의 저항 레벨을 리드 하기 위해, 서로 다른 레벨을 가지는 다수의 구동 바이어스(VBIAS_H~VBIAS_L) 및 바이어싱 신호(PBIAS1~PBIAS3)를 이용하여 센싱 노드(VSA)에 계단 형태의 리드 바이어스(Icell)를 제공한다. 구체적으로, 순차적으로 바이어싱 신호(PBIAS1~PBIAS3)가 인에이블되면, 리드 바이어스 제공부(131~133)가 순차적으로 인에이블되고, 센싱 노드(VSA)에 구동 바이어스(VBIAS_H~VBIAS_L)가 순차적으로 전달될 수 있다. 따라서, 계단 형태의 리드 바이어스(Icell)가 제공될 수 있다. 계단 형태의 리드 바이어스(Icell)를 이용하여 멀티 레벨 메모리 셀(MLC)의 저항 레벨을 이용하여 멀티 레벨 메모리 셀(MLC)의 저항 레벨을 리드하는 방법에 대해서는 도 3 및 도 4를 이용하여 설명한 것과 실질적으로 동일하므로, 이에 대한 구체적인 설명은 생략한다. 다만, 도 4에서는 1회의 리드 사이클 내에 제공되는 계단 형태의 제어 바이어스(VBIAS)가 도시되어 있으나, 1회의 리드 사이클 내에 멀티 레벨 메모리 셀(MLC)에 제공되는 계단 형태의 리드 바이어스(Icell) 역시 이와 실질적으로 유사하게 적용될 수 있음을 알 수 있을 것이다.
각각의 리드 바이어스 제공부(131~133)는 승압 전압(VPP)과 노드(N01~N03) 사이에 커플링되고 바이어싱 신호(PBIASB1~ PBIASB3)를 게이트로 인가받는 PMOS 트랜지스터(MP21~MP23)와, 노드(N01~N03)와 센싱 노드(VSA) 사이에 커플링되고 구동 바이어스(VBIAS_L~VBIAS_H)를 게이트로 인가받는 PMOS 트랜지스터(MP31~MP33)일 수 있다. PMOS 트랜지스터(MP21~MP23, MP31~MP33)가 형성된 기판 영역은 각각 승압 전압(VPP)과 커플링되어 있을 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 몇몇 실시예들에 따른 멀티 레벨 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 각 블록을 예시적으로 도시한 회로도이다.
도 3은 본 발명의 몇몇 실시예들에 따른 멀티 레벨 비휘발성 메모리 장치에서 사용되는, 멀티 레벨 메모리 셀의 저항 레벨을 설명하기 위한 도면이다.
도 4는 본 발명의 몇몇 실시예들에 따른 멀티 레벨 비휘발성 메모리 장치에서 사용되는 계단 형태의 제어 바이어스를 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 멀티 레벨 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 6은 도 5에 도시된 구동 바이어스 생성기의 예시적 회로도이다.
도 7은 도 5에 도시된 멀티 레벨 비휘발성 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 몇몇 다른 실시예들에 따른 멀티 레벨 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 9는 도 8에 도시된 각 블록을 예시적으로 도시한 회로도이다.
(도면의 주요부분에 대한 부호의 설명)
10: 메모리 셀 어레이 20: 컬럼 선택 회로
30: 로우 선택 회로 100, 101: 리드 회로
110: 디스차지부 120: 프리차지부
130~133: 리드 바이어스 제공부 140: 클램핑부
150: 센싱부 160: 래치부
200: 제어 바이어스 발생 회로 210: 구동 바이어스 생성기
220a, 220b, 220c: 스위치 230: 펄스 제어기

Claims (5)

  1. 저장되는 데이터에 따라 저항 레벨이 변하는 멀티 레벨 메모리 셀; 및
    상기 멀티 레벨 메모리 셀에 계단 형태의 리드 바이어스를 제공하여, 상기 멀티 레벨 메모리 셀의 저항 레벨을 리드하는 리드 회로를 포함하는 멀티 레벨 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 계단 형태는 올라가는 계단 형태 또는 내려가는 계단 형태인 멀티 레벨 비휘발성 메모리 장치.
  3. 제 1항에 있어서,
    상기 리드 회로는 1회의 리드 사이클 내에, 상기 멀티 레벨 메모리 셀에 상기 계단 형태의 리드 바이어스를 제공하는 멀티 레벨 비휘발성 메모리 장치.
  4. 제 1항에 있어서,
    상기 리드 회로는 서로 다른 레벨을 가지는 다수의 구동 바이어스를 제공받아, 상기 계단 형태의 리드 바이어스를 제공하는 다수의 리드 바이어스 제공부를 포함하되,
    상기 각 리드 바이어스 제공부는 상기 각 구동 바이어스와 커플링되는 멀티 레벨 비휘발성 메모리 장치.
  5. 제 4항에 있어서, 상기 리드 회로는
    상기 멀티 레벨 비트 메모리 셀과 커플링된 비트 라인과,
    상기 비트 라인과 커플링된 센싱 노드를 더 포함하며,
    상기 다수의 리드 바이어스 제공부는 바이어싱 신호에 응답하여 상기 다수의 구동 바이어스를 상기 센싱 노드에 순차적으로 전달하는 멀티 레벨 비휘발성 메모리 장치.
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