KR20090131189A - 저항체를 이용한 비휘발성 메모리 장치 - Google Patents

저항체를 이용한 비휘발성 메모리 장치 Download PDF

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Abstract

저항체를 이용한 비휘발성 메모리 장치가 제공된다. 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 메모리 블록들로, 메모리 블록들은 메모리 블록 그룹들로 구분되고 각 메모리 블록 그룹은 두개 이상의 메모리 블록들을 포함하는 메모리 블록들, 메모리 블록들에 공통되도록 배치된 메인 워드 라인, 및 각 메모리 블록에 대응되도록 배치된 서브 워드 라인들을 포함하되, 각 메모리 블록 그룹 내에 배치되는 서브 워드 라인들은 서로 전기적으로 연결되며, 서로 다른 메모리 블록 그룹 내에 배치되는 서브 워드 라인들과는 서로 전기적으로 분리된다.
Figure P1020080057042
메인 워드 라인, 서브 워드 라인

Description

저항체를 이용한 비휘발성 메모리 장치{Nonvolatile memory device using variable resistive element}
본 발명은 저항체를 이용한 비휘발성 메모리 장치에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 장치에는 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 가변 저항체의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
여기서, 상변화 메모리 장치를 예를 들어 설명하면, 상변화 물질은 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는데, 결정 상태의 상변화 물질은 저항이 낮고 비정질 상태의 상변화 물질은 저항이 높다. 따라서, 결정 상태는 셋(set) 데이터 또는 0데이터로 정의하고 비정질 상태는 리셋(reset) 데이터 또는 1데이터로 정의할 수 있다.
본 발명이 해결하고자 하는 과제는, 리드 퍼포먼스가 향상된 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 태양에 따른 비휘발성 메모리 장치는 메모리 블록들로, 메모리 블록들은 메모리 블록 그룹들로 구분되고 각 메모리 블록 그룹은 두개 이상의 메모리 블록들을 포함하는 메모리 블록들, 메모리 블록들에 공통되도록 배치된 메인 워드 라인, 및 각 메모리 블록에 대응되도록 배치된 서브 워드 라인들을 포함하되, 각 메모리 블록 그룹 내에 배치되는 서브 워드 라인들은 서로 전기적으로 연결되며, 서로 다른 메모리 블록 그룹 내에 배치되는 서브 워드 라인들과는 서로 전기적으로 분리된다
상기 과제를 달성하기 위한 본 발명의 다른 태양에 따른 비휘발성 메모리 장치는 메모리 블록들로, 메모리 블록들은 메모리 블록 그룹들로 구분되고, 각 메모리 블록 그룹은 두개 이상의 메모리 블록들을 포함하는 메모리 블록들, 메모리 블록들에 공통되어 배치된 메인 워드 라인, 각 메모리 블록에 대응되도록 배치된 서브 워드 라인들, 및 적어도 하나의 메모리 블록의 일측과 타측에는 배치된 서로 다 른 제1 및 제2 서브 워드 라인 드라이버를 포함하되, 각 메모리 블록 그룹 내에 배치되는 서브 워드 라인들은 서로 전기적으로 연결되며, 서로 다른 메모리 블록 그룹 내에 배치되는 서브 워드 라인들과는 서로 전기적으로 분리되며, 제1 서브 워드 라인 드라이버는 풀업 소자를 포함하지 않으며, 메인 워드 라인에 인가된 신호에 응답하여 서브 워드 라인의 레벨을 풀다운시키는 풀다운 소자를 포함하고, 제2 서브 워드 라인 드라이버는 메인 워드 라인에 인가된 신호에 응답하여 서브 워드 라인의 레벨을 풀업시키는 풀업 소자와 메인 워드 라인에 인가된 신호에 응답하여 서브 워드 라인의 레벨을 풀다운시키는 풀다운 소자를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 본 발명의 실시예들은 상변화 메모리 장치(PRAM: Phase change Random Access Memory)를 이용하여 설명할 것이다. 그러나, 본 발명은 저항성 메모리 장치(RRAM: Resistive RAM), 강유전체 메모리 장치(FRAM: Ferroelectric RAM)과 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 1 및 도 2는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 블록도이다.
도 1 및 도 2를 참고하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치()는 다수의 메모리 뱅크(BANKi: i=0~15), 로우 디코더(110), 컬럼 디코더(130), 입출력 회로(140) 등을 포함한다. 도면에서는 설명의 편의를 위하여, 8개의 뱅크, 7개의 섹터를 예로 드나, 이에 제한되는 것은 아니다. 또한 도 2는 도 1의 다수의 메모리 뱅크(BANKi: i=0~15) 중 BANK8에 대해서 예를 들어 설명하나, 다른 메모리 뱅크에 동일하게 적용될 수 있음은 자명하다.
다수의 메모리 뱅크(BANKi: i=0~15)는 각각 매트릭스 형태로 배열된 다수의 비휘발성 메모리 셀을 포함한다. 이러한 메모리 뱅크(BANKi: i=0~15)는 계층적으로 구분될 수 있는데, 도시된 바와 같이 각 메모리 뱅크(BANKi: i=0~15)는 다수의 메모리 섹터(SECTORj; j=0~7)를 포함하고, 각 메모리 섹터(SECTORj; j=0~7)는 다수의 메모리 블록(BLKk: k=0~15)을 포함할 수 있다.
로우 디코더(110)는 메모리 뱅크(BANKi: i=0~15)에서의 로우 어드레스를 지정하고, 컬럼 디코더(130)는 메모리 뱅크(BANKi: i=0~15)에서의 컬럼 어드레스를 지정한다. 입출력 회로(140)는 라이트 회로 및 리드 회로를 포함하며, 메모리 뱅크(BANKi: i=0~15)에 데이터를 라이트하거나 메모리 뱅크(BANKi: i=0~15)로부터 데이터를 리드할 수 있다.
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 레이아웃으로, 도 2의 제1 메모리 섹터(SECTOR0)를 구체적으로 도시한 도면이다. 도 4는 도 3의 제1 메모리 블록(BLK0)을 자세히 나타낸 회로도이다.
도 3 및 도 4를 참고하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 다수의 메모리 블록(BLKk: k=0~15), 메인 워드 라인(MWL0~MWLm), 서브 워드 라인(SWL0~SWL15), 다수의 서브 워드 라인 드라이버(SWD0~SWD17)를 포함한다.
여기서, 각 메모리 블록(BLKk: k=0~15)은 대응되는 각 서브 워드 라인 드라이버(SWD0~SWD17)에 의해 구분된다. 또한, 다수의 메모리 블록(BLKk: k=0~15)은 메모리 블록 그룹들(G1, G2)로 구분되고, 각 메모리 블록 그룹(G1, G2)은 두개 이상의 메모리 블록(BLKk: k=0~15)을 포함한다. 도면에서는 설명의 편의를 위하여 다수의 메모리 블록(BLKk: k=0~15)이 G1, G2 두개의 메모리 블록 그룹으로 구분되는 것을 도시하였으나, 이에 한정하는 것은 아니며 본 발명의 몇몇 다른 실시예들에서는 두개 이상의 메모리 블록 그룹으로 구분될 수도 있다.
다수의 메모리 블록(BLKk: k=0~15)은 각각 다수의 비휘발성 메모리 셀(MC)의 행렬을 포함한다. 다수의 비휘발성 메모리 셀(MC)의 행(row)은 각 워드 라인과 커플링되고, 다수의 비휘발성 메모리 셀(MC)의 열(column)은 비트 라인(BL0~BLn)과 커플링된다.
비휘발성 메모리 셀(MC)은 결정 상태 또는 비정질 상태에 따라 서로 다른 저항값을 갖는 상변화 물질을 구비하는 가변 저항 소자(RC)와, 가변 저항 소자(RC)에 흐르는 전류를 제어하는 억세스 소자(AC)를 포함할 수 있다. 여기서, 억세스 소자(AC)는 가변 저항 소자(RC)와 직렬로 커플링된 다이오드, 트랜지스터 등일 수 있다. 도 4에서는 예시적으로 억세스 소자(AC)로서 다이오드를 도시하였으나, 이에 한정되는 것은 아니다. 이와 같이 억세스 소자(AC)로서 다이오드를 사용하는 상변화 비휘발성 메모리 셀을 다이오드 제어 상변화 비휘발성 메모리 셀(diode-controlled PRAM cell)이라고 한다. 또한, 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다.
여기서, 워드 라인은 다수의 메인 워드 라인(MWL0~MWLm)과 다수의 서브 워드 라인(SWL0~SWL15)을 이용한 계층적(hierarchiral) 워드 라인 구조로 구현될 수 있다. 자세히 설명하면, 각 메인 워드 라인(MWL0~MWLm)은 다수의 메모리 블록(BLKk: k=0~15)에 공통되도록 배치된다. 그리고, 각 서브 워드 라인(SWL0~SWL15)은 각 메모리 블록(BLKk: k=0~15)에 대응되도록 배치되며 서브 워드 라인 드라이버(SWD0~SWD17)를 통해서 메인 워드 라인(MWL0~MWLm)과 커플링한다.
서브 워드 라인 드라이버(SWD0~SWD17)는 각 메인 워드 라인(MWL0~MWLm)과 각 서브 워드 라인(SWL0~SWL15) 사이에 커플링되고, 메인 워드 라인(MWL0~MWLm)에 인가되는 신호에 응답하여 서브 워드 라인들(SWL0~SWL15)의 레벨을 조절한다. 서브 워드 라인 드라이버(SWD0~SWD17)는 예를 들어, 메인 워드 라인(MWL0~MWLm)에 하이 레벨의 신호가 인가되면 서브 워드 라인(SWL0~SWL15)을 디스차지시키며, 로우 레벨의 신호가 인가되면 서브 워드 라인(SWL0~SWL15)을 접지 전압보다 높은 소정의 전압 레벨로 유지시킨다.
도면에서는 모든 메모리 블록(BLKk: k=0~15)의 양측에 서브 워드 라인 드라이버(SWD0~SWD17)가 배치되어 메모리 블록 그룹(예, G1)의 양측에 각각 서브 워드 라인 드라이버(예, SWD0, SWD8) 배치된 것으로 도시하였지만, 이에 제한되는 것은 아니다. 예를 들어, 본 발명의 다른 몇몇 실시예들에서 서브 워드 라인 드라이버는 각 메모리 블록마다 하나씩만 대응되어 배치되어, 메모리 블록 그룹의 일측에만 서브 워드 라인 드라이버가 배치될 수도 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치에서, 동일한 메모리 블록 그룹(예, G1) 내에 배치되는 서브 워드 라인들(예, SWL0~SWL7)은 전기적으로 연결되는 반면, 서로 다른 메모리 블록 그룹(G1, G2) 내에 배치되는 서브 워드 라인들(SWL1~SWL7, SWL8~SWL15)은 전기적으로 분리된다. 즉, 제1 메모리 블록 그룹(G1) 내에 배치된 서브 워드 라인들(SWL0~SWL7)은 제2 메모리 블록(G2) 내에 배치된 서브 워드 라인들(SWL8~SWL15)과는 서로 전기적으로 분리될 수 있다.
이에 의해, 각 서브 워드 라인(SWL0~SWL15)에서 바라보는 다수의 메모리 블록(BLKk: k=0~15)까지의 커패시턴스(capacitance)는 상대적으로 작아질 수 있다. 즉, 리드 동작시 비트 라인(BL0~BLn)을 일정 바이어스 레벨로 클램핑하고 프리차지한 결과 제공되는 전류(I) 및/또는 리드 회로(140_a)의 리드 바이어스 제공부(146)에서 제공되는 리드 전류에 의해 서브 워드 라인(SWL0~SWL15)의 전압 레벨이 상승하는 것을 방지할 수 있다. 따라서, 리드 동작시 비휘발성 메모리 셀(MC)에 저장된 저항 레벨보다 더 높은 레벨의 저항이 리드되는 것을 방지하여, 리드 동작시 퍼포먼스가 향상될 수 있다. 이에 대해서는 도 5a 내지 도 6을 참고하여 구체적으로 후술하기로 한다.
또한, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 두개 이상의 메모리 블록(BLKk: k=0~15)을 포함하는 메모리 블록 그룹(G1, G2) 별로 배치된 서브 워드 라인들(예, SWL0~SWL8, SWL8~SWL15)이 서로 전기적으로 분리되므로, 각 메모리 블록(BLKk: k=0~15) 별로 배치된 서브 워드 라인(SWL1~SWL15)이 모두 전기적으로 분리된 경우에 비하여 레이아웃 측면에서 유리하다. 예를 들어, 모든 서브 워드 라인(SWL0~SWL15)이 전기적으로 분리되어 있는 경우에는, 서브 워드 라인(SWL0~SWL15)에 대응되어 배치되는 서브 워드 라인 드라이버의 수가 증가하여 레이아웃 면적이 커질 수 있으므로, 레이아웃 측면에서 불리하다.
다수의 비트 라인(BL0~BLn)은 컬럼 선택 회로(50)를 통하여 입출력 회로(도 1의 140 참조)의 리드 회로(140_a)와 선택적으로 커플링된다. 여기서 컬럼 선택 회로(50)는 컬럼 디코더(도 1의 130 참조)에서 제공되는 컬럼 선택 신호(Y1~Yn)에 응답하여 선택적으로 턴온되는 트랜지스터를 포함할 수 있다.
리드 회로(140_a)는 메모리 블록(BLKk: k=0~15) 내에서 선택된 비휘발성 메 모리 셀에 저장된 데이터를 리드하기 위한 회로로서, 도 4에 도시되어 있는 바와 같이, 디스차지부(141), 프리차지부(144), 클램핑부(142), 리드 바이어스 제공부(146), 센싱부(148)를 포함할 수 있다.
디스차지부(141)는 리드 동작에 선행되어 디스차지 신호(PDIS)에 응답하여, 선택된 비휘발성 메모리 셀과 커플링된 비트 라인(예를 들어, BL0) 및/또는 센싱 노드(VSA)를 일정 레벨, 예를 들어, 접지 전압(VSS)으로 디스차지한다.
프리차지부(144)는 리드 동작 내의 프리차지 기간 동안 센싱 노드(VSA)를 일정 레벨, 예를 들어, 전원 전압(VCC)으로 프리차지시킨다. 여기서 프리차지부(144)는 프리차지 신호(PCHB)를 게이트로 인가받는 PMOS 트랜지스터로서, PMOS 트랜지스터가 형성된 기판 영역은 승압 전압(VPP)과 커플링되어 있을 수 있다.
클램핑부(142)는 클램핑 제어 신호(VCMP)에 응답하여, 비트 라인(BL0)을 일정 바이어스 레벨, 예를 들어, 리드하기 적절한 범위 내로 클램핑시킨다. 구체적으로, 상변화 물질의 임계 전압(Vth) 이하의 소정 레벨로 클램핑시킨다. 임계 전압(Vth) 이상의 레벨이 되면, 선택된 멀티 레벨 메모리 셀(MLC)의 상변화 물질의 상이 변화할 수 있기 때문이다.
리드 바이어스 제공부(146)는 선택된 비휘발성 메모리 셀(MC)의 저항 레벨을 리드하기 위해, 제어 바이어스(VBIAS)에 응답하여 센싱 노드(VSA)에 리드 바이어스를 제공한다. 리드 바이어스 제공부(146)는 승압 전압(VPP)과 커플링되고 바이어싱 신호(PBIASB)를 게이트로 인가받는 PMOS 트랜지스터와, 센싱 노드(VSA)에 커플링되고 제어 바이어스(VBIAS)를 게이트로 인가받는 PMOS 트랜지스터를 포함할 수 있다. PMOS 트랜지스터들이 형성된 기판 영역은 각각 승압 전압(VPP)과 커플링되어 있을 수 있다.
센싱부(148)는 센싱 노드(VSA)의 레벨과 기준 바이어스(VREF)의 레벨을 비교하여, 비교 결과(SA_OUT)를 출력한다. 예를 들어, 센싱 노드(VSA)의 레벨이 기준 바이어스의 레벨(VREF)보다 높으면 하이 레벨의 비교 결과(SA_OUT)가 출력되고, 센싱 노드(VSA)의 레벨이 기준 바이어스의 레벨(VREF)보다 낮으면 로우 레벨의 비교 결과(SA_OUT)가 출력될 수 있다.
이하 도 4 내지 도 6을 참고하여, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작에 대하여 구체적으로 설명한다.
도 5a는 종래의 비휘발성 메모리 장치의 리드 동작을 설명하는 도면이고, 도 5b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 리드 동작을 설명하는 도면이다. 도 5a와 도 5b에서는 설명의 편의를 위하여 다수의 서브 워드 라인 드라이버로 풀다운 소자만을 도시하였으나, 이에 한정하는 것은 아니며 다수의 서브 워드 라인 드라이버 중 적어도 하나는 풀업 소자를 포함할 수 있을 것이다. 또한 도 5a와 도 5b에서는 메모리 블록(BLK7, BLK 8)에서 제공되는 전류가 인접하는 메모리 블록(BLK6, BLK 9)의 서브 워드 라인(SWL6, SWL9)로 흐르지 않는 것으로 도시하였으나, 주위에 상대적으로 많은 수의 메모리 블록이 배치되는 서브 워드 라인에 상대적으로 더 많은 전류가 흐르는 것을 설명하기 위한 것으로서, 이에 한정하는 것은 아니다. 도 6은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 타이밍도이다. 도 6의 a는 도 5a의 모든 서브 워드 라인이 전기적으로 연결되는 경우이고, b는 도 5b와 같이 모든 서브 워드 라인이 전기적으로 연결되지 않은 경우이다.
우선 도 4 및 도 6을 참고하면, 리드 동작시 비트 라인(BL0~BLn)은 우선, 시간 t1~t2에서 리드 회로(140_a)의 클램핑부(142)와 프리차지부(144)에 의해 일정 바이어스 레벨로 클램핑되어 프리차지된다. 그리고 시간 t2~t3에서 메인 워드 라인(MWL0~MWLm)에서 제공되는 예를 들어, 하이 레벨의 신호에 응답하여 서브 워드 라인(SWL0~SWL15)은 접지 전압과 커플링되어 디스차지되다. 이 때, 센싱부(148)는 디스차지에 의해 변경되는 센싱 노드(VSA)의 레벨과 기준 바이어스(VREF)의 레벨을 비교하여 비교 결과(SA_OUT)를 출력한다.
그런데, 비트 라인(BL0~BLn)이 일정 바이어스 레벨로 클램핑되어 프리차지될 경우, 각 비트 라인(BL0~BLn)에 커플링된 비휘발성 메모리 셀(MC)의 가변 저항 소자(RC)의 저항 레벨이 서로 다르기 때문에 서브 워드 라인(SWL0~SWL15)을 통하여 전류가 접지 전압으로 흘러서 서브 워드 라인(SWL0~SWL15)의 전압 레벨이 상승할 수 있다.
예를 들어, 각 비휘발성 메모리 셀(MC)의 억세스 소자(AC)의 문턱 전압(Vth)이 0.8 V 이고 비트 라인(BL0~BLn)이 약 1.3 V로 클램핑된 경우, 저항이 1 MΩ인 가변 저항 소자(RC)가 커플링된 비트 라인(BL0~BLn)에는 가변 저항 소자(RC)에 의한 전압 강하와 억세스 소자(AC)의 문턱 전압에 의해 전류가 실질적으로 흐르지 않을 수 있다. 반면에, 저항이 50 KΩ인 가변 저항 소자(RC)에 커플링된 비트 라인(BL0~BLn)은 가변 저항 소자(RC)에 의한 전압 강하가 실질적으로 크지 않아서 서 브 워드 라인(예, SWL0~SWL7)을 통하여 전류가 흐를 수 있다. 따라서, 저항이 50 KΩ인 가변 저항 소자(RC)에 커플링된 서브 워드 라인(예, SWL0~SWL7)의 전압 레벨은 저항이 1 MΩ인 가변 저항 소자(RC)에 커플링된 서브 워드 라인(예, SWL0~SWL7)의 전압 레벨보다 상승하여 비휘발성 메모리 셀(MC)에 저장된 저항 레벨보다 더 큰 값이 리드될 수 있다. 즉, 셋 저항의 저항 레벨이 실제로 저장된 저항 레벨보다 더 큰 값이 리드될 수 있으므로, 센싱 마진이 줄어들어 리드 동작시 오류가 발생할 수 있다.
특히, 도 5a와 같이 하나의 메인 워드 라인(예, MWL0)이 공통으로 배치되는 다수의 메모리 블록(BLKk: k=0~15)에서 각 메모리 블록(BLKk: k=0~15)에 대응되어 배치되는 모든 서브 워드 라인(SWL0~SWL15)이 전기적으로 연결될 경우, 서브 워드 라인(SWL0~SWL15)의 위치에 따라 서브 워드 라인(SWL0~SWL15)에서 바라보는 다수의 메모리 블록(BLKk: k=0~15)까지의 커패시턴스가 상대적으로 큰 경우가 발생하여 리드 동작시 오류가 발생할 수 있다. 즉, 리드 동작시 서브 워드 라인(SWL0~SWL15)이 접지 전압과 커플링되어 다수의 메모리 블록(BLKk: k=0~15) 내의 비트 라인(BL0~BLn)에서 서브 워드 라인(SWL0~SWL15)으로 전류가 제공될 수 있으므로, 서브 워드 라인(SWL0~SWL15)에서 바라보는 다수의 메모리 블록(BLKk: k=0~15)까지의 커패시턴스가 상대적으로 큰 경우 비휘발성 메모리 셀(MC)에 저장된 저항 레벨보다 더 큰 값이 리드될 수 있다.
구체적으로, 리드 동작시 비트 라인(BL0~BLn)을 일정 바이어스 레벨로 클램핑하고 프리차지한 결과 제공되는 전류(I) 및/또는 리드 회로(140_a)의 리드 바이 어스 제공부(146)에서 제공되는 리드 전류는 서브 워드 라인(SWL0~SWL15)을 통하여 서브 워드 라인 드라이버(SWD0~SWD17)의 접지 전압으로 빠져나간다. 그런데, 주위에 상대적으로 많은 수의 메모리 블록(BLKk: k=0~15)이 배치되는 서브 워드 라인 드라이버(예, SWD8)는, 그렇지 않은 서브 워드 라인 드라이버(예, SWD6, SWD10)보다 더 많은 양의 전류가 접지 전압으로 빠져나갈 수 있으므로, 이에 커플링된 서브 워드 라인(예, SWL7, SWL8)의 전압 레벨은 그렇지 않은 서브 워드 라인(예, SWL6, SWL9)의 전압 레벨보다 상대적으로 높을 수 있다. 또한, 서브 워드 라인(예, SWL7, SWL8)의 전압 레벨이 상대적으로 높아짐으로 인해서 센싱 노드(VSA)의 전압 레벨 역시 상대적으로 높아질 수 있다. 이에 의해, 리드 동작시 비휘발성 메모리 셀(MC)에 저장된 저항 레벨보다 더 높은 레벨의 저항을 리드할 수 있으므로, 리드 동작시 오류가 발생할 수 있다.
하지만 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 도 5b에 도시된 것과 같이 동일한 메모리 블록 그룹(G1, G2) 내에 배치되는 서브 워드 라인들(SWL0~SWL15)은 전기적으로 연결되는 반면, 다른 메모리 블록 그룹(G1, G2) 내에 배치되는 서브 워드 라인들(SWL0~SWL7, SWL8~SWL15)은 전기적으로 분리된다. 즉, 하나의 메인 워드 라인(MWL0~MWLm)이 공통으로 배치되는 다수의 메모리 블록(BLKk: k=0~15)에 있어서, 각 메모리 블록(BLKk: k=0~15)에 대응되어 배치되는 모든 서브 워드 라인(SWL0~SWL15)이 전기적으로 연결되어 있지 않다. 이에 의해, 각 서브 워드 라인(SWL0~SWL15)에서 바라보는 다수의 메모리 블록(BLKk: k=0~15)까지의 커패시턴스는 상대적으로 작아질 수 있다.
구체적으로, 제1 메모리 블록(G1)의 서브 워드 라인(예, SWL7)과 제2 메모리 블록(G2)의 서브 워드 라인(예, SWL8)이 전기적으로 분리되어, 주위에 상대적으로 많은 수의 메모리 블록(BLKk: k=0~15)이 배치되는 서브 워드 라인 드라이버(예, SWD8)의 경우에도 도 5a에 도시된 비휘발성 메모리 장치와 달리 많은 양의 전류가 서브 워드 라인 드라이버(예, SWD8)을 통해서 접지 전압으로 빠져나가지 않는다. 즉, 제2 메모리 블록(G2)의 메모리 블록(예, BLK8, BLK9)에서 제공되는 전류는 제1 메모리 블록(G1)의 서브 워드 라인 드라이버(예, SWD8)를 통해서 접지 전압으로 빠져나가지 않는 것이다.
이에 의해, 본 발명의 실시예들에 따른 메모리 장치는 도 6에 도시된 것과 같이 도 5a의 모든 서브 워드 라인(SWL0~SWL15)이 전기적으로 연결되는 경우보다 비트 라인(BL0~BLn)을 일정 바이어스 레벨로 클램핑하고 프리차지한 결과 제공되는 전류 및/또는 리드 회로의 리드 바이어스 제공부에서 제공되는 리드 전류에 의해 서브 워드 라인(SWL0~SWL15)의 전압 레벨이 상승하는 것을 방지할 수 있다. 따라서, 리드 동작시 비휘발성 메모리 셀(MC)에 저장된 저항 레벨보다 더 높은 레벨의 저항을 리드하는 것을 방지하여, 리드 동작시 오류를 줄일 수 있다.
도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 회로도로, 도 3의 레이아웃을 자세히 표시하였다.
도 7을 참고하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 다수의 메모리 블록(BLKk: k=0~15), 메인 워드 라인(MWL0~MWLm), 서브 워드 라인(SWL0~SWL15) 및 다수의 서브 워드 라인 드라이버(SWD0~SWD17)를 포함한다.
여기서 다수의 메모리 블록(BLKk: k=0~15)은 메모리 블록 그룹들(G1, G2)로 구분되고, 각 메모리 블록 그룹(G1, G2)은 두개 이상의 메모리 블록(BLKk: k=0~15)을 포함한다. 또한, 각 메인 워드 라인(MWL0~MWLm)은 다수의 메모리 블록(BLKk: k=0~15)에 공통되도록 배치되고, 각 서브 워드 라인(SWL0~SWL15)은 각 메모리 블록(G1, G2)에 대응되도록 배치된다.
이에 의해, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서, 동일한 메모리 블록 그룹(예, G1) 내에 배치되는 서브 워드 라인들(예, SWL1~SWL7)은 전기적으로 연결되는 반면, 서로 다른 메모리 블록 그룹(G1, G2) 내에 배치되는 서브 워드 라인들(SWL0~SWL7, SWL8~SWL15)은 전기적으로 분리된다. 따라서, 각 서브 워드 라인(SWL0~SWL15)에서 바라보는 다수의 메모리 블록(BLKk: k=0~15)까지의 커패시턴스가 상대적으로 작아질 수 있어서, 리드 동작시 비휘발성 메모리 셀(MC)에 저장된 저항 레벨보다 더 높은 레벨의 저항이 리드되는 것을 방지하여, 리드 동작시 퍼포먼스가 향상될 수 있다. 또한 모든 서브 워드 라인(SWL0~SWL15)가 전기적으로 분리되는 경우에 비하여 레이아웃 측면에서 유리하다.
서브 워드 라인(SWL0~SWL15)은 메인 워드 라인(MWL0~MWLm)과 서브 워드 라인 드라이버(SWD0~SWD17)를 통해서 커플링되며, 각 서브 워드 라인(SWL0~SWL15)에는 적어도 하나의 서브 워드 라인 드라이버(SWD0~SWD17)가 대응되어 배치된다. 구체적으로, 모든 메모리 블록(BLKk: k=0~15)의 양측에 서브 워드 라인 드라이버(SWD0~SWD17)가 배치되어 메모리 블록 그룹(예, G1)의 양측에 각각 서브 워드 라인 드라이버(예, SWD0, SWD8)가 배치될 수 있다.
여기서 서브 워드 라인 드라이버(SWD0~SWD17)는 적어도 하나의 제1 워드 라인 드라이버(210)와 적어도 하나의 제2 워드 라인 드라이버(220)를 포함한다. 제1 워드 라인 드라이버(210)와 제2 워드 라인 드라이버(220)는 도 7에 도시된 바와 같이 교대로 배치될 수 있다. 하지만 이에 한정하는 것은 아니며, 본 발명의 다른 실시예들에서는 예를 들어, 제2 워드 라인 드라이버가 메모리 블록 그룹의 중앙에 배치되고, 나머지에는 제1 워드 라인 드라이버가 배치되는 등 제1 워드 라인 드라이버와 제2 워드 라인 드라이버가 다양한 형태로 배치될 수 있다.
제1 서브 워드 라인 드라이버(210)는 풀업 소자는 포함하지 않고, 메인 워드 라인(MWL0~MWLm)에 인가된에 응답하여 서브 워드 라인(SWL0~SWL15)의 전압 레벨을 풀다운시키는 풀다운 소자(214)를 포함한다.
예를 들어, 제1 서브 워드 라인 드라이버(210)의 풀다운 소자(214)는 서브 워드 라인(SWL0~SWL15)과 접지 전압(VSS) 사이에 연결된 제1 NMOS 트랜지스터(MN1)를 포함할 수 있다. 여기서 제1 NMOS 트랜지스터(MN1)의 게이트에는 메인 워드 라인(MWL0~MWLm)으로부터 신호가 인가되어 제1 NMOS 트랜지스터(MN1)가 온/오프될 수 있다.
제2 서브 워드 라인 드라이버(220)는 메인 워드 라인(MWL0~MWLm)에 인가된 신호에 응답하여 서브 워드 라인(SWL0~SWL15)의 전압 레벨을 풀업시키는 풀업 소자(222)와, 메인 워드 라인(MWL0~MWLm)에 인가된 신호에 응답하여 서브 워드 라인(SWL0~SWL15)의 전압 레벨을 풀다운시키는 풀다운 소자(224)를 포함한다.
예를 들어, 제2 서브 워드 라인 드라이버(SWD0~SWD17)의 풀업 소자(222)는 전원 전압(VDD)과 서브 워드 라인(SWL0~SWL15) 사이에 연결된 PMOS 트랜지스터(MP)를 포함하고, 풀다운 소자(224)는 서브 워드 라인(SWL0~SWL15)과 접지 전압(VSS) 사이에 연결된 제2NMOS 트랜지스터(MN3)를 포함할 수 있다. PMOS 트랜지스터(MP) 및 제2 NMOS 트랜지스터(MN3)의 게이트에는 메인 워드 라인(MWL0~MWLm)으로부터 신호가 인가되어 PMOS 트랜지스터(MP) 및 제2 NMOS 트랜지스터(MN3)가 온/오프될 수 있다.
이러한 제 1 및 제2 서브 워드 라인 드라이버(SWD0~SWD17)는 라이트 동작 또는 리드 동작시 선택된 비휘발성 메모리 셀(MC)에 전류 패스(current path)를 제공한다. 구체적으로, 제1 및 제2 서브 워드 라인 드라이버(SWD0~SWD17)의 풀다운 소자(214, 224)는 메인 워드 라인(MWL0~MWLm)에 인가된 신호에 응답하여 턴온되어 비휘발성 메모리 셀(MC)을 관통한 전류가 접지 전압(VSS)으로 빠져나갈 수 있는 전류 경로를 형성한다. 반면에 제2 서브 워드 라인 드라이버(220)의 풀업 소자(222)는 비휘발성 메모리 장치가 동작하지 않는 경우(예를 들어, 스탠바이 기간(standby period))에 턴온되어 서브 워드 라인(SWL0~SWL15)의 전압 레벨을 소정의 레벨로 유지한다.
이상에서 도 7을 참고하여, 서브 워드 라인 드라이버가 풀다운 소자만을 포함하는 제1 서브 워드 라인 드라이버와 풀다운 소자 및 풀업 소자를 포함하는 제2 서브 워드 라인 드라이버를 포함하는 것으로 설명하였으나, 이에 한정하는 것은 아니다. 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치에서 서브 워드 라인 드라이버는 모두 풀다운 소자와 풀업 소자를 포함할 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1 및 도 2는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 블록도이다
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 레이아웃이다.
도 4는 도 3의 제1 메모리 블록(BLK0)을 자세히 나타낸 회로도이다.
도 5a는 종래의 비휘발성 메모리 장치의 리드 동작을 설명하는 도면이다.
도 5b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 리드 동작을 설명하는 도면이다.
도 6은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 회로도이다.
(도면의 주요부분에 대한 부호의 설명)
100: 비휘발성 메모리 장치 110: 로우 디코더
130: 컬럼 디코더 140: 입출력 회로
140_a: 리드 회로 141: 디스차지부
142: 클램핑부 144: 프리차지부
146: 리드 바이어스 제공부 148: 센싱부
210: 제1 서브 워드 라인 드라이버
214, 224: 풀다운 소자 222: 풀업 소자
220: 제2 서브 워드 라인 드라이버

Claims (15)

  1. 메모리 블록들로, 상기 메모리 블록들은 메모리 블록 그룹들로 구분되고 상기 각 메모리 블록 그룹은 두개 이상의 메모리 블록들을 포함하는 메모리 블록들;
    상기 메모리 블록들에 공통되도록 배치된 메인 워드 라인; 및
    상기 각 메모리 블록에 대응되도록 배치된 서브 워드 라인들을 포함하되,
    상기 각 메모리 블록 그룹 내에 배치되는 서브 워드 라인들은 서로 전기적으로 연결되며, 서로 다른 메모리 블록 그룹 내에 배치되는 서브 워드 라인들과는 서로 전기적으로 분리된 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 각 메인 워드 라인과 상기 각 서브 워드 라인 사이에 커플링되고, 상기 메인 워드 라인에 인가되는 신호에 응답하여 상기 서브 워드 라인의 레벨을 조절하는 서브 워드 라인 드라이버들을 더 포함하는 비휘발성 메모리 장치.
  3. 제 2항에 있어서,
    상기 메인 워드 라인에 인가된 신호가 제1 레벨일 경우 상기 서브 워드 라인들은 디스차지되며,
    상기 메인 워드 라인에 인가된 신호가 제2 레벨일 경우 상기 서브 워드 라인들은 접지 전압 보다 높은 일정한 레벨로 유지되는 비휘발성 메모리 장치.
  4. 제 2항에 있어서,
    상기 각 메모리 블록에는 적어도 하나의 상기 서브 워드 라인 드라이버가 대응되어 배치되는 비휘발성 메모리 장치.
  5. 제 2항에 있어서,
    상기 각 메모리 블록 그룹 양끝에는 상기 서브 워드 라인 드라이버가 각각 배치되는 비휘발성 메모리 장치.
  6. 제 2항에 있어서,
    상기 서브 워드 라인 드라이버는 적어도 하나의 제1 서브 워드 라인 드라이버와 적어도 하나의 제2 서브 워드 라인 드라이버를 포함하며,
    상기 제1 서브 워드 라인 드라이버는 풀업 소자를 포함하지 않으며, 상기 메인 워드 라인에 인가된 신호에 응답하여 상기 서브 워드 라인의 레벨을 풀다운시키는 풀다운 소자와
    상기 제2 서브 워드 라인 드라이버는 상기 메인 워드 라인에 인가된 신호에 응답하여 상기 서브 워드 라인의 레벨을 풀업시키는 풀업 소자와, 상기 메인 워드 라인에 인가된 신호에 응답하여 상기 서브 워드 라인의 전압 레벨을 풀다운시키는 풀다운 소자를 포함하는 비휘발성 메모리 장치.
  7. 제 1항에 있어서,
    상기 각 메모리 블록은 비휘발성 메모리 셀들의 행렬을 포함하고,
    상기 각 서브 워드 라인은 상기 메모리 셀들의 행과 커플링되는 비휘발성 메모리 장치.
  8. 제 7항에 있어서,
    상기 각 메모리 셀들의 열과 커플링되는 비트 라인과
    상기 비트 라인에 커플링되며, 상기 비트 라인에 인가되는 전압의 레벨을 일정하게 클램핑하는 클램핑부를 더 포함하는 비휘발성 메모리 장치.
  9. 제 7항에 있어서,
    상기 비휘발성 메모리 셀은 저장되는 데이터에 따라 저항 레벨이 달라지는 비휘발성 메모리 장치.
  10. 제 9항에 있어서,
    상기 비휘발성 메모리 셀은 다이오드 제어 상변화 메모리 셀(diode-controlled PRAM cell)인 비휘발성 메모리 장치.
  11. 메모리 블록들로, 상기 메모리 블록들은 메모리 블록 그룹들로 구분되고, 상기 각 메모리 블록 그룹은 하나 이상의 메모리 블록들을 포함하는 메모리 블록들;
    상기 메모리 블록들에 공통되어 배치된 메인 워드 라인;
    상기 각 메모리 블록에 대응되도록 배치된 서브 워드 라인들; 및
    상기 적어도 하나의 메모리 블록의 일측과 타측에는 배치된 서로 다른 제1 및 제2 서브 워드 라인 드라이버를 포함하되,
    상기 각 메모리 블록 그룹 내에 배치되는 서브 워드 라인들은 서로 전기적으로 연결되며, 서로 다른 메모리 블록 그룹 내에 배치되는 서브 워드 라인들과는 서로 전기적으로 분리되며,
    상기 제1 서브 워드 라인 드라이버는 풀업 소자를 포함하지 않으며, 상기 메인 워드 라인에 인가된 신호에 응답하여 상기 서브 워드 라인의 레벨을 풀다운시키는 풀다운 소자를 포함하고,
    상기 제2 서브 워드 라인 드라이버는 상기 메인 워드 라인에 인가된 신호에 응답하여 상기 서브 워드 라인의 레벨을 풀업시키는 풀업 소자와 상기 메인 워드 라인에 인가된 신호에 응답하여 상기 서브 워드 라인의 레벨을 풀다운시키는 풀다운 소자를 포함하는 비휘발성 메모리 장치.
  12. 제 11항에 있어서,
    상기 제1 및 제2 서브 워드 라인 드라이버들은
    상기 메인 워드 라인에 제1 레벨의 신호가 인가되는 경우 상기 서브 워드 라인들을 디스차지시키며,
    상기 메인 워드 라인에 제2 레벨의 신호가 인가되는 경우 상기 서브 워드 라 인들을 접지 전압보다 높은 일정한 레벨로 유지하는 비휘발성 메모리 장치.
  13. 제 11항에 있어서,
    상기 각 메모리 블록은 비휘발성 메모리 셀들의 행렬을 포함하고,
    상기 각 서브 워드 라인은 상기 메모리 셀들의 행과 커플링되는 비휘발성 메모리 장치.
  14. 제 13항에 있어서,
    상기 각 메모리 셀들의 열과 커플링되는 비트 라인과
    상기 비트 라인에 커플링되며, 상기 비트 라인에 인가되는 전압의 레벨을 일정하게 클램핑하는 클램핑부를 더 포함하는 비휘발성 메모리 장치.
  15. 제 13항에 있어서,
    상기 비휘발성 메모리 셀은 다이오드 제어 상변화 메모리 셀인 비휘발성 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110491427A (zh) * 2018-05-15 2019-11-22 爱思开海力士有限公司 非易失性存储器装置和包括其的存储器系统

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100900135B1 (ko) * 2007-12-21 2009-06-01 주식회사 하이닉스반도체 상 변화 메모리 장치
KR102563767B1 (ko) * 2017-02-24 2023-08-03 삼성전자주식회사 메모리 장치 및 그 동작 방법
US11342019B2 (en) 2019-09-27 2022-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Compensation word line driver

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0945870A (ja) 1995-05-24 1997-02-14 Kawasaki Steel Corp 半導体メモリおよび連想メモリのレイアウト構造
JP3889848B2 (ja) * 1997-03-26 2007-03-07 株式会社ルネサステクノロジ 半導体記憶装置
JPH11260054A (ja) * 1998-01-08 1999-09-24 Mitsubishi Electric Corp ダイナミック型半導体記憶装置
KR20000043180A (ko) 1998-12-28 2000-07-15 김영환 서브 워드라인 디코더
KR100339413B1 (ko) 1999-08-16 2002-05-31 박종섭 불휘발성 강유전체 메모리 소자의 구동회로
JP2002008370A (ja) * 2000-06-21 2002-01-11 Mitsubishi Electric Corp 半導体記憶装置
JP2002216471A (ja) * 2001-01-17 2002-08-02 Mitsubishi Electric Corp 半導体記憶装置
KR100733147B1 (ko) * 2004-02-25 2007-06-27 삼성전자주식회사 상변화 메모리 장치 및 그 제조 방법
KR100630744B1 (ko) 2005-03-21 2006-10-02 삼성전자주식회사 워드라인 구동회로의 레이아웃 면적을 감소시킨 반도체메모리 장치
US7221579B2 (en) * 2005-06-13 2007-05-22 International Business Machines Corporation Method and structure for high performance phase change memory
KR100791332B1 (ko) 2006-03-03 2008-01-07 삼성전자주식회사 상변화 메모리 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110491427A (zh) * 2018-05-15 2019-11-22 爱思开海力士有限公司 非易失性存储器装置和包括其的存储器系统
CN110491427B (zh) * 2018-05-15 2023-09-01 爱思开海力士有限公司 非易失性存储器装置和包括其的存储器系统

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