JPH0945870A

JPH0945870A - 半導体メモリおよび連想メモリのレイアウト構造

Info

Publication number: JPH0945870A
Application number: JP7251197A
Authority: JP
Inventors: Masato Yoneda; 田正人米
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1995-05-24
Filing date: 1995-09-28
Publication date: 1997-02-14

Abstract

(57)【要約】【課題】高密度化、高速化および低消費電力化に対応す
ることのできる半導体メモリおよび連想メモリのレイア
ウト構造を提供の提供。【解決手段】複数のメモリワードにより構成されるメモ
リブロックを複数個持ち、メインデコーダから各メモリ
ワードに設けられたメインワード線と、サブデコーダか
ら各メモリブロックに設けられたメモリブロック選択線
と、各メモリブロックの各メモリワードに設けられたメ
モリワード選択手段とを有する半導体メモリの、半導体
チップ上のレイアウト構造であって、各メモリブロック
の各メモリワードは、複数のメモリセルを配列したメモ
リセル列が２行以上配列されてなり、これらのメモリセ
ル列には同時に全てのメモリセルをアクティブにするこ
とができる少なくとも１本のサブワード線が設けられて
いることにより、上記目的を達成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリおよ
び連想メモリのレイアウト構造に関し、詳しくは、微細
化、高速化および低消費電力化に対応する半導体メモリ
および連想メモリのレイアウト構造に関する。

【０００２】

【従来の技術】現在の半導体メモリは、大容量化される
とともにメモリアレイがブロック化され、アドレスデコ
ーダが階層化されているのが一般的であり、この類推と
して、連想メモリ（以下、ＣＡＭという）においても、
アドレスエンコーダも階層化されている。以下に、従来
の半導体メモリあるいはＣＡＭのレイアウト構造と、そ
の問題点について説明する。

【０００３】まず、図９は、従来のＳＲＡＭのレイアウ
トのブロック図である。このＳＲＡＭ１００のレイアウ
トにおいて、メモリアレイ１０２は、同一構成の複数の
メモリブロック１０２ａ，１０２ｂ，…にブロック化さ
れ、アドレスデコーダ１０４は、メインデコーダ１０６
およびサブデコーダ１０８に階層化されている。ここ
で、それぞれのメモリブロック１０２ａ，１０２ｂ，…
には、横方向に同一メモリワード１１６のメモリセル列
が配置され、縦方向にメモリワード行が配置される。ま
た、メインデコーダ１０６からは、全てのメモリブロッ
ク１０２ａ，１０２ｂ，…の同一メモリワード１１６
に、同一のメインワード信号がメインワード線１１０
ａ，１１０ｂ，…を介して供給され、サブデコーダ１０
８からは、それぞれのメモリブロック１０２ａ，１０２
ｂ，…毎に、異なるブロック選択信号（以下、ブロック
信号という）がメモリブロック選択線（以下、単にブロ
ック線という）１１２ａ，１１２ｂ，…を介して供給さ
れる。なお、このブロック図の各ブロックは、バッファ
およびＡＮＤゲートを用いて、模式的に示されている。

【０００４】このように構成されるＳＲＡＭ１００にお
いて、外部からアドレス信号がアドレスデコーダ１０４
に入力されると、例えば上位ビットがサブデコーダ１０
８によりデコードされて、それぞれのメモリブロック１
０２ａ，１０２ｂ，…に入力されるブロック信号の中の
１つがアクティブとなり、例えば下位ビットがメインデ
コーダ１０６によりデコードされて、全てのメモリブロ
ック１０２ａ，１０２ｂ，…の同一メモリワード１１６
に共通に入力されるメインワード信号の中の１つがアク
ティブとなる。それぞれのメモリワード１１６において
は、メインワード信号およびブロック信号のＡＮＤ論理
がとられ、ワード信号がサブワード線１２８を介して供
給される。このように、ＳＲＡＭ１００の外部からアド
レス信号を与えることにより、任意のメモリワード１１
６が選択される。

【０００５】ここで、図１０は、上述するＳＲＡＭのメ
モリワードの構成回路図である。このメモリワード１１
６は、同一構成の複数のメモリセル４１−１，４１−
２，…，４１−ｎから構成される。各メモリセル４１−
１，４１−２，…，４１−ｎには、互いの出力が互いの
入力に接続された、第１インバータ２０−１，２０−
２，…，２０−ｎと第２のインバータ２１−１，２１−
２，…，２１−ｎが備えられており、これらのインバー
タ対２０−１，２１−１；２０−２，２１−２；…；２
０−ｎ，２１−ｎにより、各メモリセル４１−１，４１
−２，…，４１−ｎに論理‘１’もしくは論理‘０’の
１ビットのデータが記憶される。

【０００６】また、各メモリセル４１−１，４１−２，
…，４１−ｎにおいて、第１インバータ２０−１，２０
−２，…，２０−ｎの出力は、Ｎチャンネルトランジス
タ２２−１，２２−２，…，２２−ｎを介してビット線
２３−１，２３−２，…，２３−ｎと接続されており、
このトランジスタ２２−１，２２−２，…，２２−ｎの
ゲートはサブワード線１２８に接続されている。同様
に、第２のインバータ２１−１，２１−２，…，２１−
ｎの出力は、Ｎチャンネルトランジスタ２５−１，２５
−２，…，２５−ｎを介してビットバー線２６−１，２
６−２，…，２６−ｎと接続されており、このトランジ
スタ２５−１，２５−２，…，２５−ｎのゲートもサブ
ワード線１２８に接続されている。

【０００７】このように構成されるメモリワード１１６
において、例えばメモリセル４１−１に論理‘１’のデ
ータ（第１のインバータ２０−１の出力側が論理
‘１’、第２のインバータ２１−１の出力側が論理
‘０’）を書き込む場合、ビット線２３−１に論理
‘１’，ビットバー線２６−１に論理‘０’の信号を印
加し、上述するように、ＳＲＡＭ１００の外部からこの
メモリワード１１６を選択できるアドレス信号を与えて
サブワード線１２８をアクティブ（論理‘１’）にする
と、ビット線２３−１，ビットバー線２６−１の信号が
各トランジスタ２２−１，２５−１を経由して入力さ
れ、２つのインバータ２０−１，２１−１により記憶さ
れる。

【０００８】また、例えばメモリセル４１−２に図示す
るように記憶された論理‘０’のデータ（第１のインバ
ータ２０−２の出力側が論理‘０’、第２のインパータ
２１−２の出力側が論理‘１’）を読み出す場合、ま
ず、ビット線２３−２，ビットバ一線２６−２の双方を
プリチャージして双方の電位を揃えておいて、上述する
ように、ＳＲＡＭ１００の外部からこのメモリワード１
１６を選択できるアドレス信号を与えてサブワード線１
２８をアクティブにする。これにより、メモリセル４１
−２に記憶された論理‘０’の信号が各トランジスタ２
２−２，２５−２を経由してビット線２３−２，ビット
バー線２６−２に伝達され、この場合ビット線２３−２
がディスチャージされ、それによって生じたビット線２
３−２とビットバー線２６−２との間の電位差が図示し
ないセンスアンプにより検出され、これによりメモリセ
ル４１−２に格納されたデータが読み出される。なお、
上記のような書き込みおよび読み出し動作は、通常、１
メモリワード単位で行われる。

【０００９】上述する従来のＳＲＡＭ１００のレイアウ
トにおいては、同一メインワード線が全てのメモリブロ
ック１０２ａ，１０２ｂ，…の同一メモリワード１１６
に共通に入力され、即ち、メインワード線１１０ａ，１
１０ｂ，…が１メモリワード１１６のレイアウトの高さ
に相当するレイアウト領域の中を通過するように、例え
ばメタル配線により配線されるため、この配線の形成領
域が必要であった。このことは、ＳＲＡＭだけではな
く、メモリアレイがブロック化され、アドレスデコーダ
が階層化された半導体メモリに共通する点である。

【００１０】次に、ＣＡＭ（連想メモリ）を例に挙げて
説明を続ける。ＣＡＭは内容アドレス式メモリとも呼ば
れ、上述するＳＲＡＭのようにデータを記憶する記憶部
と、この記憶部に記憶されるデータを検索する検索部と
を有している。記憶部には検索されるデータが予め記憶
され、検索部において、記憶部に記憶されているデータ
と検索しようとするデータとが一致検索され、一致する
データの有無や記憶されているアドレス等が単一サイク
ルで検索され出力される。ＣＡＭを用いることにより、
膨大な量のデータの中から目的とするデータを瞬時に得
ることができるため、検索処理を頻繁に行うシステムの
性能向上のために用いられる。

【００１１】図１１は、従来のＣＡＭのレイアウトのブ
ロック図である。このＣＡＭ１３４のレイアウトにおい
て、メモリアレイ１３６は、同一構成の複数のメモリブ
ロック１３６ａ，１３６ｂ，…にブロック化され、上述
するＳＲＡＭ１００と同様に、図示していないアドレス
デコーダは、メインデコーダおよびサブデコーダに階層
化され、プライオリティエンコーダ１３８は、メインプ
ライオリティエンコーダ１４０およびサブプライオリテ
ィエンコーダ１４２に階層化されている。なお、このブ
ロック図の各ブロックは、バッファおよびＡＮＤゲート
を用いて、模式的に示されている。

【００１２】ここで、メモリブロック１３６ａ，１３６
ｂ，…には、横方向に同一メモリワード１５２のメモリ
セル列が配置され、縦方向にメモリワード行が配置され
る。それぞれのメモリワード１５２毎にヒット信号が一
致線１４４を介して出力され、一致線１４４は全てのメ
モリブロック１３６ａ，１３６ｂ，…の同一メモリワー
ド１５２毎に、トライステートゲート１４６を介して同
一のフィード線１４８ａ，１４８ｂ，…にワイヤード接
続される。また、メインプライオリティエンコーダ１４
０には、全てのメモリブロック１３６ａ，１３６ｂ，…
の同一メモリワード１５２毎に、これらの同一メモリワ
ード１５２上を跨ぐように配線されたフィード線１４８
ａ，１４８ｂ，…を介してヒット信号が供給され、サブ
プライオリティエンコーダ１４２からは、それぞれのメ
モリブロック１３６ａ，１３６ｂ，…毎に、フィード線
１４８ａ，１４８ｂ，…にワイヤード接続されたトライ
ステートゲート１４６のオン・オフを制御するイネーブ
ル信号がイネーブル線１５０ａ，１５０ｂ，…を介して
供給される。

【００１３】このように構成されるＣＡＭ１３４におい
て、外部から検索しようとするデータが与えられると、
これに一致するデータが記憶されているメモリワード１
５２においてヒット信号が発生される。それぞれのメモ
リワード１５２において発生されたヒット信号は、図示
していないが、それぞれのメモリブロック１３６ａ，１
３６ｂ，…毎にＯＲ論理がとられてサブプライオリティ
エンコーダ１４２に入力され、サブプライオリティエン
コーダ１４２において、ヒット信号が発生されたメモリ
ブロック１３６ａ，１３６ｂ，…の中から、優先順位に
従って最優先順位のメモリブロックにだけ、アクティブ
なイネーブル信号がイネーブル線１５０ａ，１５０ｂ，
…を介して供給される。

【００１４】アクティブなイネーブル信号が入力された
メモリブロックにおいて、一致線１４４とフィード線１
４８ａ，１４８ｂ，…とをワイヤード接続するトライス
テートゲート１４６が‘オン’状態になり、それぞれの
メモリワード１５２において発生されたヒット信号が、
それぞれのフィード線１４８ａ，１４８ｂ，…を介して
メインプライオリティエンコーダ１４０に供給される。
その後、メインプライオリティエンコーダ１４０におい
て、ヒット信号が発生されたメモリワード１５２の中か
ら、優先順位に従って最優先順位のメモリワードに対応
するアドレスがエンコードされる。このようにして、Ｃ
ＡＭ１３４の外部から検索しようとするデータを与える
ことにより、このデータに一致するデータが記憶されて
いるメモリワードのアドレスをエンコードして出力する
ことができる。

【００１５】ここで、図１２は、上述するＣＡＭのメモ
リワード（ＡＮＤ型）の構成回路図である。図１０に示
す回路の要素と対応する要素には図１０に付した符号と
同一の符号を付して示し、相違点のみについて説明す
る。

【００１６】図１２に示すメモリワード１５２には、図
１０に示すメモリワード１１６に加え、以下の要素が付
加されている。即ち、各メモリセル１１−１，１１−
２，…，１１−ｎにおいて、ビット線２３−１，２３−
２，…，２３−ｎおよびビットバー線２６−１，２６−
２，…，２６−ｎの間をつなぐように互いにシリーズに
接続された２つのＮチャンネルトランジスタ２７−１，
２８−１；２７−２，２８−２；…；２７−ｎ，２８−
ｎが配置されており、トランジスタ２７−１，２７−
２，…，２７−ｎのゲートは、第１のインバータ２０−
１，２０−２，…，２０−ｎの出力と接続され、トラン
ジスタ２８−１，２８−２，…，２８−ｎのゲートは、
第２のインバータ２１−１，２１−２，…，２１−ｎの
出力と接続されている。

【００１７】また、このメモリワード１５２には、この
メモリワード１５２を構成する複数のメモリセル１１−
１，１１−２，…，１１−ｎに跨って延びる一致線１４
４が備えられており、この一致線１４４には、各メモリ
セル１１−１，１１−２，…，１１−ｎに対応して１つ
ずつＮチャンネルトランジスタ３６−１，３６−２，
…，３６−ｎが備えられている。これらのトランジスタ
３６−１，３６−２，…，３６−ｎは互いに直列接続さ
れ、そのゲートはそれぞれ、各２つのトランジスタ２７
−１，２８−１；２７−２，２８−２；…；２７−ｎ，
２８−ｎの中点と接続されている。また、一致線１４４
の図中右端は、ソースが電源に接続されたＰチャンネル
トランジスタ３２のドレインに接続され、同様に図中左
端は、ソースが接地されたＮチャンネルトランジスタ３
６−０のドレインに接続され、これらのトランジスタ３
２，３６−０のゲートには、制御線３０が接続されてい
る。また、一致線１４４の図中右端において、一致線１
４４はインバータ３１に入力されている。

【００１８】図１２に示す構造のメモリワード１５２お
よびその周辺回路を備えた連想メモリにおいては、以下
に述べる一致検索が行われる。

【００１９】まず、メモリセル１１−１には、論理
‘１’のデータが記憶されている、即ち、第１のインバ
ータ２０−１の出力側が論理‘１’、第２のインバータ
２１−１の出力側が論理‘０’の状態にあるものとし、
このメモリセル１１−１に対して論理‘１’の検索が行
われるものとする。即ち、サブワード線１２８は論理
‘０’のままの状態に保持され、ビット線２３−１が論
理‘１’、ビットバー線２６−１が論理‘０’とされ
る。この場合、トランジスタ２７−１のゲートには論理
‘１’の電圧が印加され、ビット線２３−１の論理
‘１’の信号がトランジスタ３６−１のゲートに印加さ
れ、これによりトランジスタ３６−１が‘オン’状態と
なる。即ち、メモリセル１１−１に記憶されたデータ
と、ビット線２３−１、ビットバー線２６−１を経由し
て入力された検索しようとするデータとが一致する場合
に、対応するトランジスタ３６−１が‘オン’状態とな
る。

【００２０】次に、メモリセル１１−２には、論理
‘０’のデータが記憶されている、即ち、第１のインバ
ータ２０−２の出力側が論理‘０’、第２のインバータ
２１−２の出力側が論理‘１’の状態にあるものとし、
このメモリセル１１−２に対してやはり論理‘１’の検
索が行われるものとする。即ち、サブワード線１２８は
論理‘０’のままの状態に保持され、ビット線２３−２
が論理‘１’、ビットバー線２６−２が論理‘０’とさ
れる。この場合、論理‘０’の状態にあるビットバー線
２６−２の信号がトランジスタ２８−２を経由してトラ
ンジスタ３６−２のゲートに印加され、従って、このト
ランジスタ３６−２は‘オフ’状態にとどまることにな
る。即ち、不一致の場合、一致線１４４にプリチャージ
されていた電荷はディスチャージされない。

【００２１】なお、あるメモリセルにマスクをかけるに
は、メモリセル１１−ｎに示すように、サブワード線１
２８は論理‘０’のままの状態に保持され、ビット線２
３−ｎ、ビットバー線２６−ｎの双方とも論理‘１’と
される。この場合、このメモリセル１１−ｎに論理
‘１’のデータが記憶されているか論理‘０’のデータ
が記憶されているかに応じて、トランジスタ２７−ｎも
しくはトランジスタ２８−ｎのいずれかが‘オン’状態
となり、これにより、いずれの場合も論理‘１’の信号
がトランジスタ３６−ｎのゲートに印加され、トランジ
スタ３６−ｎは‘オン’状態になる。

【００２２】検索にあたっては、まず、制御線３０が論
理‘０’となり、トランジスタ３２が‘オン’状態とな
ってインバータ３１の入力側の一致線１４４がプリチャ
ージされ、その後、制御線３０が論理‘１’となり、ト
ランジスタ３２が‘オフ’状態となってプリチャージが
停止されるとともに、トランジスタ３６−０が‘オン’
状態となる。このとき、メモリワード１５２に記憶され
たデータと検索しようとするデータとが、このメモリワ
ード１５２を構成する全てのメモリセル１１−１，１１
−２，…，１１−ｎにわたって一致している（上述した
ようにマスクされたビットは一致とみなす）場合、トラ
ンジスタ３６−１，３６−２，…，３６−ｎの全てが
‘オン’状態となり、一致線１４４にプリチャージされ
た電荷がディスチャージされ、インバータ３１から論理
‘１’のヒット信号が出力される。

【００２３】このように、この図１２に示す構造の場
合、検索に先立って、それぞれのメモリワード１５２に
おいて同時に、それぞれのメモリワード１５２の一致線
１４４がプリチャージされ、検索によりメモリワード１
５２に記憶されているデータと、検索しようとするデー
タとが一致した場合に限りトランジスタ３６−１，３６
−２，…，３６−ｎの全てが‘オン’状態となり、これ
らのトランジスタ３６−１，３６−２，…，３６−ｎを
経由してプリチャージされた電荷がディスチャージさ
れ、ヒット信号が発生される。これにより一致検出が行
われたことになる。

【００２４】次に、図１３は、上述するＣＡＭのメモリ
ワード（ＯＲ型）の構成回路図である。図１０に示した
回路の各構成要素と対応する構成要素には、図１０に付
した符号と同一の符号を付して示し、相違点のみについ
て説明する。

【００２５】図１３に示すメモリワード１６８には、図
１０に示すメモリワード１１６に加え、以下の要素が付
加されている。即ち、このメモリワード１６８には、こ
のメモリワード１６８を構成する複数のメモリセル１１
−１，１１−２，…，１１−ｎに跨って延びる一致線１
４４および一致検索制御線１７８が備えられており、こ
れらの一致線１４４および一致検索制御線１７８の間を
つなぐように互いにシリーズに接続された２組のＮチャ
ンネルトランジスタ６０−１および６１−１，６２−１
および６３−１；６０−２および６１−２，６２−２お
よび６３−２；…；６０−ｎおよび６１−ｎ，６２−ｎ
および６３−ｎが配置されている。また、トランジスタ
６０−１，６０−２，…，６０−ｎのゲートは、それぞ
れ第２のインバータ２１−１，２１−２，…，２１−ｎ
の出力に接続され、以下同様に、トランジスタ６１−
１，６１−２，…，６１−ｎのゲートは、それぞれビッ
ト線２３−１，２３−２，…，２３−ｎに接続され、ト
ランジスタ６２−１，６２−２，…，６２−ｎのゲート
は、それぞれ第１のインバータ２０−１，２０−２，
…，２０−ｎの出力に接続され、トランジスタ６３−
１，６３−２，…，６３−ｎのゲートは、それぞれビッ
トバー線２６−１，２６−２，…，２６−ｎに接続され
ている。

【００２６】また、一致線１４４の図中右端は、ソース
が電源に接続されたＰチャンネルトランジスタ３２のド
レインに接続され、一致検索制御線１７８の図中左端
は、ソースが接地されたＮチャンネルトランジスタ１６
０のドレインに接続され、これらのトランジスタ３２，
１６０のゲートには、制御線１６２が接続されている。
また、一致線１４４の図中右端において、一致線１４４
はインバータ３１に入力されている。

【００２７】図１３に示す構造のメモリワード１６８お
よびその周辺回路を備えた連想メモリにおいては、以下
に述べる一致検索が行われる。

【００２８】まず、メモリセル１１−１には、論理
‘１’のデータが記憶されている、即ち、第１のインバ
ータ２０−１の出力側が論理‘１’、第２のインバータ
２１−１の出力側が論理‘０’の状態にあるものとし、
このメモリセル１１−１に対して論理‘１’の検索が行
われるものとする。即ち、サブワード線１２８は論理
‘０’のままの状態に保持され、ビット線２３−１が論
理‘１’、ビットバー線２６−１が論理‘０’とされ
る。この場合、シリーズ接続された２組のトランジスタ
６０−１および６１−１，６２−１および６３−１は、
それぞれ‘オンおよびオフ’状態、‘オフおよびオン’
状態となる。即ち、メモリセル１１−１に記憶されたデ
ータと、ビット線２３−１、ビットバー線２６−１を経
由して入力された検索しようとするデータとが一致する
場合に、シリーズ接続された２組のトランジスタ６０−
１および６１−１，６２−１および６３−１はともに
‘オフ’状態となり、一致線１４４および一致検索制御
線１７８は電気的に接続されない。

【００２９】次に、メモリセル１１−２には、論理
‘０’のデータが記憶されている、即ち、第１のインバ
ータ２０−２の出力側が論理‘０’、第２のインバータ
２１−２の出力側が論理‘１’の状態にあるものとし、
このメモリセル１１−２に対してやはり論理‘１’の検
索が行われるものとする。即ち、サブワード線１２８は
論理‘０’のままの状態に保持され、ビット線２３−２
が論理‘１’、ビットバー線２６−２が論理‘０’とさ
れる。この場合、シリーズ接続された２組のトランジス
タ６０−２および６１−２，６２−２および６３−２
は、それぞれ‘オンおよびオン’状態、‘オフおよびオ
フ’状態となる。即ち、不一致の場合、シリーズ接続さ
れた２組のトランジスタ６０−２および６１−２，６２
−２および６３−２のいずれか一方は‘オン’状態とな
り、一致線１４４および一致検索制御線１７８が電気的
に接続される。

【００３０】なお、あるメモリセルにマスクをかけるに
は、メモリセル１１−ｎに示すように、サブワード線１
２８は論理‘０’のままの状態に保持され、ビット線２
３−ｎ、ビットバー線２６−ｎの双方とも論理‘０’と
される。この場合、トランジスタ６１−ｎ，６３−ｎは
ともに‘オフ’状態となるため、このメモリセル１１−
ｎに記憶されているデータにかかわらず、シリーズ接続
された２組のトランジスタ６０−ｎおよび６１−ｎ，６
２−ｎおよび６３−ｎはともに‘オフ’状態となり、一
致線１４４および一致検索制御線１７８は電気的に接続
されない。

【００３１】検索にあたっては、まず、制御線１６２が
論理‘０’となり、トランジスタ３２が‘オン’状態と
なって一致線１４４がプリチャージされ、その後、制御
線１６２が論理‘１’となり、トランジスタ３２が‘オ
フ’状態となってプリチャージが停止されるとともに、
トランジスタ１６０が‘オン’状態となって一致検索制
御線１７８がグランドと電気的に接続される。このと
き、メモリセル１１−１，１１−２，…，１１−ｎに記
憶されたデータと検索しようとするデータとが、このメ
モリワード１６８を構成する全てのメモリセル１１−
１，１１−２，…，１１−ｎにわたって一致している
（上述したようにマスクされたビットは一致とみなす）
場合、シリーズに接続された２組のトランジスタ６０−
１および６１−１，６２−１および６３−１；６０−２
および６１−２，６２−２および６３−２；…；６０−
ｎおよび６１−ｎ，６２−ｎおよび６３−ｎの全てが
‘オフ’状態となり、一致線１４４にプリチャージされ
た電荷がディスチャージされないため、インバータ３１
から論理‘０’のヒット信号が出力される。

【００３２】このように、この図に示す構造の場合、検
索に先立って、それぞれのメモリワード１６８において
同時に、それぞれのメモリワード１６８の一致線１４４
がプリチャージされ、検索によりメモリワード１６８の
全てのメモリセル１１−１，１１−２，…，１１−ｎに
記憶されているデータと、検索しようとするデータとが
一致した場合に限り、シリーズに接続された２組のトラ
ンジスタ６０−１および６１−１，６２−１および６３
−１；６０−２および６１−２，６２−２および６３−
２；…；６０−ｎおよび６１−ｎ，６２−ｎおよび６３
−ｎの全てが‘オフ’状態となり、一致線１４４および
一致検索制御線１７８が電気的に遮断され、プリチャー
ジされた電荷がディスチャージされないため、ヒット信
号が発生される。これにより一致検出が行われたことに
なる。

【００３３】上述する従来のＣＡＭのレイアウトにおい
ては、既に述べたＳＲＡＭにおけるメインワード線と同
様に、同一フィード線が全てのメモリブロックの同一メ
モリワードに共通に配線され、即ち、フィード線が１メ
モリワードのレイアウトの高さに相当する領域の中を通
過するように、例えばメタル配線により配線されるた
め、この配線の形成領域が必要である。

【００３４】

【発明が解決しようとする課題】本発明の目的は、上記
従来技術の問題点を解消し、高密度化、高速化および低
消費電力化に対応することのできる半導体メモリおよび
連想メモリのレイアウト構造を提供することにある。

【００３５】

【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の態様は、それぞれが１ビットのデー
タを格納する複数のメモリセルからなる、複数のメモリ
ワードにより構成されるメモリブロックを複数個持ち、
前記複数のメモリワードの１つを選択するメインデコー
ダからこれらの複数のメモリワードの各々に対して所定
の第１の方向に複数の前記メモリブロックに延在して設
けられたメインワード線と、前記複数個のメモリブロッ
クの１つを選択するサブデコーダからこれらの複数個の
メモリブロックの各々に対して前記第１の方向と交差す
る第２の方向に全ての前記メモリワードに延在して設け
られたメモリブロック選択線と、前記メインワード線と
前記メモリブロック選択線を入力とし、前記メモリブロ
ックの各メモリワード毎に少なくとも１つ設けられたメ
モリワード選択手段とを有する半導体メモリの、半導体
チップ上のレイアウト構造であって、前記各メモリブロ
ックにおける各メモリワードは、前記第１の方向に前記
複数のメモリセルを配列したメモリセル列が２行以上配
列されてなり、同一のメモリワードの前記２行以上のメ
モリセル列には前記メモリワード選択手段によって前記
メモリセル列を構成する全ての複数のメモリセルを同時
にアクティブにすることができる少なくとも１本のサブ
ワード線が前記１本のメインワード線に対して設けられ
ていることを特徴とする半導体メモリのレイアウト構造
を提供するものである。

【００３６】この第１の態様において、前記メモリセル
は、前記第１の方向に延在する前記サブワード線および
それぞれが前記第２の方向に延在する２本のビット線か
らなるビット線対によりアクセスされ、前記１つのメモ
リワードを構成する前記２行以上のメモリセル列の内の
２行において、前記ビット線が、互いに隣接する２つの
ビット線対がそれぞれ一組となり、各組を構成する一方
のビット線対を構成する２本のビット線どうしの間に、
この各組を構成する他方のビット線対を構成する２本の
ビット線の内の１本が配置されて前記第２の方向に延在
するのが好ましい。また、前記各組を構成する２つのビ
ット線対どうしが前記第２の方向について互いに異なる
位相で、この各組を構成する各ビット線対を構成する各
２本のビット線どうしが交差を繰り返してなるのが好ま
しい。

【００３７】また、前記２行以上のメモリセル列には、
各メモリセル列毎にそれぞれ１本のサブワード線が設け
られているのが好ましい。また、前記２行以上のメモリ
セル列の内の前記第２の方向に隣接する２行のメモリセ
ル列を構成する前記複数のメモリセルは、一本のサブワ
ード線を共通化し、この共通化サブワード線を挟んだ両
側に配列されるのが好ましい。また、前記半導体メモリ
は、ＳＲＡＭまたは連想メモリであるのが好ましい。

【００３８】また、本発明の第２の態様は、それぞれが
１ビットのデータを格納する複数のメモリセルからな
る、複数の連想メモリワードにより構成される連想メモ
リブロックを複数個持ち、この連想メモリブロックの前
記複数の連想メモリワードに対して入力された検索デー
タと前記複数の各連想メモリワードそれぞれに記憶され
た、前記１ビットのデータの集合からなる格納データと
の一致検索を行った結果得られるフラグデータを所定の
優先順位で符号化するメインプライオリティエンコーダ
から、これらの複数の連想メモリワードの各々に対して
所定の第１の方向に複数の前記連想メモリブロックに延
在して設けられたフィード線と、前記複数個の連想メモ
リブロックのブロック優先順位付けを行うサブプライオ
リティエンコーダからこれらの複数個の連想メモリブロ
ックの各々に対して前記複数個の連想メモリブロックの
各々に対して前記第１の方向と交差する第２の方向に全
ての前記連想メモリワードに延在して設けられたヒット
ブロック選択線と、このヒットブロック選択線により選
択された前記連想メモリブロックにおいて前記複数の連
想メモリワード毎に設けられ、これらの複数の連想メモ
リワードの一致検索結果フラグデータを対応する各々の
前記フィード線を介して同時に前記メインプライオリテ
ィエンコーダに入力するフラグデータ入力手段とを有す
る連想メモリの、半導体チップ上のレイアウト構造であ
って、前記各連想メモリブロックにおいて各連想メモリ
ワードは、前記第１の方向に前記複数の連想メモリセル
を配列した連想メモリセル列が２行以上配列されてな
り、同一の連想メモリワードの前記２行以上の連想メモ
リセル列には同一の前記フラグデータ入力手段に接続す
ることができる、一致検索時に当該連想メモリワードに
前記検索データが格納されていたか否かを示す一致信号
が出力される少なくとも１本の一致検索線が前記１本の
フィード線に対して設けられていることを特徴とする連
想メモリのレイアウト構造を提供するものである。

【００３９】さらに、本発明の第３の態様は、上記第２
の態様の連想メモリのレイアウト構造であって、前記複
数の連想メモリワードの１つを選択するメインデコーダ
からこれらの複数のメモリワードの各々に対して所定の
第１の方向に複数の前記連想メモリブロックに延在して
設けられたメインワード線と、前記複数個の連想メモリ
ブロックの１つを選択するサブデコーダからこれらの複
数個の連想メモリブロックの各々に対して前記第１の方
向と交差する第２の方向に複数の前記連想メモリワード
に延在して設けられたメモリブロック選択線と、前記メ
インワード線と前記メモリブロック選択線を入力とし、
前記連想メモリブロックの各連想メモリワード毎に少な
くとも１つ設けられたメモリワード選択手段とを有し、
前記同一の連想メモリワードの２行以上の連想メモリセ
ル列には前記メモリワード選択手段によって前記連想メ
モリセル列を構成する全ての連想メモリセルを同時にア
クティブにすることができる少なくとも１本のサブワー
ド線が前記１本のメインワード線に対して設けられてい
ることを特徴とする連想メモリのレイアウト構造を提供
するものである。

【００４０】上記第２および第３の態様において、前記
連想メモリセルは、前記第１の方向に延在する前記サブ
ワード線およびそれぞれが前記第２の方向に延在する２
本のビット線からなるビット線対によりアクセスされ、
前記１つの連想メモリワードを構成する前記２行以上の
連想メモリセル列の内の２行において、前記ビット線
が、互いに隣接する２つのビット線対がそれぞれ一組と
なり、各組を構成する一方のビット線対を構成する２本
のビット線どうしの間に、この各組を構成する他方のビ
ット線対を構成する２本のビット線の内の１本が配置さ
れて前記第２の方向に延在するのが好ましい。また、前
記各組を構成する２つのビット線対どうしが前記第２の
方向について互いに異なる位相で、この各組を構成する
各ビット線対を構成する各２本のビット線どうしが交差
を繰り返してなるのが好ましい。

【００４１】また、前記２行以上の連想メモリセル列の
内の前記第２の方向（上下）に隣接する２行の連想メモ
リセル列を構成する前記複数の連想メモリセルは、一本
の一致検索線を共通化し、この共通化一致検索線を挟ん
だ両側に配列されるのが好ましい。また、前記連想メモ
リセルの検索部と前記一致検索線との接合部は、前記共
通化一致検索線を挟んだ両側に配列される２つの連想メ
モリセルで共通化されるのが好ましい。

【００４２】また、前記２行以上の連想メモリセル列に
は、各連想メモリセル列毎にそれぞれ１本のサブワード
線が設けられているのが好ましい。また、前記２行以上
の連想メモリセル列の内の上下に隣接する２列の連想メ
モリセル列を構成する前記複数の連想メモリセルは、一
本のサブワード線を共通化し、この共通化サブワード線
を挟んだ両側に配列されるのが好ましい。

【００４３】

【発明の作用】本発明の第１の態様の半導体メモリのレ
イアウト構造は、アドレスデコーダが階層化された半導
体メモリ、例えばＳＲＡＭのメモリブロックにおいて、
各メモリワードを構成する複数のメモリセルが２行以上
のメモリセル列として配列され、各メモリワードにおい
ては、全部、もしくは複数のメモリブロックに共通な１
本のメインワード線と、１つのメモリブロック内で１つ
のメモリワードを構成する２行以上のメモリセル列にそ
れぞれ設けられた２本以上のサブワード線もしくは隣接
する２行のメモリセル列で共通化されて設けられた１本
以上のサブワード線に階層化される。従って、本発明に
よれば、従来のワード線が階層化された半導体メモリの
レイアウト構造に比べ、メインワード線の長さを１／２
以下にすることができることから、メインワード線を伝
達される信号の伝達速度が高まるとともに、通常メタル
配線であるメインワード線のメタル配線スペースを１／
２以下にすることができ、高集積化することができる。
また、本発明によれば、上下に隣接する２行のメモリセ
ルでサブワード線を共通化するものではサブワード線の
長さが、各メモリセル列毎にサブワード線を設けるもの
ではサブワード線の信号伝達長さが１／２以下となるの
で、さらなる信号伝達速度の向上効果が得られ、高速動
作が可能となる。このような構成は、連想メモリのメモ
リ部でも可能であり、同様な効果を得ることができる。

【００４４】また、本発明においては、ビット線が、互
いに隣接する２つのビット線対がそれぞれひと組とな
り、各組を構成する一方のビット線対を構成する２本の
ビット線どうしの間に、その組を構成する他方のビット
線対を構成する２本のビット線の内の１本が配置されて
上記第１の方向と交わる第２の方向に延びるとともに、
それら各組を構成する２つのビット線対どうしが上記第
２の方向について互いに異なる位相で、各組を構成する
各ビット線対を構成する各２本のビット線どうしが交差
を繰り返すように配列されているものでは、従来と比
べ、カップリング効果によりビット線対をなす２つのビ
ット線に同じ影響を与える。このため、この２つのビッ
ト線の電圧差を検出するセンスアンプへの影響が低減さ
れるという効果も奏する。このような構成は、ワード線
が階層化されていない通常のＳＲＡＭや連想メモリなど
の半導体メモリでも可能であり、同様の効果を得ること
ができる。

【００４５】また、本発明の第２および第３の態様の連
想メモリ（以下、単にＣＡＭという）のレイアウト構造
は、プライオリティエンコーダが階層化されたＣＡＭの
連想メモリブロックにおいて、各連想メモリワードを構
成する複数の連想メモリセルが２行以上の連想メモリセ
ル列として配列されるので、各メモリワードにおいて
は、全部、もしくは複数の連想メモリブロックに共通な
１本のフィード線と、１つの連想メモリブロック内で１
つのメモリワードを構成する２行以上の連想メモリセル
列にそれぞれ設けられた２本以上の一致検索線（以下、
単に一致線という）もしくは隣接する２行で共通化され
て設けられた１本以上の一致線とに階層化される。従っ
て、本発明によれば、従来の複数のメモリブロックに分
割された連想メモリのレイアウト構造に比べ、一致線の
信号伝達長を１／２にすることができ、かつフィード線
の長さを１／２にすることができるので、一致線および
フィード線の信号伝達速度を向上させ、一致検索動作速
度を向上させることができる。また、本発明によれば、
連想メモリセル列の２行に１本のフィード線を配置すれ
ばよく、通常、メタル配線であるフィード線のメタル配
線スペースを１／２以下にすることができ、高集積化す
ることができる。

【００４６】また、本発明の連想メモリのレイアウト構
造において一致線を挟んだ両側に連想メモリセルを配置
して、上下に隣接する２行の連想メモリセル列で共通化
するものでは、一致線の長さが約半分で済むこととな
り、その分プリチャージされた電荷が一致線にすばやく
ディスチャージされ、あるいはディスチャージされてい
る一致線に電荷がすばやくプリチャージされ、検索動作
速度が向上する。さらに、共通化一致線を挟んだ両側の
連想メモリセルの検索部と共通化一致線との接合部を共
通化するものでは、２つの連想メモリセルに対して接合
部を２点または１点に共通化できるので、接合部を形成
する接続孔による電気的接続（コンタクト、ビア）の数
を減らし、接合容量を減らすことができ、さらに、検索
動作速度の高速化および消費電力の低減を図ることがで
きる。なお、この構成は、メモリがブロック化され、フ
ィード線と一致線とが階層化されていない通常の連想メ
モリでも可能であり、同様の効果を奏する。

【００４７】また、本発明の第３の態様の連想メモリの
レイアウト構造は、上記特徴に加え、連想メモリのメモ
リ部分において本発明の第１の態様と同様にワード線を
階層化し、もしくはさらにビット線対を交差させる構成
を有し、上記効果に加え、これらの特徴により、同様に
高集積化および動作速度の向上効果をさらに得ることが
できる。

【００４８】なお、通常ワード線はポリシリコン層で形
成されるが、このポリシリコン層も配線抵抗が大きく、
このことが動作速度の低下を招く原因となり、このた
め、従来、必要によってはメタル層による裏打ちを行っ
たり、レイアウト面積の増加やレイアウト自身に厳しい
条件を課すことが行われていた。しかし、本発明におい
ては、半導体メモリあるいは連想メモリをブロック化す
ることによりアドレスデコーダを階層化し、ワード線を
メインワード線とサブワード線に階層化するか否かにか
かわらず、あるいはメモリのブロック化によりプライオ
リティエンコーダを階層化し、フィード線と一致線とに
階層化するか否かにかかわらず、もしくは連想メモリに
おいて一致線を共通化するか否かにかかわらず、１つの
メモリワードを構成する複数のメモリセルを２行以上に
分割して並列に並べるものであるので、ワード線もしく
はサブワード線を共通化しない場合でも、ワード線もし
くはサブワード線が２本に分かれることにはなるが、そ
の長さは約半分になり、このことも動作速度の向上に寄
与することになる。さらに、本発明において、ワード線
もしくはサブワード線が２本に分かれるものでは、それ
ら２本のワード線の各１本ずつを独立にアクティブにす
ることが可能となり、従って例えばメモリワードの偶数
ビットのみ、もしくは奇数ビットのみを互いに独立にア
クセスすることも可能となる。

【００４９】

【実施例】以下、本発明に係る半導体メモリおよび連想
メモリを添付の図面に示す好適実施例に基づいて詳細に
説明する。図１は、本発明の第１の態様の半導体メモリ
のレイアウト構造が採用されたＳＲＡＭの一実施例のレ
イアウトのブロック図である。同図に示すようにＳＲＡ
Ｍ４０は、メモリアレイ４２′と、アドレスデコーダ４
４とを有し、メモリアレイ４２′は、同一構成の複数の
メモリブロック４２−１，４２−２，…にブロック化さ
れ、アドレスデコーダ４４は、メインデコーダ４５とサ
ブデコーダ４６（４６−１，４６−２，…）とに階層化
されている。

【００５０】メモリブロック４２−１，４２−２，…
は、いずれも所定数（ビット数）のメモリセル４１が列
方向（図中横方向）に配列された２行（図中上下行）の
メモリセル列４３ａ，４３ｂを１組として行方向（図中
縦方向）に所定数（ワード数）配列されたものである。
なお、メモリセル４１は、１ビットのデータを格納する
ものである。ここで、本発明の最も特徴的なところは、
１ワードに相当するビット数（例えば、４ビット、８ビ
ット、１６ビットなど）のメモリセル４１によって構成
されるメモリワード４３が、１／２ワードのビット数の
メモリセル４１が配列された２列１組のメモリセル列４
３ａおよび４３ｂによって構成され、この２列１組のメ
モリセルに対して、メインワード線４７−１，４７−
２，…が１つしかない点である。このことによって、メ
モリセル列に対するメインワード線４７−１，４７−
２，…の必要本数を１／２にすることが可能となる。こ
のため、より高集積なメモリセルの構成を可能とするも
のである。また、もちろんＮ（Ｎ≧２）列のメモリセル
列に１つのメインワード線をとる構成も可能である。

【００５１】メインデコーダ４５からは同一のメインワ
ード信号が与えられるように全てのメモリブロック４２
−１，４２−２，…の各々同一のメモリワード４３−
１，４３−２，…にそれぞれ同一のメインワード線４７
−１，４７−２，…が列（横）方向に延びている。一
方、サブデコーダ４６−１，４６−２，…からは、各々
のメモリブロック４２−１，４２−２，…毎に、異なる
ブロック選択信号（以下、単にブロック信号という）が
供給されるように、全てのメモリワード４３−１，４３
−２，…に亘るようにメモリブロック選択線（以下、単
にブロック線という）４８−１，４８−２，…が行
（縦）方向に延びている。

【００５２】各メモリブロック４２のメモリワード４３
を構成するメモリセル列４３ａおよび４３ｂには、メイ
ンワード線４７とブロック線４８とを入力とする２入力
ＡＮＤ回路４９が設けられ、ＡＮＤ回路４９の出力は、
各メモリセル列４３ａおよび４３ｂに設けられるサブワ
ード線２４ａおよび２４ｂに接続される。すなわち、１
つのメモリワード４３には１本のメインワード線４７と
同時にアクティブとなる２本のサブワード線２４ａ，２
４ｂが設けられ、メモリセル列４３ａ，４３ｂのすべて
のメモリセル４１を同時にアクティブにすることができ
る。また、この２本のサブワード線２４ａ，２４ｂは必
ずしも同時にアクティブとする必要はないが、その場合
はサブデコーダ４６からのブロック選択信号がもう１本
余分に必要となる。この２本のサブワード線２４ａ，２
４ｂを同時にアクティブにするかどうかで、メモリセル
４１のビット線構造が異なってくる。以下、順次、サブ
ワード線２４ａ，２４ｂが同時にアクティブになる場合
のメモリセル４１へのアクセス方法に関して、具体的に
説明する。

【００５３】図１において、メモリブロック４２−１の
メモリワード４３−１には、メモリセル列４３ａを構成
するメモリセル４１−１および４１−３、ならびにメモ
リセル４３ｂを構成するメモリセル４１−２および４１
−４が代表的に示されている。メモリセル４１−１およ
び４１−３の図中上部にはメモリセル４１への読み出し
および書き込みを行うセンスアンプやビット線ドライバ
などからなるＩ／Ｏコントローラ５０が設けられ、ビッ
ト線によって接続されている。

【００５４】このように構成されるＳＲＡＭ４０におい
て、外部からアドレス信号がアドレスデコーダ４４に入
力されると、例えば上位ビットがサブデコーダ４６によ
りデコードされて、それぞれのメモリブロック４２−
１，４２−２，…に入力されるブロック信号の中の１つ
がアクティブとなり、例えば下位ビットがメインデコー
ダ４５によりデコードされて、全てのメモリブロック４
２−１，４２−２，…の同一メモリワード４３に共通に
入力されるメインワード線４７−１，４７−２，…の中
の１つがアクティブとなる。それぞれのメモリーワード
４３においては、メインワード信号およびブロック信号
のＡＮＤ論理がとられ、ワード信号がサブワード線２４
ａおよび２４ｂを介して供給される。従って、アクティ
ブとなったメインワード線４７とアクティブとなったブ
ロック線４８に接続されたＡＮＤ回路４９の出力のみが
アクティブとなり、このＡＮＤ回路４９に接続されたサ
ブワード線２４ａおよび２４ｂのみがアクティブとな
る。このように、ＳＲＡＭ４０の外部からアドレス信号
を与えることにより、所望のメモリブロック４２の１つ
のメモリワード４３が選択されることになる。

【００５５】次に、本発明のメモリワードを構成するメ
モリセル列の一実施例を図２に示す。図２は、２行１組
のメモリセル列４３ａ，４３ｂの一実施例の代表例とし
て上述した４つのＳＲＡＭメモリセル４１−１，４１−
２，４１−３，４１−４の構成回路図を示すものであ
る。図２に示すメモリワード４３は、図１０に示すメモ
リワード１１６とサブワード線およびメモリセルの配列
を除き、全く同一であり、配列されるメモリセル４１の
構成は全く同一であるので、同一の構成要素には同一の
番号を付し、その詳細な説明は省略し、主に相違点につ
いて説明する。図２に示すように上下２行にメモリセル
４１−１，４１−２，４１−３，４１−４が配置されて
いる。例えば図２の上下に並んだ２つのメモリセル４１
−１，４１−２を例にして説明すると、ビット線２３−
１とビットバー線２６−１が１つのビット線対を形成し
ているが、このビット線対を構成する２本のビット線２
３−１，２６−１の間に、もう１つのビット線対を構成
する２本のビット線２３−２，２６−２のうちの一方の
ビット線２３−２が配線されており、このように、ビッ
ト線（ビットバー線を含む）２３−１，２３−２，…；
２６−１，２６−２，…は、互いに隣接する２つのビッ
ト線対がそれぞれひと組となり、各組を構成する一方の
ビット線対を構成する２本のビット線どうしの間に、各
組を構成する他方のビット線対を構成する２本のビット
線の内の１本が配置されて図２の上下方向に延びるよう
に形成されている。このように、上下メモリセルが各々
異なるビット線を有する理由は、これらメモリセルのサ
ブワード線２４ａ，２４ｂが同時にアクティブになるた
めである。これは、一見ビット線の本数が２倍になって
しまい、面積効率が悪いように思える。しかし、メモリ
セルを構成するトランジスタ等の占める面積の方が大き
く、かえってビット線の組は粗に構成されることが多
く、その粗の部分を利用してもう一組のビット線を構成
することになるため、面積効率はかなりアップすること
になる。もちろん、これらのサブワード線２４ａ，２４
ｂが同時にアクティブにならない場合は、一組共通のビ
ット線で充分である。

【００５６】また、各ビット線対は、この図２に示す短
い範囲では図２の上下方向に直線的に延びるように示さ
れているが、図２の上下の長い範囲に亘っては交差を繰
り返すのが好ましい。この交差についての詳細は後述す
る。図１および図２に示されるメモリワード４３のメモ
リセルの配列の場合、図９および図１０に示されるメモ
リワード１１６のメモリセルの配列の場合と比べ、図９
に示すサブワード線１２８は図１に示すサブワード線２
４ａおよび２４ｂの２本に分かれ、合計の全長は両者同
様であるが、図１に示すサブワード線２４ａ，２４ｂの
１本ずつの長さは半分となるので、通常、配線抵抗が大
きなポリシリコン層で形成されるサブワード線２４ａ，
２４ｂを伝達される信号の伝達速度が向上し、回路動作
速度も速くなる。

【００５７】更に、本発明のメモリワードのメモリセル
列のレイアウト構成として図３に示すものを採用するこ
ともできる。図３に示すメモリワード４３のメモリセル
列４３ａ，４３ｂの構成は、図２に示す構成において、
上側のメモリセル列４３ａを上、下反転し、メモリセル
列４３ａと４３ｂとでサブワード線２４ｃを共通化し、
図中の中央に左右に延びる共通化サブワード線２４ｃを
挟む上下に、２列にメモリセル４１−１，４１−２，４
１−３，４１−４，…が配置されているものである。図
３に示すメモリセル配列の場合、図１０に示すメモリセ
ル配列の場合と比べ、サブワード線２４ｃが共通化され
１本となることで、その分確実に面積効率、あるいは回
路動作速度が向上することになる。

【００５８】以上のような構成の本発明のＳＲＡＭのレ
イアウト構造においては、図２に示すメモリワード構成
であっても、図３に示すメモリワード構成であっても、
従来１列に配列されていたメモリセルの配列を２行以上
のメモリセル列にすることができるので、１本ずつのサ
ブワード線２４ａ，２４ｂ，２４ｃの長さを１／２以下
にすることができることはもちろん、図１に示すメイン
ワード線４７の本数を１／２以下にすることができる。
このため、各メモリワードに占めるメインワード線４７
のメタル配線スペースを１／２以下にすることができ、
高集積化が可能となる。

【００５９】図４は、本発明のレイアウト構造における
好ましいビット線の配線図である。これらのビット線２
３−１，…，２３−４，…；２６−１，…，２６−４，
…は、前述したように、互いに隣接する２つのビット線
対がそれぞれひと組となり、各組を構成する一方のビッ
ト線対を構成する２本のビット線どうしの間に、各組を
構成する他方のビット線対を構成する２本のビット線の
うちの１本が配置されて図４の上下に延びているととも
に、この図４に示すように、各組を構成する２つのビッ
ト線対どうしが図４の上下方向について互いに異なる位
相で、各組を構成する各ビット線対を構成する各２本の
ビット線どうしが交差を繰り返している。

【００６０】この構成をビット線２３−１，２６−１；
２３−２，２６−２について説明する。ビット線２３−
１とビット線２６−１は１つのビット線対をなし、ビッ
ト線２３−２とビット線２６−２も別の１つのビット線
対をなしている。これら２つのビット線対はひと組をな
している。このひと組を構成する１つのビット線対を構
成する２本のビット線２３−１，２６−１は互いに交差
を繰り返しており、またこのひと組を構成するもう１つ
のビット線対を構成する２本のビット線２３−２，２６
−２も互いに交差を繰り返している。ただし、ビット線
２３−１，２６−１の交差と、ビット線２３−２，２６
−２の交差は、図４の上下方向について互いに位相が異
なっている。

【００６１】ビット線２３−１，…，２３−４，…；２
６−１，…，２６−４，…を図４に示すように配線する
と、例えばビット線２３−２とビット線２６−２に着目
した場合、各ビット線とのカップリングによる影響につ
いて説明する。まず、このビット線２３−２と対をなす
ビット線２６−２について考慮する。というのは、一般
的にＳＲＡＭメモリのセンス動作は、対をなす２本１組
のビット線の電圧差により、そのメモリが‘０’か
‘１’かを検出するためであり、両ビット線に対して他
のビット線からの影響が同じであれば、全く影響がない
のと同じであるからである。そこで、図４の区間Ｉ〜II
でこれら１組のビット線２３−２，２６−２に影響を与
える周囲のビット線は、３本のビット線２３−１，２６
−１，２３−３である。しかし、ビット線２３−１に関
しては、区間Ｉでビット線２６−２に与えるカップリン
グの影響と同じものを、区間IIでその対のビット線２３
−２に与えている。ビット線２３−３に関しても、同様
に、区間Ｉでビット線２３−２に与えるカップリングと
同じものを、区間IIでその対のビット線２６−２に与え
ている。またビット線２６−１に関しては、この１組の
ビット線２３−２，２６−２の中間に配置されており、
全く同じ影響をこの１組のビット線２３−２，２６−２
に与えている。他の区間も同様である。即ち、このよう
な配置をとることで、隣接するビット線の影響を全く同
じにし、ＳＲＡＭメモリのセンス動作の誤動作を防ぐこ
とが可能となるわけである。

【００６２】なお、以上説明した例では、図１に示すよ
うに１つのメインワード線４７が、すべてのメモリブロ
ック４２を貫くようにレイアウトされているが、本発明
はこれに限定されるわけではなく、１つのメインワード
線が複数個のメモリブロックを貫くように構成してもよ
く、例えば、メモリブロックをグループ化し、各々のグ
ループを複数個のメモリブロックで構成し、各々のグル
ープ内において１つのメインワード線がこれらの複数個
のメモリブロックを貫くように構成してもよい。

【００６３】例えば、図５に示すように、ＳＲＡＭ９０
は、全てのメモリブロック４２を複数個のメモリブロッ
ク４２（４２−１，４２−２，…）毎にそれぞれ１つに
グループ化して、ｎ個のメモリブロックグループ９２
（９２−１，…，９２−ｎ）によって構成されるもの
で、各々のメモリブロックグループ９２内の構成は図１
に示すＳＲＡＭ４０と同様である。ここで、各々のメモ
リブロックグループ９２内のメインデコーダ４５および
サブデコーダ４６は、各々のメモリブロックグループ９
２のメモリブロックグループ選択回路９４（９４−１，
…，９４−ｎ）に接続され、各選択回路９４（９４−
１，…，９４−ｎ）はグループ選択線９６に接続され、
アドレスＡ（ｎ−１）〜Ａ０を指定することにより、グ
ループ選択線９６によって１つのメモリブロックグルー
プ９２が選択される。図５に示すＳＲＡＭ９０では、こ
のような構成によって、１つのメモリブロックグループ
９２にグループ化された複数個のメモリブロック４２
（４２−１，４２−２，…）が、グループ選択線９６を
介してグループ選択回路９４によって選択されたメモリ
ブロックグループ９２内のメインワード４７によって制
御される。

【００６４】次に、本発明の第２および第３の態様の連
想メモリのレイアウト構造について説明する。図６は、
本発明のレイアウト構造が採用された連想メモリ（以
下、単にＣＡＭという）の一実施例のレイアウトのブロ
ック図である。同図に示すようにＣＡＭ１０は、連想メ
モリアレイ１２′と、アドレスデコーダ４４と、プライ
オリティエンコーダ５２とを有し、メモリアレイ１２′
は、同一構成の複数のメモリブロック１２−１，…，１
２−ｎにブロック化され、アドレスデコーダ４４は、図
１に示すＳＲＡＭの場合と同様にメインデコーダ４５と
サブデコーダ４６とに階層化され、プライオリティエン
コーダ５２もメインプライオリティエンコーダ（以下、
単にメインエンコーダという）５３およびサブプライオ
リティエンコーダ（以下、単にサブエンコーダという）
５４（５４−１，…，５４−ｎ）に階層化されている。

【００６５】メモリブロック１２−１，…，１２−ｎ
は、いずれも所定数（ビット数）のＣＡＭセル１１が列
方向に配列された、図中上下の２行の連想メモリセル列
（以下、単にメモリセル列という）１３ａ，１３ｂを１
組として行方向に配列された所定数（ワード数）配列さ
れたものである。なお、ＣＡＭセル１１は、１ビットの
データを格納するものである。ここで、本発明の最も特
徴とするところは、１ワードに相当するビット数（例え
ば、４ビット、８ビット、１６ビット、３２ビット等）
のＣＡＭセル１１によって構成されるメモリワード１３
が１ワードのビット数の半分のビット数のＣＡＭセル１
１が配列された２行１組のメモリセル列１３ａおよび１
３ｂによって構成されている点である。このために、前
述の実施例の中で各ＳＲＡＭセルに対するメインワード
線の占有面積を従来の１／２にできたのと同様に、メイ
ンエンコーダ４５への各メモリワード１３の検索による
一致／不一致の結果を出力するフィード線５５−１，５
５−２，…，５５−ｍの各ＣＡＭセル１１に対する占有
面積を従来の１／２にすることが可能となるわけであ
る。

【００６６】図１に示すＳＲＡＭ４０においても図６に
示すＣＡＭ１０においても、構成するメモリセルの種類
はＳＲＡＭセルとＣＡＭセルとで異なるが、１つのメモ
リブロックの１つのメモリワードを１／２ワードのビッ
ト数のメモリセルを配列した２行のメモリセル列で構成
した点では全く同様である。従って、両者は、メインデ
コーダ４５およびサブデコーダ４６とに階層化されたア
ドレスデコーダ４４の構成、ならびにメインワード線４
７およびサブワード線２４ａ，２４ｂとに階層化された
ワード線構成において全く同様であるので、その説明は
省略する。

【００６７】メインエンコーダ５３からは、全てのメモ
リブロック１２−１，…，１２−ｎの各々同一のメモリ
ワード１３−１，１３−２，…，１３−ｍにそれぞれ同
一のフィード線５５−１，５５−２，…，５５−ｍが列
方向に全てのメモリブロック１２−１，…，１２−ｎを
跨ぐように延び、任意のメモリブロック１２から全ての
メモリワード１３−１，…，１３−ｍの検索結果の信号
が、同時にメインエンコーダに入力されるようになって
いる。各々のメモリブロック１２の各メモリワード１３
を構成するメモリセル列１３ａおよび１３ｂの各々に
は、これらを構成する所定ビット数のＣＡＭセル１１の
記憶データと外部から与えられた検索データとの一致し
たか否かを示す一致検索結果フラグデータが出力される
一致線１４ａおよび１４ｂが設けられている。そして、
これらの一致線１４ａと１４ｂは接続されて、メモリワ
ード１３毎に設けられたヒットフラグレジスタ５６（５
６−１，…，５６−ｍ）に接続され、各メモリワード１
３−１，…，１３−ｍの一致検索結果フラグデータが保
持される。全てのメモリワード１３−１，１３−２，
…，１３−ｍにそれぞれ設けられたヒットフラグレジス
タ５６−１，５６−２，…，５６−ｍは、それぞれ各メ
モリワード１３−１，…，１３−ｍ毎にフィード線５５
−１，５５−２，…，５５−ｍに各々トライステートバ
ッファ５７を介して接続される。

【００６８】各メモリブロック１２−１，…，１２−ｎ
毎に、各メモリワード１３−１，１３−２，…，１３−
ｍ毎に設けられた全てのトライステートバッファ５７の
コントロール端子には、サブエンコーダ５４−１，…，
５４−ｎから行方向に延びるヒットブロック選択線（以
下、イネーブル線という）５８−１，…，５８−ｎが接
続され、サブエンコーダ５４によって選択されたメモリ
ブロックの全メモリワード１３−１，１３−２，…，１
３−ｍのフラグレジスタ５６−１，５６−２，…，５６
−ｍのフラグデータが各々のフィード線５５−１，５５
−２，…，５５−ｍに出力され、同時にメインエンコー
ダ５３に供給される。なお、各メモリブロック１２−
１，…，１２−ｎの全てのフラグレジスタ５６−１，５
６−２，…，５６−ｍに保持されるフラグデータ中にヒ
ット信号、例えば‘１’がある場合に、サブエンコーダ
５４の各メモリブロック１２−１，…，１２−ｎ毎の各
サブエンコーダ（レジスタ）５４−１，…，５４−ｎに
ヒット信号、例えば‘１’を出力するヒット信号線５９
−１，…，５９−ｎが全てのフラグレジスタ５６−１，
５６−２，…，５６−ｍからサブエンコーダ５４に各メ
モリブロック１２−１，…，１２−ｎ毎に接続される。

【００６９】このように構成されるＣＡＭ１０におい
て、外部から検索しようとするデータが与えられると、
これに一致するデータが記憶されているメモリワード１
３の一致線１４ａ，１４ｂにおいてヒット信号が発生さ
れる。それぞれのメモリワード１３−１，１３−２，
…，１３−ｍにおいて発生されたヒット信号は、対応す
るフラグレジスタ５６−１，５６−２，…，５６−ｍに
保持され、それぞれのメモリブロック１２−１，…，１
２−ｎ毎にサブエンコーダ５４に入力され、サブエンコ
ーダ５４において、ヒット信号が発生されたメモリブロ
ック１２−１，…，１２−ｎの中から、優先順位に従っ
て最優先順位のメモリブロックにだけ、アクティブなイ
ネーブル信号がイネーブル線５８−１，５８−２，…，
５８−ｎを介して供給される。

【００７０】アクティブなイネーブル信号が入力された
メモリブロックにおいて、一致線１４ａおよび１４ｂに
接続されたフラグレジスタ５６−１，５６−２，…，５
６−ｍと対応するフィード線５５−１，５５−２，…，
５５−ｍとの間に設けられたトライステートゲート５７
が‘オン’状態になり、それぞれのメモリワード１３に
おいて発生されたヒット信号が、それぞれのフィード線
５５−１，５５−２，…，５５−ｍを介してメインプラ
イオリティエンコーダ５３に供給される。その後、メイ
ンプライオリティエンコーダ５３において、ヒット信号
が発生されたメモリワード１３の中から、優先順位に従
って最優先順位のメモリワードに対応するアドレスがエ
ンコードされる。また、サブエンコーダ５４によってヒ
ットブロックのアドレスもエンコードされる。このよう
にして、ＣＡＭ１０に外部から検索しようとするデータ
を与えることにより、このデータに一致するデータが記
憶されているメモリワードのアドレスをエンコードして
出力することができる。

【００７１】次に、本発明のＣＡＭのメモリワードを構
成するメモリセル列の一実施例を図７に示す。図７は２
行１組のメモリセル列１３ａ，１３ｂの構成を代表例と
して４つのＣＡＭセル１１−１，１１−２，１１−３，
１１−４を用いて示す構成回路図である。図７に示すメ
モリワード１３の構成は、図２に示すメモリワード１６
８の構成と、メモリセルがそれぞれＳＲＡＭセルとＣＡ
Ｍセルとで相違し、ＣＡＭセルの検索部構成のみにおい
て異なる以外は全く同一であり、また、図７に示すメモ
リワード１３のＣＡＭセルの構成も図１３に示すメモリ
ワードのＣＡＭセルの構成と検索部の一部構成を除き同
一であるので、同一の構成要素には同一の番号を付し、
その構成および作用の詳細な説明は省略し、主に相違点
について説明する。

【００７２】図７に示すように、上下２行にＣＡＭセル
１１−１，１１−２，１１−３，１１−４が配置されて
いる。ビット線対２３−１，２６−１，〜，２３−４，
２６−４の配列は図２と同一である。ここでＣＡＭセル
１１−１と１１−２はメモリセル列１３ａを構成するも
ので、ＣＡＭセル１１−３と１１−４はメモリセル列１
３ｂを構成するものである。図７に示すＣＡＭセルは、
ＣＡＭセル１１−１を代表例として説明するが、ＣＡＭ
セル１１−１の検索部には、イクスクルーシブオア（Ｅ
ｘＯＲ）回路を構成する４つのＮＭＯＳ６０−１，６２
−１と６１−１，６３−１との２組の直列接続されたト
ランジスタ列が一致線１４ａにそれぞれ並列に接続さ
れ、これらの２組のトランジスタ列はそれぞれこれらに
さらに直列に接続されるＮＭＯＳ６４−１，６５−１を
介して接地される。これらのＮＭＯＳ６４−１，６５−
１のゲートはポリシリコン層などからなる制御線６６に
よって、ＣＡＭセル１１−１の書き込み／読み出しと一
致検索のタイミングが制御される。

【００７３】図７に示されるメモリワード１３のＣＡＭ
セルの配列の場合、図１３に示されるメモリワード１６
８のメモリセルの配列の場合と比べ一致線１４４が一致
線１４ａ，１４ｂとの２本に分割されるので、合計長は
同じであり、通常メタル配線とされるが、個々の一致線
１４ａ，１４ｂの長さは半分となるので、一致線１４
ａ，１４ｂの信号伝達速度が向上し、一致検索動作を向
上させることができる。

【００７４】また、更に重要なことは、従来はこれらＣ
ＡＭセル１１を行方向に配置して、ＣＡＭの１ワードを
構成していたために、検索結果を検出する一致検出回路
や、その結果をメインエンコーダ５３に供給するフィー
ド線５５等を、このＣＡＭセル１１と同じ高さに配置構
成しなければならず、これは、メモリセルと同じように
高密度に一致回路やフラグレジスタ等の論理回路を構成
することが要求され、かなり困難であった。また、本来
ＣＡＭセル１１自身には不要なフィード線５５を各セル
毎に構成する必要もあった。

【００７５】ところが、このようにＣＡＭセル１１を図
中上下２行で構成することで、これらの論理回路の配置
を容易化すると同時に、従来のフィード線５５のＣＡＭ
セルに対する占有面積を１／２にすることができるわけ
である。もちろん、さらにＣＡＭセル１１をｎ行で構成
することで、これらの効果はさらに増すことになるが、
このｎを大きくとりすぎると、同時に動作するビット線
対が増加し、このためセンスアンプ等（図示せず）の構
成が困難となるため、ｎ＝２程度が良い。

【００７６】また、本発明においては、図８に示すＯＲ
型ＣＡＭセルを用いたメモリワードのレイアウト構造を
採用してもよい。図８に示すＣＡＭセルは、図７に示す
ＣＡＭセルの検索部の６個のＮＭＯＳ、例えばＣＡＭセ
ル１１−１ではＮＭＯＳ６０−１，６１−１，６２−
１，６３−１，６４−１，６５−１をすべてＰＭＯＳ、
例えばＣＡＭセル１１−１ではＰＭＯＳ７０−１，７１
−１，７２−１，７３−１，７４−１，７５−１で置き
換えた構造を有し、イクスクルーシブノア（ＥｘＮＯ
Ｒ）回路を構成し、２つのＣＡＭセルのうち一方を反転
して一致線１４ｃを共通化したメモリワード構成を有す
るものである。両者は、ＣＡＭセルへの読み出し／書き
込み動作は同じであるが、一致検索動作においては、図
７に示すＣＡＭセルが一致線１４をプリチャージするの
に対し、図８に示すＣＡＭセルではディスチャージする
点で異なり、一致では、一致線の電位が変化しない点で
同じであるが、不一致では、図７に示すＣＡＭセルでは
一致線にプリチャージされた電荷が一致線から引き抜か
れてディスチャージされるのに対し、図８に示すＣＡＭ
セルではディスチャージされた一致線に電荷がチャージ
される点で異なる。

【００７７】また、図８に示すメモリワード１３では、
共通一致線１４ｃの末端に図１３に示すセンスアンプ３
３と異なる構成のセンスアンプ７７が接続される。セン
スアンプ７７は、ディスチャージトランジスタ７８を有
し、フラグレジスタ５６として一致検索結果を保持でき
る機能を有する。また、センスアンプ７７に保持された
ヒット信号をサブエンコーダ５４に入力する手段は、ゲ
ートが一致線１４ｃの出力に接続され、ドレインがヒッ
ト信号線５９に接続された、制御トランジスタ７９ｂ付
きのＮＭＯＳ７９ａと、プリチャージ機能とラッチ機能
とを備えたセンスアンプ８０とからなり、一致の場合、
一致線１４ｃはディスチャージされたＬレベルを維持
し、反転信号‘１’（Ｈ）がフラグレジスタ５６に保持
されるため、ＮＭＯＳ７９ａがオンしてヒット信号線５
９のプリチャージ電荷が引き抜かれ、センスアンプ８０
の出力は‘１’となり、サブエンコーダ５４に一致信号
‘１’が入力され、このメモリブロックにはヒットした
メモリワードが存在することを示す。逆に不一致の場合
一致線１４ｃに電荷がチャージされてＨレベルとなるた
め、フラグレジスタ５６にはその反転信号‘０’（Ｈ）
が保持され、ＮＭＯＳ７９ａはオフしてヒット信号線５
９はＨレベルを保ち、センスアンプ８０の出力は‘０’
となり、サブエンコーダ５４には不一致信号‘０’が入
力され、このメモリブロックには不一致のメモリワード
があることを示す。

【００７８】以上のような構成の本発明のＣＡＭのレイ
アウト構造においては、図７または図８に示すメモリワ
ード構成であっても、従来１行に配列されていたメモリ
セルの配列を２行以上のメモリセル列にすることができ
るので、１本ずつのサブワード線２４ａ，２４ｂ，２４
ｃおよび１本ずつの一致線１４ａ，１４ｂ，１４ｃの長
さを１／２以下にすることができることはもちろん、図
６に示すメインワード線４７およびフィード線５５の長
さを１／２以下にすることができ、信号伝達速度を向上
させ、回路動作速度を向上させることができる。更に
は、メインワード線４７およびフィード線５５はメタル
配線によって形成されるが、メインワード線４７および
フィード線の長がさを１／２以下とすることができるこ
とから、１メモリワード当たり２本のメタル配線スペー
スも１／２以下にすることができ、高集積化することが
できる。

【００７９】また、本発明の連想メモリのレイアウト構
造において、図８に示すように、一致線を挟んだ両側に
連想メモリセルを配置して、隣接する２行の連想メモリ
セル列で共通化してもよいが、この場合は、一致線の長
さが約半分で済むこととなり、その分プリチャージされ
た電荷が一致線にすばやくディスチャージされ、あるい
はディスチャージされている一致線に電荷がすばやくプ
リチャージされ、検索動作速度が向上する。さらに、本
発明においては、図８に示すように共通化一致線を挟ん
だ両側の連想メモリセルの検索部と共通化一致線との接
合部８１，８２を両側の連想メモリセルで共通化しても
よい。この場合、２つの連想メモリセルに対して接合部
を図８に示すように２点（接合部８１，８２）または図
示しないがこれらを１点に共通化できるので、接合部を
形成する接続孔による電気的接続（コンタクト、ビア）
の数を減らし、接合容量を減らすことができ、さらに、
検索動作速度の高速化および消費電力の低減を計ること
ができる。また、以上の説明においては、連想メモリセ
ルとして、図７および図８に示すＯＲ型ＣＡＭセル（Ｎ
ＯＲ型ＣＡＭセル）を例に挙げて説明したが、本発明は
これに限定されず、ＡＮＤ型ＣＡＭセル（ＮＡＮＤ型Ｃ
ＡＭセルも含む）を用いてもよいことは勿論である。

【００８０】なお、本発明の第２および第３の態様の連
想メモリにおいても、第１の態様の半導体メモリと同様
に、例えば図５に示すＳＲＡＭ９０のように、複数個の
メモリブロックを１つのメモリブロックグループとして
グループ化し、複数のメモリブロックグループによって
ＣＡＭを構成してもよい。図示しないが、この場合に
は、各々のメモリブロックグループ内のメインエンコー
ダおよびサブエンコーダを各グループ毎にそれぞれのＣ
ＡＭブロックのグループ選択回路に接続し、これらに接
続された選択数を介して、任意の１つのグループを選択
するように構成される。このため、１本のフィード線
は、メインワード線と同様にＣＡＭの全てのメモリブロ
ックではなく、グループ化された複数個のメモリブロッ
クを貫くように構成される。

【００８１】

【発明の効果】以上、詳述したように、本発明の半導体
メモリおよび連想メモリのレイアウト構造によれば、サ
ブワード線または一致線またはその両方の信号伝達長さ
もしくは配線長さを約半分以下にすることができ、かつ
メインワード線またはフィード線またはその両方の配線
長を約半分以下にすることができるので、信号伝達速度
を向上させ、回路動作速度または一致検索速度を向上さ
せることができるとともに、メインワード線やフィード
線のメタル配線スペースを約半分以下にすることがで
き、高集積化を図ることができる。

【００８２】また、本発明において、ビット線対を交差
させるものでは、隣接するビット線間のカップリング効
果の影響を低減することができる。また、一致線を共通
化する本発明の連想メモリにおいて、メタル配線される
一致線との接合部を共通化するものでは、接合部の数を
大きく低減することができ、接合容量を低減させること
ができ、検索動作速度の向上および消費電力の低減を図
ることができる。

【図面の簡単な説明】

【図１】本発明に係る半導体メモリのレイアウト構造
の一実施例のブロック図である。

【図２】本発明のレイアウト構造に採用されるメモリ
ワードのＳＲＡＭセルの配列の一実施例の構成回路図で
ある。

【図３】本発明のレイアウト構造に採用されるメモリ
ワードのＳＲＡＭセルの配列の別の実施例の構成回路図
である。

【図４】本発明のレイアウト構造に採用されるビット
線の配列の一実施例の配線図である。

【図５】本発明に係る半導体メモリのレイアウト構造
の別の実施例のブロック図である。

【図６】本発明に係る連想メモリのレイアウト構造の
一実施例のブロック図である。

【図７】本発明のレイアウト構造に採用されるメモリ
ワードのＣＡＭセルの配列の一実施例の構成回路図であ
る。

【図８】本発明のレイアウト構造に採用されるメモリ
ワードのＣＡＭセルの配列の別の実施例の構成回路図で
ある。

【図９】従来の半導体メモリのレイアウト構造のブロ
ック図である。

【図１０】従来のメモリワードのＳＲＡＭセルの配列
の構成回路図である。

【図１１】従来の連想メモリのレイアウト構造のブロ
ック図である。

【図１２】従来のメモリワードのＣＡＭセルの配列の
構成回路図である。

【図１３】従来のメモリワードのＣＡＭセルの配列の
構成回路図である。

【符号の説明】

１０連想メモリ（ＣＡＭ）１１，１１−１，１１−２，１１−３，１１−４ＣＡ
Ｍセル１２′ 連想メモリアレイ１２，１２−１，１２−２，…，１２−ｎメモリブロ
ック１３，１３−１，１３−２，…，１３−ｍメモリワー
ド１３ａ，１３ｂメモリセル列１４ａ，１４ｂ，１４ｃ一致線２３−１，２３−２，２３−３，２３−４ビット線２４ａ，２４ｂ，２４ｃサブワード線２６−１，２６−２，２６−３，２６−４ビットバー
線４０，９０ＳＲＡＭ４１，４１−１，４１−２，４１−３，４１−４，…
メモリセル４２′ メモリアレイ４２，４２−１，４２−２，… メモリブロック４３，４３−１，４３−２，… メモリワード４３ａ，４３ｂメモリセル列４４アドレスデコーダ４５メインデコーダ４６，４６−１，４６−２，…，４６−ｎサブデコー
ダ４７，４７−１，４７−２，… メインワード線４８，４８−１，４８−２，…，４８−ｎメモリブロ
ック選択線（ブロック線）４９ＡＮＤ回路５０Ｉ／Ｏコントローラ５２プライオリティエンコーダ５３メインプライオリティエンコーダ（メインエンコ
ーダ）５４，５４−１，…，５４−ｎサブプライオリティエ
ンコーダ（サブエンコーダ）５５，５５−１，５５−２，…，５５−ｍフィード線５６，５６−１，５６−２，…，５６−ｍヒットフラ
グレジスタ５７トライステートバッファ５８，５８−１，５８−２，…，５８−ｍヒットブロ
ック選択線（イネーブル線）５９−１，…，５９−ｍヒット信号線６０−１，６１−１，６２−１，６３−１，６４−１，
６５−１ＮＭＯＳトランジスタ６６制御線７７，８０センスアンプ７８ディスチャージトランジスタ７９ａＮＭＯＳトランジスタ７９ｂ制御トランジスタ８１，８２接合部９２，９２−１，…，９２−ｎメモリブロックグルー
プ９４，９４−１，…，９４−ｎメモリブロックグルー
プ選択回路９６メモリブロックグループ選択線

Claims

【特許請求の範囲】

【請求項１】それぞれが１ビットのデータを格納する複
数のメモリセルからなる、複数のメモリワードにより構
成されるメモリブロックを複数個持ち、前記複数のメモリワードの１つを選択するメインデコー
ダからこれらの複数のメモリワードの各々に対して所定
の第１の方向に複数の前記メモリブロックに延在して設
けられたメインワード線と、前記複数個のメモリブロックの１つを選択するサブデコ
ーダからこれらの複数個のメモリブロックの各々に対し
て前記第１の方向と交差する第２の方向に全ての前記メ
モリワードに延在して設けられたメモリブロック選択線
と、前記メインワード線と前記メモリブロック選択線を入力
とし、前記メモリブロックの各メモリワード毎に少なく
とも１つ設けられたメモリワード選択手段とを有する半
導体メモリの、半導体チップ上のレイアウト構造であっ
て、前記各メモリブロックにおける各メモリワードは、前記
第１の方向に前記複数のメモリセルを配列したメモリセ
ル列が２行以上配列されてなり、同一のメモリワードの
前記２行以上のメモリセル列には前記メモリワード選択
手段によって前記メモリセル列を構成する全ての複数の
メモリセルを同時にアクティブにすることができる少な
くとも１本のサブワード線が前記１本のメインワード線
に対して設けられていることを特徴とする半導体メモリ
のレイアウト構造。
【請求項２】前記メモリセルは、前記第１の方向に延在
する前記サブワード線およびそれぞれが前記第２の方向
に延在する２本のビット線からなるビット線対によりア
クセスされ、前記１つのメモリワードを構成する前記２行以上のメモ
リセル列の内の２行において、前記ビット線が、互いに
隣接する２つのビット線対がそれぞれ一組となり、各組
を構成する一方のビット線対を構成する２本のビット線
どうしの間に、この各組を構成する他方のビット線対を
構成する２本のビット線の内の１本が配置されて前記第
２の方向に延在する請求項１に記載の半導体メモリのレ
イアウト構造。
【請求項３】前記各組を構成する２つのビット線対どう
しが前記第２の方向について互いに異なる位相で、この
各組を構成する各ビット線対を構成する各２本のビット
線どうしが交差を繰り返してなる請求項２に記載の半導
体メモリのレイアウト構造。
【請求項４】前記２行以上のメモリセル列には、各メモ
リセル列毎にそれぞれ１本のサブワード線が設けられて
いる請求項１〜３のいずれかに記載の半導体メモリのレ
イアウト構造。
【請求項５】前記２行以上のメモリセル列の内の前記第
２の方向に隣接する２行のメモリセル列を構成する前記
複数のメモリセルは、一本のサブワード線を共通化し、
この共通化サブワード線を挟んだ両側に配列される請求
項１〜３のいずれかに記載の半導体メモリのレイアウト
構造。
【請求項６】前記半導体メモリが、ＳＲＡＭである請求
項１〜５のいずれかに記載の半導体メモリのレイアウト
構造。
【請求項７】前記半導体メモリが、連想メモリである請
求項１〜５のいずれかに記載の半導体メモリのレイアウ
ト構造。
【請求項８】それぞれが１ビットのデータを格納する複
数のメモリセルからなる、複数の連想メモリワードによ
り構成される連想メモリブロックを複数個持ち、この連想メモリブロックの前記複数の連想メモリワード
に対して入力された検索データと前記複数の各連想メモ
リワードそれぞれに記憶された、前記１ビットのデータ
の集合からなる格納データとの一致検索を行った結果得
られるフラグデータを所定の優先順位で符号化するメイ
ンプライオリティエンコーダから、これらの複数の連想
メモリワードの各々に対して所定の第１の方向に複数の
前記連想メモリブロックに延在して設けられたフィード
線と、前記複数個の連想メモリブロックのブロック優先順位付
けを行うサブプライオリティエンコーダからこれらの複
数個の連想メモリブロックの各々に対して前記複数個の
連想メモリブロックの各々に対して前記第１の方向と交
差する第２の方向に全ての前記連想メモリワードに延在
して設けられたヒットブロック選択線と、このヒットブロック選択線により選択された前記連想メ
モリブロックにおいて前記複数の連想メモリワード毎に
設けられ、これらの複数の連想メモリワードの一致検索
結果フラグデータを対応する各々の前記フィード線を介
して同時に前記メインプライオリティエンコーダに入力
するフラグデータ入力手段とを有する連想メモリの、半
導体チップ上のレイアウト構造であって、前記各連想メモリブロックにおいて各連想メモリワード
は、前記第１の方向に前記複数の連想メモリセルを配列
した連想メモリセル列が２行以上配列されてなり、同一
の連想メモリワードの前記２行以上の連想メモリセル列
には同一の前記フラグデータ入力手段に接続することが
できる、一致検索時に当該連想メモリワードに前記検索
データが格納されていたか否かを示す一致信号が出力さ
れる少なくとも１本の一致検索線が前記１本のフィード
線に対して設けられていることを特徴とする連想メモリ
のレイアウト構造。
【請求項９】請求項８に記載の連想メモリのレイアウト
構造であって、前記複数の連想メモリワードの１つを選択するメインデ
コーダからこれらの複数のメモリワードの各々に対して
所定の第１の方向に複数の前記連想メモリブロックに延
在して設けられたメインワード線と、前記複数個の連想メモリブロックの１つを選択するサブ
デコーダからこれらの複数個の連想メモリブロックの各
々に対して前記第１の方向と交差する第２の方向に複数
の前記連想メモリワードに延在して設けられたメモリブ
ロック選択線と、前記メインワード線と前記メモリブロック選択線を入力
とし、前記連想メモリブロックの各連想メモリワード毎
に少なくとも１つ設けられたメモリワード選択手段とを
有し、前記同一の連想メモリワードの２行以上の連想メモリセ
ル列には前記メモリワード選択手段によって前記連想メ
モリセル列を構成する全ての連想メモリセルを同時にア
クティブにすることができる少なくとも１本のサブワー
ド線が前記１本のメインワード線に対して設けられてい
ることを特徴とする連想メモリのレイアウト構造。
【請求項１０】前記連想メモリセルは、前記第１の方向
に延在する前記サブワード線およびそれぞれが前記第２
の方向に延在する２本のビット線からなるビット線対に
よりアクセスされ、前記１つの連想メモリワードを構成する前記２行以上の
連想メモリセル列の内の２行において、前記ビット線
が、互いに隣接する２つのビット線対がそれぞれ一組と
なり、各組を構成する一方のビット線対を構成する２本
のビット線どうしの間に、この各組を構成する他方のビ
ット線対を構成する２本のビット線の内の１本が配置さ
れて前記第２の方向に延在する請求項８または９に記載
の連想メモリのレイアウト構造。
【請求項１１】前記各組を構成する２つのビット線対ど
うしが前記第２の方向について互いに異なる位相で、こ
の各組を構成する各ビット線対を構成する各２本のビッ
ト線どうしが交差を繰り返してなる請求項１０に記載の
連想メモリのレイアウト構造。
【請求項１２】前記２行以上の連想メモリセル列の内の
前記第２の方向に隣接する２行の連想メモリセル列を構
成する前記複数の連想メモリセルは、一本の一致検索線
を共通化し、この共通化一致検索線を挟んだ両側に配列
される請求項８〜１１のいずれかに記載の連想メモリの
レイアウト構造。
【請求項１３】前記連想メモリセルの検索部と前記一致
検索線との接合部は、前記共通化一致検索線を挟んだ両
側に配列される２つの連想メモリセルで共通化される請
求項１２に記載の連想メモリのレイアウト構造。