JPH0438797A - 連想メモリの比較回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は、連想メモリの比較回路に関する。

【従来の技術】

通常のメモリが記録セルの番地を指定して記録データの
読出しや書込みを行うものであるのに対し、連想メモリ
は検索データの内容と一致するデータが書込まれたメモ
リセル（該当するワード）を検索し、このワードに属し
て書込まれたデータを読み出す機能を有するものである
。 例えば集積化された半導体装置からなる連想メモリは、
例えばスタティックＲＡＭからなるメモリ部と、メモリ
部に書込まれたデータと読込んだデータを比較する比較
回路とを有するメモリセルが、チップ上に行方向・列方
向に配列されて構成されている。 第３図は、従来のメモリセルの一例を示す回路図である
（米国特許４５３８２４３参照）。第３図のメモリセル
は、チップ上のｉ行ｊ列の交点に配置されているもので
ある。第３図において、破線Ａの部分がスタティックＲ
ＡＭ、Ｈの部分が比較回路、又、Ｂｊ及びＢｊは、書込
みデータ又は比較データの信号及びその反転信号をメモ
リセルに伝達すると共に、読出しデータの信号及びその
反転信号を外部に伝達するためのｊ列のビット線、Ｗｌ
は書込み、読出し時に所望するワードのメモリセルを選
択駆動させるための１行のワード線である。 第３図のメモリ部Ａにおいて、符号ｖ２は高電位（ハイ
レベルンの電源であり、当該電源ｖ２には第１及び第２
の抵抗５及び６の一端が接続され、該抵抗５及び６の他
端がメモリ部Ａ内のトランジスタ３及び４のドレインに
接続されている。又、該トランジスタ３及び４のソース
は、低電位の電源ｖ１に接続されている。又、一方のト
ランジスタ３のオンかオフか、即ち、ソース及びドレイ
ン間が導通状態にあるか否かを制御するゲートは、他方
のトランジスタ４のトレインに接続されており、逆に他
方のトランジスタ４のゲートは、前記一方のトランジス
タ３のドレインに接続されている。従って、メモリ部Ａ
においては、第１及び第２の抵抗５及び６、トランジス
タ３及び４により、いずれかのトランジスタがオン状態
で、且つ、他方のトランジスタがオフ状態に安定する双
安定フリップフロップを構成し、各トランジスタ３及び
４のオン、オフ状態でデータを蓄積する。 又、前記トランジスタ３及び４の各ゲートと、ビット線
Ｂｊ及びＢｊとの間には、データ伝達用のトランジスタ
１及び２がそれぞれ接続されており、このトランジスタ
ｌ及び２のゲートはワード線Ｗｉに接続されている。従
って、このワード線Ｗｉを選択駆動することにより、前
記ビット線Ｂｊ及びＢＪを介して前記双安定フリップフ
ロップにデータを書込んだり読出したりすることができ
る。なお、前記ビット線Ｂｊを介して伝達するデータは
前記ビット線Ｂｊのデータの否定となる反転信号である
。 又、第３図のように、前記比較回路Ｂは、前記ビット線
Ｂｊにソースが接続され、ゲートが前記フリップフロッ
グの一方のトランジスタ４のドレインに接続されている
第５のトランジスタ１２と、前記反転信号のビット！！
Ｂｊにソースが接続され、ゲートが前記フリップフロッ
プの他方のトランジスタ３のドレインに接続されている
第６のトランジスタ１３と、これらトランジスタ１２及
び１３の共通して接続されるトレインにゲートが接続さ
れている第７のトランジスタ１４とから構成されている
。又、この第７のトランジスタ１４のソースは、前記電
源Ｖ１に接続され、そのドレインは検索結果出力線Ｈｉ
に接続されている。 従って、第３図のメモリセルにおいては、比較動作時に
おいて、ワード＠　Ｗ　ｉには比較動作信号、即ちロー
レベル「０」の信号が入力されると共に、各ビット線Ｂ
ｊ及びＢｊに比較データが乗せられてフリップフロップ
の蓄積データと比較される。 それら比較データと蓄積データとか一致するならば、第
７のトランジスタ１４のゲートにはローレベルｒＱＪが
入力され、検索結果出力線Ｈｉは電源Ｖ１と非導通状態
になる。又、前記比較データと蓄積データとが不一致で
あるならば、前記トランジスタ１４のゲートはハイレベ
ル「１」となり、検索結果出力線Ｈ１は電源Ｖｌと導通
状態になる。 検索結果出力線Ｈｉはｉ行の全てのメモリセルに配置さ
れており、第３の抵抗７を介して前記高電位（ハイレベ
ル）の電源■２に接続されていて、通常「１」のデータ
に充電されている。従って、比較データとｉ行のメモリ
セルの蓄積データとが全て一致すれば、検索結果出力線
Ｈｉは「１」の状態を維持する。一方、いずれかのメモ
リセルにおいて比較データと蓄積データとに不一致が生
じていると判断されるならば、第７のトランジスタ１４
が導通して検索結果出力線Ｈｉは「０」の状態になる。 以上のようにして連想メモリの動作が行われる。 一般に、メモリセルからデータを読み出す場合、ビット
線Ｂｊ及びＢｊを予め同電位に充電（プリチャージ）し
た後、データを読出そうとするｉ行のワード線Ｗｉを選
択駆動してデータ伝達用のトランジスタ１及び２をオン
とする。これにより、当該１行の各メモリセルのフリッ
プフロッグに蓄積されたデータを前記ビット線Ｂｊ及び
Ｂｊに伝達し、読出している６通常、データの読出しは
、このビット線Ｂｊ及びＢｊの電位差を検出することに
より行っている。従って、各ビット線ＢＪ及びＢｊの負
荷容量は等しいことが望まれる。

【発明が解決しようとする課題】

しかしながら、前記従来の連想メモリにおいては、メモ
リセルに蓄積されたデータにより、例えば第３図におい
て第５及び第６のトランジスタ１２及び１３のうちのい
ずれかが作動しており、ビット線Ｂｊ及びＢｊの負荷容
量に相違が生じるため、データ読み出し時に誤動作か生
じ易いという問題点があった。 又、比較データをトランジスタのソースに供給する構成
であるため、ビット線Ｂｊ及び８３間に貫通電流が流れ
る恐れがある。 本発明は、前記従来の問題点を解消するべくなされたも
ので、各ビット線の負荷容量が等しくなるようにして誤
動作が生じることのない連想メモリの比較回路を提供す
ることを課題とする。

【課題を解決するための手段】

本発明は、ビット線を介して伝達されるデータをメモリ
部に蓄積されたデータと比較するための連想メモリの比
較回路において、各ゲートがそれぞれ蓄積データの出力
線及び比較データ伝達のビット線に接続され、各ソース
がそれぞれ検索結果出力線及び電源に接続され、各ドレ
インを共通として直列に接続された第１及び第２のトラ
ンジスタと、各ゲートがそれぞれ前記蓄積データの反転
信号の出力線及び比較データの反転信号伝達のビット線
に接続され、各ソースがそれぞれ前記検索結果出力線及
び電源に接続され、各ドレインを共通として直列に接続
された第３及び第４のトランジスタとを含むことことに
より、前記課題を解決するものである。

【作用】

本発明においては、連想メモリの比較回路において、第
１及び第２のトランジスタについては、各ゲートをそれ
ぞれ蓄積データの出力線及び比較データを伝達するビッ
ト線に接続し、各ソースを検索結果出力線及び電源に接
続すると共に、各ドレインを共通として直列に接続する
。又、第３及び第４のトランジスタについては、各ゲー
トをそれぞれ蓄積データの反転信号の出力線及び比較デ
ータの反転信号伝達のビット線に接続し、各ソースをそ
れぞれ前記検索結果出力線及び電源に接続すると共に、
各ドレインを共通として直列に接続する。 従って、各ビット線（例えば第１図においてＢＪ及びＢ
ｊ　）はそれぞれ第２及び第４のトランジスタのゲート
に接続されるなめ、メモリ部と分離（アイソレーション
）される。このため、前記３図の従来の非対称なメモリ
セルとは異なり、当該蓄積データによる影響を受けない
対称回路になるため、各ビット線の負荷容量を等しくす
ることができる。よって、比較回路に誤動作が生じるこ
とを防止できるため、連想メモリを安定に動作させ得る
。又、前記第３図に示したような従来のメモリセルにお
いては、蓄積データを書替える時に比較回路の各ビット
線Ｂｊ及び“百１間に貫通電流が流れる恐れがある。こ
れに対し、本発明に係るメモリセルにおいては、各ビッ
ト線Ｂｊ及びＢｊはゲートで分離されているなめ貫通電
流が流れない。 よって、連想メモリの高速化、低消費電力化を図り得る
。

【実施例】

以下、図面を参照して本発明の実施例を詳細に説明する
。 この実施例は、第１図に示すような構成の、スタティッ
クＲＡＭからなるメモリ部２０と比較回路２２とで構成
されるメモリセルを有する連想メモリである。この実施
例の連想メモリは、メモリセルが行列状に配置されて構
成されたもので、第１図に示すものは、ｉ行ｊ列の交点
に存在するメモリセルである。 前記比較回路２２には、主に、第１、第２、第３、第４
のトランジスタ８．９．１０．１１が設けられている。 第１及び第２のトランジスタは、各ゲートＧ８及びＧ９
がそれぞれ前記メモリ部２０の蓄積データ信号出力線、
即ち、トランジスタ４のドレインＤ４及び比較データの
入力されるビット線Ｂｊに接続され、各ソースＳ８及び
Ｓ９がそれぞれ検索結果出力線Ｈｉ及びローレベルの電
源■１に接続され、各ドレインＤ８及びＤ９を共通とし
て直列に接続されている。又、第３及び第４のトランジ
スタは、各ゲートＧＩＯ５Ｇｌｌがそれぞれ蓄積データ
の反転信号出力線即ちトランジスタ３のドレインＤ３及
び比較データの反転信号線即ちビット線Ｂｊに接続され
、各ソースＳ１０及びＳ１１がそれぞれ前記検索結果出
力線Ｈ及び電源ｖ１に接続され、各ドレインＤＩＯ及び
Ｄｌｌを共通として直列に接続されている。 なお、前記メモリセルで各トランジスタ１〜１１には、
実施例ではＭＯＳ）ランジスタを用いているが、本発明
を実施する際にはこの種のＭＯＳトランジスタを用いる
ことに限定されず、他のトランジスタ、例えばバイポー
ラ型トランジスタを用いて本発明の回路を構成すること
ができる。 又、その他の構成については前出第３図に示した従来の
連想メモリと同様であるため、同様の部分に同一の番号
を付してその説明は略する。 実施例の連想メモリでは、各ビット線Ｂ」及びＢｊが第
２及び第４のトランジスタ９及び１１のゲートに接続さ
れている。従って、比較回路２２はデータ信号電流の流
入なしに比較動作し得るため、ビット線Ｂｊ及び肩の負
荷容量を等しくすることができる。各ビット線Ｂｊ及び
「に比較データが入力されても、例えばＭＯＳトランジ
スタの場合、ゲート及びソース間が分離（アイソレーシ
ョン）されているため、各トランジスタ９及び１１間に
貫通電流が流れることはない。 以下、実施例の作用を説明する。 データ書込み時には、ワード線Ｗｉを選択駆動してトラ
ンジスタ１及び２をオンにすると共に、各ビット線Ｂｊ
　、Ｂｊを介してデータをメモリ部２０に供給する。又
、比較動作時には、ワード線Ｗｉは駆動されず、トラン
ジスタ１及び２をオフ状態にすると共に、ビット線Ｂｊ
及びＢｊには、それぞれ比較データ及び比較データの反
転信号を入力する。 ここで、書込もうとするデータが各ビット線Ｂｊ及びＢ
ｊで、例えば「１」及び「０」の場合には、データ信号
により、メモリ部２０のフリップフロップにおいて、ト
ランジスタ３はオフ、トランジスタ４はオンした状態に
保持されて「ＩＪ及び「０」のデータが蓄積される。こ
れにより、第１のトランジスタ８のゲートへは「０」の
信号が、第３のトランジスタ１０のゲートへは「１」の
信号が供給されるため、第１のトランジスタ８はオフ状
態、第３のトランジスタ１０はオン状態となる。この場
合に、前記ビット線Ｂｊへ入力される比較データがビッ
トｆｉＢｊ及びＢｊにおいて「１」及び「０」であれば
、第２のトランジスタ９はオン状態、第４のトランジス
タ１１がオフ状態となり、従って、検索結果出力線と電
源ｖ１は非導通となる。又、前記比較データが各ビット
線ＢＪ及びＢｊにおいて「０」及び「１」であれば、第
２のトランジスタ９はオフ状態、第４のトランジスタ１
１はオン状態となり、前記検索結果出力線Ｈ１と電源Ｖ
１は導通する。 又、前記メモリ部２０に蓄積されたデータが「０」及び
「１」であれば、前記フリップフロップの各トランジス
タ３及び４は、それぞれオン状態及びオフ状態となる。 これにより、第１のトランジスタ８及び第３のトランジ
スタ１０は、それぞれオン状態及びオフ状態となる。こ
の場合に、前記各ビット線Ｂｊ及びＢＪにおいて「１」
及び「０」の比較データが入力されれば、第２のトラン
ジスタ９はオン状態となり、検索結果出力ｉＨと電源Ｖ
１が導通ずる。又、前記各ビット線Ｂｊ及びＩにおいて
「０」及び「１」の比較データが入力されれば、第２の
トランジスタ９はオフ状態となり、検索結果出力線Ｈ１
と電源■１は非導通となる。 従って、メモリセルに蓄積されているデータと比較デー
タとが不一致であれば、トランジスタ８及び９又はトラ
ンジスタ１０及び１１のうちのいずれかの組合わせで直
列にオン状態となるため、常に検索結果出力線Ｈｉ及び
電源ｖ１は導通する。 又、前記蓄積されているデータと比較データとが一致し
ていれば直列接続されているトランジスタ８及びつとト
ランジスタ１０及び１１とにおいて少なくとも１つのト
ランジスタがオフ状態となるため、常に、検索結果出力
線Ｈｉ及び電源７１間は非導通となる。以上の蓄積デー
タ及び比較データに対する各トランジスタの動作及び検
索結果出力線の信号レベルの状態を第２図に示す。 検索結果出力線Ｈｉはｉ行の同一行のメモリセル（ｌの
ワード）に連続して接続され、しかも抵抗７を介してハ
イレベルの電源Ｖ２により電圧が印加されているため、
通常は「１」の状態になっている。又、他の電源ｖ１は
ローレベルである。 従って、同一行のメモリセルにおいて比較データか全て
蓄積データと一致すれば、検索結果出力線Ｈ１は電源Ｖ
１に導通しないため、「１」の状態を維持しているか、
１つでも不一致があれば、前記検索結果出力線Ｈｉは電
源ｖ１に導通するため、該電源によりローレベルに引き
下げられて「０」の状態になる。 以上のような、比較データと蓄積データとの照合が全て
の行において同時に実行され、一致検索が成立した行、
即ちワードにフラグが立てられる。 次いで、読み出し信号入力により、フラグが立ったワー
ドに内蔵されたデータを読み出せば、比較データの内容
を知ることができる。 なお、前記実施例において、トランジスタ８及び９、又
はトランジスタ１０及び１１は同じ導電型のトランジス
タを用いているため、それらを入れ替えて接続しても本
実施例と同様に本発明の効果を得ることかできる。

【発明の効果】

以上説明した通り、本発明によれば、比較データ線及び
その反転信号線の負荷容量を等しくすることができるた
め、誤動作が生じることがなくなり、連想メモリの動作
が安定する。又、前記データ線及び反転信号線間に貫通
電流が流れないため、連想メモリの高速化や低消費電力
化を図ることができるという優れた効果が得られる。

【図面の簡単な説明】

第１図は、本発明の実施例に係る連想メモリのメモリセ
ルを示す回路図、 第２図は、前記実施例の作用を説明するための、メモリ
セルの各データに対する各部動作を示す線図、 第３図は、従来の連想メモリのメモリセルを示す回路図
である。 １．２・・・選択駆動用トランジスタ、３．４・・・フ
リップフロップのトランジスタ、５〜７・・・抵抗、 ８．９．１０．１１・・・第１、第２、第３、第４のト
ランジスタ、 Ｂｊ、Ｂｊ・・・ピッ１−線、 Ｗｉ・・・ワード線、 Ｈｉ・・・検索結果出力線、 Ｖｌ、Ｖ２・・・電源。

Claims (1)

【特許請求の範囲】
1. （１）ビット線を介して伝達されるデータをメモリ部に
   蓄積されたデータと比較するための連想メモリの比較回
   路において、 各ゲートがそれぞれ蓄積データの出力線及び比較データ
   伝達のビット線に接続され、各ソースがそれぞれ検索結
   果出力線及び電源に接続され、各ドレインを共通として
   直列に接続された第１及び第２のトランジスタと、 各ゲートがそれぞれ前記蓄積データの反転信号の出力線
   及び比較データの反転信号伝達のビット線に接続され、
   各ソースがそれぞれ前記検索結果出力線及び電源に接続
   され、各ドレインを共通として直列に接続された第３及
   び第４のトランジスタとを含むことを特徴とする連想メ
   モリの比較回路。