JPS6215955B2 - - Google Patents
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- Publication number
- JPS6215955B2 JPS6215955B2 JP57008820A JP882082A JPS6215955B2 JP S6215955 B2 JPS6215955 B2 JP S6215955B2 JP 57008820 A JP57008820 A JP 57008820A JP 882082 A JP882082 A JP 882082A JP S6215955 B2 JPS6215955 B2 JP S6215955B2
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- JP
- Japan
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- terminal
- channel
- mis transistor
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- Expired
Links
- 230000003068 static effect Effects 0.000 description 6
- 239000011159 matrix material Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/402—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh
- G11C11/4023—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh using field effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、１本のビツト線と１本のワード線を
もち、スタテイツクに情報を保持するメモリ回路
に関するものである。
もち、スタテイツクに情報を保持するメモリ回路
に関するものである。
従来のスタテイツク形メモリ回路の回路例を第
１図に示す。この回路はきわめて一般的なもので
ある。第２図は、第１図に示したインバータの構
成例である。第１図に示すように、従来のスタテ
イツク形メモリ回路では、２本のビツト線と１本
のワード線が必要であつた。半導体集積回路にお
いては、回路の配線本数が回路の占有面積を決定
する大きな要因であり、大容量のメモリ装置を実
現しようとする場合、メモリ回路の配線本数の低
減化が必要不可欠である。また、第１図に示すよ
うな従来のスタテイツク形メモリ回路では、情報
の書込み時、入力端子への一方のインバータから
の電荷の注入あるいは引抜きがある。これは、情
報の書込みに長い時間を要することを意味する。
このように、従来のスタテイツク形メモリ回路で
は、２本のビツト線が必要なため、大容量化、ひ
いては低価格化がはかれないとともに、情報の書
込み時に、入力端子への電荷の供給あるいは引抜
きがあるため、情報の書込みに長い時間を要する
という欠点があつた。
１図に示す。この回路はきわめて一般的なもので
ある。第２図は、第１図に示したインバータの構
成例である。第１図に示すように、従来のスタテ
イツク形メモリ回路では、２本のビツト線と１本
のワード線が必要であつた。半導体集積回路にお
いては、回路の配線本数が回路の占有面積を決定
する大きな要因であり、大容量のメモリ装置を実
現しようとする場合、メモリ回路の配線本数の低
減化が必要不可欠である。また、第１図に示すよ
うな従来のスタテイツク形メモリ回路では、情報
の書込み時、入力端子への一方のインバータから
の電荷の注入あるいは引抜きがある。これは、情
報の書込みに長い時間を要することを意味する。
このように、従来のスタテイツク形メモリ回路で
は、２本のビツト線が必要なため、大容量化、ひ
いては低価格化がはかれないとともに、情報の書
込み時に、入力端子への電荷の供給あるいは引抜
きがあるため、情報の書込みに長い時間を要する
という欠点があつた。
本発明は、ｎチヤンネル及びｐチヤンネルMIS
トランジスタと位相正転の増幅回路を用いて構成
したことを特徴とし、その目的は配線本数が少な
く、大容量化、低価格化、高速化が可能な、情報
をスタテイツクに保持できるメモリ回路を実現す
るにある。
トランジスタと位相正転の増幅回路を用いて構成
したことを特徴とし、その目的は配線本数が少な
く、大容量化、低価格化、高速化が可能な、情報
をスタテイツクに保持できるメモリ回路を実現す
るにある。
第３図は、本発明の第１の実施例であり、１ビ
ツトの情報を記憶するメモリ回路である。第３図
において１は、入力端子２と出力端子３をもち、
２つのCMOSインバータで構成された位相正転の
増幅回路である。４，５はそれぞれ電源端子であ
る。６は情報を入力するための第１の端子であ
り、７は情報を取込むか否かを制御する第２の端
子である。８はｐチヤンネルの第１のMOSトラ
ンジスタであり、９はｎチヤンネルの第２の
MOSトランジスタである。１０は容量素子であ
るが、これは個別の容量素子を接続してもよく、
あるいは、増幅回路１の入力容量を含む浮遊容量
を利用してもよい。以下の説明では個別の容量素
子が接続されているとして説明を加えるが、これ
は浮遊容量を利用した場合も同様に説明できる。
また本実施例では、第１のMOSトランジスタを
ｐチヤンネル、第２のMOSトランジスタをｎチ
ヤンネルとしているがこれは逆の場合も同様に説
明できる。以下図を用いて動作を説明するが、以
下の説明は正論理を用いて行なう。
ツトの情報を記憶するメモリ回路である。第３図
において１は、入力端子２と出力端子３をもち、
２つのCMOSインバータで構成された位相正転の
増幅回路である。４，５はそれぞれ電源端子であ
る。６は情報を入力するための第１の端子であ
り、７は情報を取込むか否かを制御する第２の端
子である。８はｐチヤンネルの第１のMOSトラ
ンジスタであり、９はｎチヤンネルの第２の
MOSトランジスタである。１０は容量素子であ
るが、これは個別の容量素子を接続してもよく、
あるいは、増幅回路１の入力容量を含む浮遊容量
を利用してもよい。以下の説明では個別の容量素
子が接続されているとして説明を加えるが、これ
は浮遊容量を利用した場合も同様に説明できる。
また本実施例では、第１のMOSトランジスタを
ｐチヤンネル、第２のMOSトランジスタをｎチ
ヤンネルとしているがこれは逆の場合も同様に説
明できる。以下図を用いて動作を説明するが、以
下の説明は正論理を用いて行なう。
(1) 情報の書込み
第２端子７に“０”を与え、第１のMOSト
ランジスタ８をオンし、第２のMOSトランジ
スタ９をオフする。これにより、第１の端子６
から第１のMOSトランジスタ８を介して容量
素子１０に電気的情報が電荷の量として書込ま
れる。このとき第２のMOSトランジスタはオ
フしており、増幅回路１による電荷の注入や引
抜きはない。また情報が書込まれて一定時間が
経過すると、増幅回路１の出力端子３には書込
まれた情報と同じ情報があらわれている。
ランジスタ８をオンし、第２のMOSトランジ
スタ９をオフする。これにより、第１の端子６
から第１のMOSトランジスタ８を介して容量
素子１０に電気的情報が電荷の量として書込ま
れる。このとき第２のMOSトランジスタはオ
フしており、増幅回路１による電荷の注入や引
抜きはない。また情報が書込まれて一定時間が
経過すると、増幅回路１の出力端子３には書込
まれた情報と同じ情報があらわれている。
(2) 情報の保持
情報を書込んだのち、第２の端子７に“１”
を与え、書込まれた情報をスタテイツクに保持
する。すなわち第２の端子７に“１”を加える
と第１のMOSトランジスタがオフし、第２の
MOSトランジスタはオンする。これによつ
て、第２のMOSトランジスタを介した正のフ
イードバツクループが完成し、情報は保持され
る。
を与え、書込まれた情報をスタテイツクに保持
する。すなわち第２の端子７に“１”を加える
と第１のMOSトランジスタがオフし、第２の
MOSトランジスタはオンする。これによつ
て、第２のMOSトランジスタを介した正のフ
イードバツクループが完成し、情報は保持され
る。
(3) 情報の読出し
第２の端子に“０”を与え、第１のMOSト
ランジスタをオン、第２のMOSトランジスタ
をオフする。これにより容量素子１０に蓄積さ
れていた電気的情報を第１のMOSトランジス
タを介して読出す。この読出し動作は、１トラ
ンジスタ形のダイナミツクMOS RAMの読出
し動作とまつたく同じ手法で行なうことができ
る。
ランジスタをオン、第２のMOSトランジスタ
をオフする。これにより容量素子１０に蓄積さ
れていた電気的情報を第１のMOSトランジス
タを介して読出す。この読出し動作は、１トラ
ンジスタ形のダイナミツクMOS RAMの読出
し動作とまつたく同じ手法で行なうことができ
る。
第４図は、本発明に用いることができる位相正
転の増幅回路の他の回路例である。これはCMOS
インバータにｎ−MOSのプツシユプルインバー
タを接続したものであり、スタテイツクパワは零
であり、また、回路の占有面積も小さいという利
点をもつている。
転の増幅回路の他の回路例である。これはCMOS
インバータにｎ−MOSのプツシユプルインバー
タを接続したものであり、スタテイツクパワは零
であり、また、回路の占有面積も小さいという利
点をもつている。
第５図は、本発明のメモリ回路の複数個をマト
リクス配列した実施例を示すものであつて、２ワ
ード×２ビツト構成のメモリ回路の例である。第
５図において、１３〜１６は第３図に示したメモ
リ回路であり、１７，１８は、それぞれビツト線
であり、１９，２０は、それぞれワード線であ
る。端子は、第３図の６，７が、たとえば第５図
のメモリ回路１３の６，７に対応する。本実施例
では２ワード×２ビツト構成の例を示したが、こ
れは任意のワード×ビツト構成が可能である。本
実施例の動作は実施例第３図の場合から容易に類
推可能であり、説明は省略する。
リクス配列した実施例を示すものであつて、２ワ
ード×２ビツト構成のメモリ回路の例である。第
５図において、１３〜１６は第３図に示したメモ
リ回路であり、１７，１８は、それぞれビツト線
であり、１９，２０は、それぞれワード線であ
る。端子は、第３図の６，７が、たとえば第５図
のメモリ回路１３の６，７に対応する。本実施例
では２ワード×２ビツト構成の例を示したが、こ
れは任意のワード×ビツト構成が可能である。本
実施例の動作は実施例第３図の場合から容易に類
推可能であり、説明は省略する。
以上説明したように、ｎチヤンネル及びｐチヤ
ンネルMISトランジスタと位相正転の増幅回路を
用いてメモリ回路が実現できたため、以下に示す
利点が生ずる。
ンネルMISトランジスタと位相正転の増幅回路を
用いてメモリ回路が実現できたため、以下に示す
利点が生ずる。
(1) 必要なビツト数は１本であり、配線本数が削
減できた。
減できた。
(2) 半導体集積回路においては、回路の配線本数
が、その回路の占有面積を決定する大きな要因
であり、本発明によりメモリ回路の大容量化、
低価格化がはかれる。
が、その回路の占有面積を決定する大きな要因
であり、本発明によりメモリ回路の大容量化、
低価格化がはかれる。
(3) 情報の書込み時に、メモリ回路の入力端子へ
のメモリ回路内部からの電荷の注入あるいは電
荷の引抜きがないため、書込み動作、とくに１
つのビツト線に接続された多数のメモリ回路に
対して、同時に同じ情報を書込む動作が、安
定、高速に行なえる。
のメモリ回路内部からの電荷の注入あるいは電
荷の引抜きがないため、書込み動作、とくに１
つのビツト線に接続された多数のメモリ回路に
対して、同時に同じ情報を書込む動作が、安
定、高速に行なえる。
第１図は、従来のスタテイツク形メモリ回路の
回路例である。第２図は、第１図に示したインバ
ータの構成例であり、ａはｎ−Ｅ／Ｄ MOSイ
ンバータ、ｂは抵抗負荷形ｎ−MOSインバー
タ、ｃはCMOSインバータである。第３図は、本
発明の実施例であつて、１ビツトの情報を記憶す
るメモリ回路である。第４図は、本発明に用いる
ことができる位相正転の増幅回路の他の回路例で
ある。第５図は、本発明のメモリ回路をマトリク
ス配列した実施例であつて、２ワード×２ビツト
構成のメモリ回路である。 １……位相正転の増幅回路、２，１１……入力
端子、３，１２……出力端子、４，５……電源端
子、６……情報入力用の第１の端子、７……情報
を取込むか否かを制御する第２の端子、８……ｐ
チヤンネルの第１のMOSトランジスタ、９……
ｎチヤンネルの第２のMOSトランジスタ、１０
……容量素子、１３〜１６……メモリ回路、１
７，１８……ビツト線、１９，２０……ワード
線。
回路例である。第２図は、第１図に示したインバ
ータの構成例であり、ａはｎ−Ｅ／Ｄ MOSイ
ンバータ、ｂは抵抗負荷形ｎ−MOSインバー
タ、ｃはCMOSインバータである。第３図は、本
発明の実施例であつて、１ビツトの情報を記憶す
るメモリ回路である。第４図は、本発明に用いる
ことができる位相正転の増幅回路の他の回路例で
ある。第５図は、本発明のメモリ回路をマトリク
ス配列した実施例であつて、２ワード×２ビツト
構成のメモリ回路である。 １……位相正転の増幅回路、２，１１……入力
端子、３，１２……出力端子、４，５……電源端
子、６……情報入力用の第１の端子、７……情報
を取込むか否かを制御する第２の端子、８……ｐ
チヤンネルの第１のMOSトランジスタ、９……
ｎチヤンネルの第２のMOSトランジスタ、１０
……容量素子、１３〜１６……メモリ回路、１
７，１８……ビツト線、１９，２０……ワード
線。
Claims (1)
- 【特許請求の範囲】 １ 情報を入力するための第１の端子と、該第１
の端子から情報を取込むか否かを制御する第２の
端子をもち、デイジタル情報を記憶することがで
きるメモリ回路を、２つのMISトランジスタと１
つの容量素子と、入力端子と出力端子をもつ位相
正転の増幅回路を用いて構成し、 第１の端子にｎチヤンネルあるいはｐチヤン
ネルの第１のMISトランジスタのソースを接続
し、 該第１のMISトランジスタのドレインと、該
第１のMISトランジスタの伝導チヤンネルと異
なる伝導チヤンネルをもつｐチヤンネルあるい
はｎチヤンネルの第２のMISトランジスタのソ
ースを接続し、 該第１のMISトランジスタのドレインに、位
相正転の増幅回路の入力端子を接続し、 該位相正転の増幅回路の出力端子と該第２の
MISトランジスタのドレインを接続し、 該第１のMISトランジスタのドレインと電源
間に容量素子を設け、 該第１及び第２のMISトランジスタのゲート
を共通に第２の端子に接続して構成したことを
特徴とするメモリ回路。 ２ 第１のMISトランジスタのドレインと電源間
の容量素子として、該第１のMISトランジスタの
ドレインに接続された浮遊容量を利用する構成と
したことを特徴とする特許請求の範囲第１項記載
のメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57008820A JPS58128091A (ja) | 1982-01-25 | 1982-01-25 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57008820A JPS58128091A (ja) | 1982-01-25 | 1982-01-25 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58128091A JPS58128091A (ja) | 1983-07-30 |
| JPS6215955B2 true JPS6215955B2 (ja) | 1987-04-09 |
Family
ID=11703437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57008820A Granted JPS58128091A (ja) | 1982-01-25 | 1982-01-25 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58128091A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2562705B1 (fr) * | 1984-04-06 | 1986-06-27 | Thomson Csf Mat Tel | Cellule elementaire de memoire vive, et memoire vive realisee par association de telles cellules elementaires |
| US4719596A (en) * | 1986-03-19 | 1988-01-12 | International Business Machines Corporation | Register providing simultaneous reading and writing to multiple ports |
| JP5083889B2 (ja) * | 2007-12-19 | 2012-11-28 | 独立行政法人産業技術総合研究所 | Ｓｒａｍセル回路およびその駆動方法 |
| JP2009076200A (ja) * | 2008-12-05 | 2009-04-09 | Renesas Technology Corp | 半導体記憶装置 |
| CN107180649B (zh) * | 2016-03-11 | 2021-01-15 | 联华电子股份有限公司 | 半导体存储器元件及操作半导体存储器元件的方法 |
-
1982
- 1982-01-25 JP JP57008820A patent/JPS58128091A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58128091A (ja) | 1983-07-30 |
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