JP2009076200A

JP2009076200A - 半導体記憶装置

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Publication number: JP2009076200A
Application number: JP2008310748A
Authority: JP
Inventors: Yuji Kihara; 雄治木原
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2008-12-05
Filing date: 2008-12-05
Publication date: 2009-04-09

Abstract

【課題】ＤＲＡＭに近い高集積化・大容量化を実現し、かつ、リフレッシュ動作を必要としないメモリセルを備える半導体記憶装置を提供する。
【解決手段】メモリセル５０は、トランスファゲートであるＮチャネルＭＯＳトランジスタ５２と、記憶情報に対応した電荷を蓄電するキャパシタ５４と、電荷補填回路５６とを備える。電荷補填回路５６は、２段のインバータ５８，６０から構成される双安定型回路であり、ノード６２の論理レベルをラッチする。インバータ５８，６０の各々の負荷抵抗は、多結晶ポリシリコンで形成され、バルクのトランジスタであるＮチャネルＭＯＳトランジスタ５８４，６０４の上層に形成可能なＰチャネル薄膜トランジスタ５８２，６０２によってそれぞれ構成される。
【選択図】図２

Description

この発明は、半導体記憶装置に関し、特に、メモリセルを構成するキャパシタの蓄電の有無によって記憶情報を記憶する半導体記憶装置に関する。

半導体記憶装置の代表格の１つであるＤＲＡＭ（Dynamic Random Access Memory）は、メモリセルの構成が１素子型（１トランジスタおよび１キャパシタ）であり、メモリセル自体の構造が単純であることから、半導体デバイスの高集積化・大容量化に最適なものとして、様々な電子機器において使用されている。

図１１は、ＤＲＡＭにおけるメモリセルアレイ上に行列状に配列されるメモリセルの構成を示す回路図である。

図１１を参照して、メモリセル５００は、ＮチャネルＭＯＳトランジスタ５０２と、キャパシタ５０４とを備える。ＮチャネルＭＯＳトランジスタ５０２は、ビット線５０８およびキャパシタ５０４に接続され、ゲートがワード線５０６に接続される。キャパシタ５０４のＮチャネルＭＯＳトランジスタ５０２との接続端と異なるもう一端は、セルプレート５１０に接続される。

ＮチャネルＭＯＳトランジスタ５０２は、データ書込時およびデータ読出時のみ活性化されるワード線５０６によって駆動され、データ書込時およびデータ読出時のみＯＮし、それ以外のときはＯＦＦする。

キャパシタ５０４は、電荷を蓄積しているか否かに応じて、２進情報“１”，“０”を記憶する。ビット線５０８からＮチャネルＭＯＳトランジスタ５０２を介して２進情報“１”，“０”に対応した電圧がキャパシタ５０４に印加されることによってキャパシタ５０４の充放電が行なわれ、データの書込みが行なわれる。

すなわち、データ“１”の書込みが行なわれるときは、ビット線５０８が電源電圧Ｖｃｃにプリチャージされ、ワード線５０６が活性化されることによってＮチャネルＭＯＳトランジスタ５０２がＯＮし、ビット線５０８からＮチャネルＭＯＳトランジスタ５０２を介してキャパシタ５０４に電源電圧Ｖｃｃが印加され、キャパシタ５０４に電荷が蓄電される。そして、このキャパシタ５０４に電荷が蓄電されている状態がデータ“１”に対応する。

また、データ“０”の書込みが行なわれるときは、ビット線５０８が接地電圧ＧＮＤにプリチャージされ、ワード線５０６が活性化されることによってＮチャネルＭＯＳトランジスタ５０２がＯＮし、キャパシタ５０４からＮチャネルＭＯＳトランジスタ５０２を介してビット線５０８に電荷が放電される。そして、このキャパシタ５０４に電荷が蓄電されていない状態が記憶データ“０”に対応する。

一方、データの読出しが行なわれるときは、予めビット線５０８が電圧Ｖｃｃ／２にプリチャージされ、ワード線５０６が活性化されることによってＮチャネルＭＯＳトランジスタ５０２がＯＮし、ビット線５０８とキャパシタ５０４が通電する。これによって、キャパシタ５０４の蓄電状態に応じた微小な電圧変化がビット線５０８に現われ、図示しないセンスアンプがその微小な電圧変化を電圧Ｖｃｃまたは接地電圧ＧＮＤに増幅する。このビット線５０８の電圧レベルが読出されたデータの状態に対応する。

なお、上述したデータの読出動作は破壊読出であるので、読出されたデータに応じてビット線５０８が電圧Ｖｃｃまたは接地電圧ＧＮＤに増幅されている状態で、再びワード線５０６が活性化され、上述したデータの書込動作と同様の動作でキャパシタ５０４への再チャージが行なわれる。これによって、データの読出に応じて一旦破壊されたデータが元の状態に復帰する。

ここで、ＤＲＡＭのメモリセルにおいては、記憶データに相当するキャパシタ５０４の電荷が種々の要因によってリークし、徐々に失われていく。すなわち、時間とともに記憶データが失われる。このため、ＤＲＡＭにおいては、データの読出しにおいて、記憶データに対応したビット線５０８の電圧変化が検出できなくなる前に、データを一旦読出して再度書込むというリフレッシュ動作が実施される。

ＤＲＡＭは、このリフレッシュ動作を常時周期的にすべてのメモリセルに対して行なう必要があり、この点で高速化・低消費電力化に対する欠点を有し、リフレッシュ動作を必要としないＳＲＡＭ（Static Random Access Memory）に対して高速化・低消費電力化の観点からは劣る。しかしながら、ＤＲＡＭは、上述したように、メモリセルの構造が単純で高集積化が可能であることから、１ビット当りのコストが他のメモリデバイスと比較して格段に安く、現在のＲＡＭの主流となっている。

一方、ＤＲＡＭとともに代表的な半導体記憶装置の１つであるＳＲＡＭは、上述したように、ＤＲＡＭにおいて不可欠なリフレッシュ動作が不要なＲＡＭである。

図１２は、６トランジスタＳＲＡＭにおけるメモリセルアレイ上に行列状に配列されるメモリセルの構成を示す回路図である。

図１２を参照して、メモリセル７００は、ＮチャネルＭＯＳトランジスタ７０２〜７０８と、ＰチャネルＭＯＳトランジスタ７１０，７１２と、記憶ノード７１４，７１６とを備える。

メモリセル７００は、ＮチャネルＭＯＳトランジスタ７０２およびＰチャネルＭＯＳトランジスタ７１０からなるインバータと、ＮチャネルＭＯＳトランジスタ７０４およびＰチャネルＭＯＳトランジスタ７１２からなるインバータとを交差接続したフリップフロップが、トランスファゲートである２個のＮチャネルＭＯＳトランジスタ７０６，７０８を介してビット線対７１８，７２０に接続される構成となっている。

メモリセル７００においては、記憶ノード７１４，７１６の電圧レベルの状態が記憶データに対応し、たとえば記憶ノード７１４，７１６がそれぞれＨレベル，Ｌレベルであるときが記憶データ“１”に対応し、その逆の状態が記憶データ“０”に対応する。交差接続された記憶ノード７１４，７１６上のデータは、双安定状態であり、所定の電源電圧が供給されている限りは状態が維持され続けるため、この点において、キャパシタに蓄電された電荷が時間とともに消失していくＤＲＡＭと根本的に異なるものである。

メモリセル７００においては、データの書込みが行なわれるときは、ビット線対７１８，７２０に書込データに対応した相反する電圧を印加し、ワード線７２２を活性化してトランスファゲート７０６，７０８をＯＮすることによって、フリップフロップの状態を設定する。一方、データの読出しは、ワード線７２２を活性化してトランスファゲート７０６，７０８をＯＮし、記憶ノード７１４，７１６の電位をビット線７１８，７２０に伝達し、このときのビット線７１８，７２０の電圧変化を検出することによって行なわれる。

このメモリセル７００は、６個のバルクのトランジスタで構成されるが、４個のバルクのトランジスタで構成可能なメモリセルを備えるＳＲＡＭも存在する。

図１３は、４トランジスタＳＲＡＭにおけるメモリセルアレイ上に行列状に配列されるメモリセルの構成を示す回路図である。

図１３を参照して、メモリセル７５０は、メモリセル７００におけるＰチャネルＭＯＳトランジスタ７１０，７１２に代えて、それぞれＰチャネル薄膜トランジスタ（ＰチャネルＴＦＴ（Thin Film Transistor）：以下、薄膜トランジスタを「ＴＦＴ」と称する。）７３０，７３２を備える。このＰチャネルＴＦＴ７３０，７３２には、高抵抗が用いられることもある。なお、４トランジスタＳＲＡＭの「４トランジスタ」とは、１つのメモリセルがバルクのトランジスタを４個備えているという意味で用いている。また、「バルク」とは、ＴＦＴが基板上に形成されるのに対し、シリコン基板中にトランジスタが作りこまれているものという意味で用いている。以下においては、ＴＦＴのように基板上に形成される薄膜素子に対し、シリコン基板中に作りこまれるトランジスタを「バルクトランジスタ」と称する。

メモリセル７５０の動作原理は、メモリセル７００と基本的に同じであるので、説明は繰り返さない。

このＰチャネルＴＦＴ７３０，７３２は、ＮチャネルＭＯＳトランジスタ７０２，７０４の上層に形成されるため、４トランジスタＳＲＡＭは、６トランジスタＳＲＡＭと比較してセル面積を小さくできるという利点を有する一方、６トランジスタＳＲＡＭと比較して低電圧特性に劣るため、近年の半導体記憶装置に要求される低電圧化の傾向に対応できず、現在はあまり使用されていない。

上述したように、ＤＲＡＭは、メモリセルの構造が単純であることから高集積化・大容量化に適しているが、リフレッシュ動作か不可欠であること、一方、ＳＲＡＭは、リフレッシュ動作は不要であるが、６個または４個のバルクトランジスタを必要とするためメモリセルが大型化し、高集積化・大容量化に対応できないこと、というようにいずれにも一長一短がある。

しかしながら、今後、ＩＴ技術のさらなる発展とあいまって、高集積化・大容量化および高性能化（高速化かつ低消費電力化）をともに満足する半導体記憶装置への期待は大きい。

そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、ＤＲＡＭに近い高集積化・大容量化を実現し、かつ、リフレッシュ動作を必要としないメモリセルを備える半導体記憶装置を提供することである。

課題を解決するための手段および発明の効果

この発明によれば、半導体記憶装置は、行列状に配列された複数のメモリセルを含むメモリセルアレイと、メモリセルの行および列ごとにそれぞれ配列される複数のワード線および複数のビット線とを備える半導体記憶装置であって、複数のメモリセルの各々は、２進情報で表わされる記憶情報の１ビット分のデータについて、その論理レベルに応じた電荷を保持する容量素子と、ワード線に印加される電圧によって駆動され、ビット線と容量素子との間で電荷のやり取りを行なうアクセストランジスタと、容量素子から漏洩する電荷をデータの論理レベルに応じて補填する電荷補填回路とを含む。

この発明による半導体記憶装置においては、複数のメモリセルの各々は、記憶情報の論理レベルに対応した電荷を保持する容量素子から漏洩する電荷を補填する電荷補填回路を含む。

したがって、この発明によれば、リフレッシュ動作を行なうことなく、電荷の漏洩による記憶情報の消失を防止することができる。

好ましくは、電荷補填回路は、容量素子とアクセストランジスタとの間に接続される。
電荷補填回路は、容量素子とアクセストランジスタとの間の記憶ノードに接続される。

したがって、この発明によれば、電荷補填回路によって記憶ノード上の電荷が補填され、記憶ノードに記憶情報を保持することができる。

好ましくは、電荷補填回路は、容量素子とアクセストランジスタとの間の記憶ノードに入力ノードが接続される第１のインバータと、第１のインバータの出力ノードに入力ノードが接続され、記憶ノードに出力ノードが接続される第２のインバータとを含む。

電荷補填回路は、第１のインバータと第２のインバータが交差接続されて構成される。
したがって、この発明によれば、第１および第２のインバータによってラッチ機能が構成され、記憶ノードに記憶情報を保持することができる。

好ましくは、第１および第２のインバータに含まれるＭＯＳトランジスタは、アクセストランジスタと同一の導電型のＭＯＳトランジスタである。

メモリセルを構成するバルクトランジスタは、１つの導電型のトランジスタで構成される。

したがって、この発明によれば、メモリセルを形成する際に２つの導電型のウェル領域を設ける必要がなく、メモリセルのサイズを縮小できる。

好ましくは、記憶ノードは、第１のインバータの出力ノードの容量よりも大きい容量を有する。

したがって、この発明によれば、メモリセルへのデータの書込動作が安定する。
好ましくは、記憶ノードの容量は、接続ノードの容量の５倍以上である。

したがって、この発明によれば、メモリセルへのデータの書込動作がさらに安定する。
好ましくは、アクセストランジスタは、第１のＮチャネルＭＯＳトランジスタであり、第１および第２のインバータの各々は、一方が電源ノードに接続され、他方が出力ノードに接続される、多結晶ポリシリコンで構成された抵抗素子と、ドレインが出力ノードに接続され、ソースが接地ノードに接続される第２のＮチャネルＭＯＳトランジスタとからなる。

メモリセルに含まれるバルクトランジスタは、すべてＮチャネルＭＯＳトランジスタから構成され、さらに、第１および第２のインバータの各々の一部に多結晶ポリシリコンで構成された抵抗素子が用いられる。

したがって、この発明によれば、メモリセルを形成する際に２つの導電型のウェル領域を設ける必要がなく、さらに、多結晶ポリシリコンで構成された抵抗素子はバルクトランジスタの上層に形成できるので、メモリセルのサイズをさらに縮小できる。

好ましくは、第２のＮチャネルＭＯＳトランジスタの電流駆動能力は、第１のＮチャネルＭＯＳトランジスタの電流駆動能力の１倍以上２倍以下である。

このメモリセルは容量素子を備えるので、ドライバトランジスタである第２のＮチャネルＭＯＳトランジスタの電流駆動能力がアクセストランジスタである第１のＮチャネルＭＯＳトランジスタの電流駆動能力の１倍以上２倍以下であっても、データの読出動作が安定して行われる。

したがって、この発明によれば、第１のＮチャネルＭＯＳトランジスタの電流駆動能力に対して、第２のＮチャネルＭＯＳトランジスタの電流駆動能力を通常必要とされる２〜３倍以上とする必要がなく、第２のＮチャネルＭＯＳトランジスタを小型化でき、メモリセルのサイズを縮小できる。

好ましくは、抵抗素子は、Ｐチャネル薄膜トランジスタで構成される。
したがって、この発明によれば、Ｐチャネル薄膜トランジスタをバルクトランジスタの上層に形成できるので、メモリセルのサイズを縮小できる。

好ましくは、記憶ノードの容量は、接続ノードの容量の２０倍以上である。
したがって、この発明によれば、抵抗素子にＰチャネル薄膜トランジスタを用いても、メモリセルへのデータの書込動作が安定する。

好ましくは、抵抗素子は、記憶ノードのリーク電流の１０倍以上の電流供給能力を有する。

抵抗素子は、記憶ノードの充電状態が十分に維持されるのに必要な電流を供給可能であり、記憶ノードの状態を安定させる。

したがって、この発明によれば、安定してメモリセルにデータを記憶することができる。

好ましくは、複数のメモリセルの各々からデータを読出すとき、複数のメモリセルの各々に対応するビット線は、電源電圧にプリチャージされ、複数のメモリセルの各々に対応するワード線は、電源電圧以下の電圧が印加される。

このメモリセルは、電荷補填回路を備えるため、アクセストランジスタを駆動するワード線の電圧をブーストすることなく、電源電圧以下の電圧でデータの読出しを行うことができる。

したがって、この発明によれば、データの読出時に記憶ノードの電位変化を小さくすることができ、非破壊読出しが実現される。

好ましくは、複数のメモリセルの各々に対応するワード線に印加される電圧は、アクセストランジスタの電流駆動能力が第２のＮチャネルＭＯＳトランジスタの電流駆動能力の半分以上になるように設定される。

メモリセルに記憶されるデータへのアクセス性を劣化させないように、アクセストランジスタの電流駆動能力はある程度確保される必要がある。一方、アクセストランジスタの電流駆動能力がドライバトランジスタである第２のＮチャネルＭＯＳトランジスタの電流駆動能力の半分以上になるようにワード線に印加される電圧が設定されることによって、ドライバトランジスタとアクセストランジスタとのセルレシオは２以下となるが、このメモリセルは容量素子を備えるので、メモリセルの動作が安定化される。

したがって、この発明によれば、データへのアクセス性を劣化させないようにアクセストランジスタの電流駆動能力を確保しつつ、セルレシオが２以下となっても、メモリセルの動作は安定する。

好ましくは、アクセストランジスタは、第１のＰチャネルＭＯＳトランジスタであり、第１および第２のインバータの各々は、ソースが電源ノードに接続され、ドレインが出力ノードに接続される第２のＰチャネルＭＯＳトランジスタと、一方が出力ノードに接続され、他方が接地ノードに接続される、多結晶ポリシリコンで構成された抵抗素子とからなる。

メモリセルに含まれるバルクトランジスタは、すべてＰチャネルＭＯＳトランジスタから構成され、さらに、第１および第２のインバータの各々の一部に多結晶ポリシリコンで構成された抵抗素子が用いられる。

したがって、この発明によれば、メモリセルを形成する際に２つの導電型のウェル領域を設ける必要がなく、さらに、多結晶ポリシリコンで構成された抵抗素子はバルクトランジスタの上層に形成できるので、メモリセルのサイズを縮小できる。

好ましくは、抵抗素子は、Ｎチャネル薄膜トランジスタで構成される。
したがって、この発明によれば、Ｎチャネル薄膜トランジスタをバルクトランジスタの上層に形成できるので、メモリセルのサイズを縮小できる。

好ましくは、第１および第２のインバータの各々は、一方が電源ノードに接続され、他方が出力ノードに接続される、多結晶ポリシリコンで構成された第１の抵抗素子と、一方が出力ノードに接続され、他方が接地ノードに接続される、多結晶ポリシリコンで構成された第２の抵抗素子とからなる。

さらに好ましくは、第１の抵抗素子は、Ｐチャネル薄膜トランジスタで構成され、第２の抵抗素子は、Ｎチャネル薄膜トランジスタで構成される。

第１および第２のインバータは、多結晶ポリシリコンで構成された抵抗素子のみによって形成される。

したがって、この発明によれば、メモリセルに含まれるバルクトランジスタは、アクセストランジスタの１つだけであり、メモリセルのサイズを縮小できる。

好ましくは、アクセストランジスタは、第１のＮチャネルＭＯＳトランジスタであり、電荷補填回路は、容量素子とアクセストランジスタとの間の記憶ノードに入力ノードが接続されるインバータと、一方が電源ノードに接続され、他方が記憶ノードに接続され、インバータの出力ノードから出力される信号に応じて電源ノードから記憶ノードへの電流特性をスイッチングする、多結晶ポリシリコンで構成された第１の抵抗素子とを含み、インバータは、一方が電源ノードに接続され、他方が出力ノードに接続される、多結晶ポリシリコンで構成された第２の抵抗素子と、ドレインが出力ノードに接続され、ソースが接地ノードに接続される第２のＮチャネルＭＯＳトランジスタとからなる。

電荷補填回路は、インバータと電流特性のスイッチングが可能な第１の抵抗素子とを含み、さらに、このメモリセルに含まれるバルクトランジスタは、すべてＮチャネルＭＯＳトランジスタから構成される。

したがって、この発明によれば、インバータと電流特性のスイッチングが可能な第１の抵抗素子とによってラッチ機能が構成され、記憶ノードに記憶情報を保持することができ、さらに、メモリセルを形成する際に２つの導電型のウェル領域を設ける必要がなく、その上、メモリセルに含まれるバルクトランジスタは２つであり、多結晶ポリシリコンで構成された抵抗素子はバルクトランジスタの上層に形成できるので、メモリセルのサイズも縮小できる。

好ましくは、第１および第２の抵抗素子は、Ｐチャネル薄膜トランジスタで構成される。

したがって、この発明によれば、Ｐチャネル薄膜トランジスタをバルクトランジスタの上層に形成できるので、メモリセルのサイズを縮小できる。

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。

［実施の形態１］
図１は、この発明の実施の形態１による半導体記憶装置の全体構成を示す概略ブロック図である。

図１を参照して、半導体記憶装置１０は、制御信号端子１２と、クロック端子１４と、アドレス端子１６と、データ入出力端子１８とを備える。また、半導体記憶装置１０は、制御信号バッファ２０と、クロックバッファ２２と、アドレスバッファ２４と、入出力バッファ２６とを備える。さらに、半導体記憶装置１０は、制御回路２８と、行アドレスデコーダ３０と、列アドレスデコーダ３２と、センスアンプ／入出力制御回路３４と、メモリセルアレイ３６とを備える。

なお、図１においては、半導体記憶装置１０について、データ入出力に関する主要部分のみが代表的に示される。

制御信号端子１２は、チップセレクト信号／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥのコマンド制御信号を受ける。クロック端子１４は、外部クロックＣＬＫおよびクロックイネーブル信号ＣＫＥを受ける。アドレス端子１６は、アドレス信号Ａ０〜Ａｎ（ｎは自然数）を受ける。

クロックバッファ２２は、外部クロックＣＬＫを受けて内部クロックを発生し、制御信号バッファ２０、アドレスバッファ２４、入出力バッファ２６および制御回路２８へ出力する。制御信号バッファ２０は、クロックバッファ２２から受ける内部クロックに応じて、チップセレクト信号／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥを取込んでラッチし、制御回路２８へ出力する。アドレスバッファ２４は、クロックバッファ２２から受ける内部クロックに応じて、アドレス信号Ａ０〜Ａｎを取込んでラッチし、内部アドレス信号を発生して行アドレスデコーダ３０および列アドレスデコーダ３２へ出力する。

データ入出力端子１８は、半導体記憶装置１０において読み書きされるデータを外部とやり取りする端子であって、データ書込時は外部から入力されるデータＤＱ０〜ＤＱｉ（ｉは自然数）を受け、データ読出時はデータＤＱ０〜ＤＱｉを外部へ出力する。

入出力バッファ２６は、データ書込時は、クロックバッファ２２から受ける内部クロックに応じて、データＤＱ０〜ＤＱｉを取込んでラッチし、内部データＩＤＱをセンスアンプ／入出力制御回路３４へ出力する。一方、入出力バッファ２６は、データ読出時は、クロックバッファ２２から受ける内部クロックに応じて、センスアンプ／入出力制御回路３４から受ける内部データＩＤＱをデータ入出力端子１８へ出力する。

制御回路２８は、クロックバッファ２２から受ける内部クロックに応じて、制御信号バッファ２０からコマンド制御信号を取込み、取込んだコマンド制御信号に基づいて行アドレスデコーダ３０、列アドレスデコーダ３２および入出力バッファ２６を制御する。これによって、データＤＱ０〜ＤＱ１５のメモリセルアレイ３６への読み書きが行なわれる。

行アドレスデコーダ３０は、制御回路２８からの指示に基づいて、アドレス信号Ａ０〜Ａｎに対応するメモリセルアレイ３６上のワード線を選択し、図示されないワードドライバによって選択されたワード線を活性化する。また、列アドレスデコーダ３２は、制御回路２８からの指示に基づいて、アドレス信号Ａ０〜Ａｎに対応するメモリセルアレイ３６上のビット線対を選択する。

センスアンプ／入出力制御回路３４は、データ書込時は、入出力バッファ２６から受ける内部データＩＤＱの論理レベルに応じて、列アドレスデコーダ３２によって選択されたビット線対を電源電圧Ｖｃｃまたは接地電圧ＧＮＤにプリチャージする。これによって、行アドレスデコーダ３０によって活性化されたワード線と、列アドレスデコーダ３２によって選択され、センスアンプ／入出力制御回路３４によってプリチャージされたビット線対とに接続されるメモリセルアレイ３６上のメモリセルに内部データＩＤＱの書込みが行なわれる。

一方、センスアンプ／入出力制御回路３４は、データ読出時は、データ読出前に列アドレスデコーダ３２によって選択されたビット線対を電圧Ｖｃｃ／２にプリチャージし、選択されたビット線対において読出データに対応して発生する微小電圧変化を検出／増幅して読出データの論理レベルを判定し、入出力バッファ２６へ出力する。

メモリセルアレイは３６は、後述するメモリセルが行列状に配列された記憶素子群であり、各行に対応するワード線を介して行アドレスデコーダ３０と接続され、また、各列に対応するビット線対を介してセンスアンプ／入出力制御回路３４と接続される。

図２は、半導体記憶装置１０におけるメモリセルアレイ３６上に行列上に配列されるメモリセルの構成を示す回路図である。

図２を参照して、メモリセル５０は、ＮチャネルＭＯＳトランジスタ５２と、キャパシタ５４と、電荷補填回路５６とを備える。電荷補填回路５６は、インバータ５８，６０と、ノード６２，６４とを含み、インバータ５８は、ＰチャネルＴＦＴ５８２およびＮチャネルＭＯＳトランジスタ５８４からなり、インバータ６０は、ＰチャネルＴＦＴ６０２およびＮチャネルＭＯＳトランジスタ６０４からなる。

ＮチャネルＭＯＳトランジスタ５２は、ゲートがワード線６６に接続され、ドレインおよびソースがそれぞれビット線６８およびキャパシタ５４に接続される。ＮチャネルＭＯＳトランジスタ５２は、データ書込時およびデータ読出時のみ活性化されるワード線６６によって駆動され、データ書込時およびデータ読出時のみＯＮし、それ以外のときはＯＦＦする。

キャパシタ５４は、電荷を蓄積しているか否かに応じて、２進情報“１”，“０”を記憶する。キャパシタ５４は、一端がＮチャネルＭＯＳトランジスタ５２に接続され、もう一端がセルプレート７０に接続される。そして、ビット線６８からＮチャネルＭＯＳトランジスタ５２を介して２進情報“１”，“０”に対応した電圧をキャパシタ５４に印加することによって、キャパシタ５４の充放電が行なわれ、データの書込みが行なわれる。

なお、ＮチャネルＭＯＳトランジスタ５２およびキャパシタ５４の構成は、一般的なＤＲＡＭの構成と同じである。

ＰチャネルＴＦＴ５８２，６０２は、多結晶ポリシリコンで構成された、スイッチング機能を備える抵抗素子であり、Ｔ（テラ、「Ｔ」は１０¹²を表わす。）ΩオーダのＯＦＦ抵抗とＧ（ギガ、「Ｇ」は１０⁹を表わす。）ΩオーダのＯＮ抵抗とを有する高抵抗素子である。

なお、この発明においては、抵抗素子といった場合、スイッチング機能を備えるものと定抵抗のものとの両方を示すものとする。

ＰチャネルＴＦＴ５８２は、ゲートがノード６２に接続され、ソースが電源ノード７２に、ドレインがノード６４にそれぞれ接続される。また、ＮチャネルＭＯＳトランジスタ５８４は、ゲートがノード６２に接続され、ドレインがノード６４に、ソースが接地ノード７４にそれぞれ接続される。

ＰチャネルＴＦＴ６０２は、ゲートがノード６４に接続され、ソースが電源ノード７２に、ドレインがノード６２にそれぞれ接続される。また、ＮチャネルＭＯＳトランジスタ６０４は、ゲートがノード６４に接続され、ドレインがノード６２に、ソースが接地ノード７４にそれぞれ接続される。

メモリセル５０においては、このＰチャネルＴＦＴ５８２およびＮチャネルＭＯＳトランジスタ５８４で構成されるインバータ５８と、ＰチャネルＴＦＴ６０２およびＮチャネルＭＯＳトランジスタ６０４で構成されるインバータ６０とによるラッチ機能によって、キャパシタ５４のリーク電流が補填され、リフレッシュ動作を行なうことなく記憶データが保持される。

以下、このメモリセル５０の動作について説明する。
（１）データ“０”の書込み
このメモリセル５０においては、バルクトランジスタのＯＮ電流は３×１０^-5Ａ（アンペア）程度であり、ＴＦＴのＯＮ電流およびＯＦＦ電流は、それぞれ１×１０^-11Ａおよび１×１０^-13Ａ程度である。また、キャパシタ５４およびバルクトランジスタのＯＦＦ電流によるノード６２，６４からのリーク電流は１×１０^-15Ａ程度である。なお、ここに示した各電流値は、これらの数値に限定されるものではなく、これらの程度の次数であることを示すものである。

上述した各電流値であれば、ＴＦＴのＯＮ電流は、ノード６２，６４からのリーク電流を４桁上回るため、電源ノード７２からノード６２，６４を電源電圧に充電することができる。

ノード６２の容量は、キャパシタ５４の容量、トランジスタのゲート容量、活性領域の接合容量などによるものであるが、記憶データが安定的に読出されるために、ノード６２の容量は、少なくとも５ｆＦ（５ｆ（フェムト）ファラド、「ｆ」は１０^-15を表わす。）以上になるように設計される。一方、ノード６４の容量は、トランジスタのゲート容量、活性領域の接合容量などによるものであるが、ノード６４の容量は、一般的なＳＲＡＭと同様に、１ｆＦ程度である。ノード６２の容量が上述した最小値の５ｆＦであり、ノード６４の容量が１ｆＦであれば、ノード６２，６４の容量比は５となる。

この容量比をどの程度にするのが好ましいかは、このメモリセル５０にデータ“０”を書込むことができる条件によって決まる。以下、この条件について説明する。

メモリセル５０にデータ“０”が書込まれると、ノード６２の電圧は０Ｖとなるが、通常の書込動作時間であるｎ（ナノ、「ｎ」は１０^-9を表わす。）秒オーダでは、ノード６４は、電源ノード７２から電源電圧に充電されない。これは、次式において示される。

いま、電源ノード７２の電源電圧を２Ｖとした場合、ノード６４において次式が成り立つ。

電荷Ｑ＝容量Ｃ×電圧Ｖ＝１ｆ×２＝２×１０^-15
ＰチャネルＴＦＴ５８２のＯＮ電流Ｉ＝１×１０^-11アンペア
充電時間ｔ＝Ｑ／Ｉ＝２×１０^-4秒 …（ｉ）
したがって、ノード６４が充電されるためには、μ（マイクロ、「μ」は１０^-6を表わす。）秒オーダの時間を要する。そうすると、ノード６２の電圧が０Ｖになっても、直ちにノード６４は電源電圧に充電されないので、ノード６２は、ＰチャネルＴＦＴ６０２を介して充電され始める。そして、ノード６４に比べてノード６２の充電速度が速いと、ノード６４が充電されてＰチャネルＴＦＴ６０２がＯＦＦする前にノード６２が再充電されてしまうことになり、一旦ノード６２に書込まれたデータ“０”は、最終的にデータ“１”となって、書込エラーが発生する。

しかしながら、上述したノード６２，６４の容量比が大きければ、ノード６４の充電速度がノード６２の充電速度を上回り、ノード６２が充電される前にＰチャネルＴＦＴ６０２がＯＦＦし、また、ＮチャネルＭＯＳトランジスタ６０４がＯＮするので、ノード６２は０Ｖにプルダウンされ、書込エラーは発生しない。

このノード６２，６４の容量比は、ＮチャネルＭＯＳトランジスタ５８４とＮチャネルＭＯＳトランジスタ６０４とのしきい値電圧のばらつきを考慮すると、最低限５程度あればよいと考えられる。そして、データの書込みをさらに安定的に実現するために、ノード６２と接続されるキャパシタ５４が設けられ、キャパシタ５４の容量を一般的なＤＲＡＭと同等の２０ｆＦ程度にすれば、ノード６２，６４の容量比は２０程度となり、データの書込みはさらに安定化される。なお、ＰチャネルＴＦＴ５８２とＰチャネルＴＦＴ６０２とのＯＮ電流の比が１０倍程度ばらつくこと、およびＮチャネルＭＯＳトランジスタ５８４とＮチャネルＭＯＳトランジスタ６０４とのしきい値電圧がばらつくことを考慮すると、ノード６２，６４の容量比は２０以上であることが望ましい。

以上のように、ノード６２，６４に容量比を設けることによって、ノード６４が電源電圧に充電される前にワード線６６を非活性化しても、データ“０”の書込みにおける書込エラーは発生しない。そして、ノード６４の電圧が所定の電圧を超えるとＮチャネルＭＯＳトランジスタ６０４がＯＮし、これによってノード６２は０Ｖに保持され、その後リフレッシュ動作することなく、書込まれたデータ“０”の状態が保持される。

なお、この実施の形態１では、データの書込みを安定的に実現するためにキャパシタ５４を設けているが、キャパシタ５４を設けることなくトランジスタのゲート容量などでノード６２，６４の容量比が十分に確保できれば、キャパシタ５４を不要とすることもできる。

（２）データ“１”の書込み
メモリセル５０にデータ“１”が書込まれるときは、ノード６２は、ビット線６８からＮチャネルＭＯＳトランジスタ５２を介して直ちに充電され、これに応じてＮチャネルＭＯＳトランジスタ５８４が直ちにＯＮし、ノード６４は直ちに０Ｖとなる。したがって、ノード６２，６４の電圧は早期に安定し、データ“１”の書込みの際にＴＦＴの性能による影響を受けることはない。

そして、上述したように、ＰチャネルＴＦＴ６０２のＯＮ電流は、ノード６２からのリーク電流を４桁上回るため、ノード６２はＰチャネルＴＦＴ６０２によって電源電圧に保持され、その後リフレッシュ動作することなく、書込まれたデータ“１”の状態が保持される。

図３，４は、上述した書込動作におけるノード６２，６４の電位変化を示す図である。図３は、メモリセル５０にデータ“０”が書込まれるときのノード６２，６４の電位変化を示す図であり、図４は、メモリセル５０にデータ“１”が書込まれるときのノード６２，６４の電位変化を示す図である。

まず、メモリセル５０にデータ“０”が書込まれるときのノード６２，６４の電位変化について説明する。

図３を参照して、破線はノード６２の電位変化を示し、実線はノード６４の電位変化を示す。また、電源電圧は２Ｖとし、インバータ６０の論理しきい値電圧（出力電圧が急激に変化するときの入力電圧）は０．３Ｖとする。そして、時刻Ｔ１でワード線６６が活性化されるとする。

時刻Ｔ１においてワード線６６が活性化されると、ノード６２の電荷は、ＮチャネルＭＯＳトランジスタ５２を介してビット線６８へ引き抜かれ、ノード６２の電位は直ちに０Ｖとなる。これに応じて、ノード６４は、電源ノード７２からＰチャネルＴＦＴ５８２を介して充電され始めるが、ＴＦＴのＯＮ電流はバルクトランジスタのＯＮ電流よりも小さく、ノード６４は直ちに充電されないため、ノード６２も、電源ノード７２からＰチャネルＴＦＴ６０２を介して充電され始める。ただし、ノード６２，６４の容量比の関係上、ノード６２の充電速度は、ノード６４の充電速度に比べて遅い。そして、ワード線６６は、時刻Ｔ１の数１０μ秒後に非活性化される。

ノード６４の電位が時刻Ｔ１から約３０μ秒の時刻Ｔ２においてインバータ６０の論理しきい値電圧０．３Ｖを超えると、ＮチャネルＭＯＳトランジスタ６０４がＯＮし、これに応じてノード６２は０Ｖとなり、書込まれたデータ“０”の状態が安定する。なお、ノード６４の電位がインバータ６０の論理しきい値電圧０．３Ｖを超えるまでにかかる時間約３０μ秒は、次式に基づいて確認される。

ノード６４の電荷Ｑ＝容量Ｃ×電圧Ｖ＝１ｆ×０．３＝３×１０^-16
ＰチャネルＴＦＴ５８２のＯＮ電流Ｉ＝１×１０^-11Ａ
論理しきい値電圧０．３Ｖに達するまで時間ｔ＝Ｑ／Ｉ＝３×１０^-5秒 …（ii）
一方、ノード６４は、ＰチャネルＴＦＴ５８２によって充電され続け、上述した式（ｉ）で示されたように、ノード６４の充電が開始される時刻から約２００μ秒後の時刻Ｔ３で電源電圧の２Ｖに充電される。

次に、メモリセル５０にデータ“１”が書込まれる際のノード６２，６４の電位変化について説明する。

図４を参照して、破線および実線は、それぞれノード６２，６４の電位変化を示し、時刻Ｔ１でワード線６６が活性化されるとする。時刻Ｔ１においてワード線６６が活性化されると、ノード６２は、ビット線６８からＮチャネルＭＯＳトランジスタ５２を介して電源電圧の２Ｖに直ちに充電される。これによって、ＮチャネルＭＯＳトランジスタ５８４が直ちにＯＮし、ノード６４は直ちに０Ｖとなる。したがって、データ“１”の書込時は、ＴＦＴの特性の影響を受けない。

（３）記憶データの読出し
メモリセル５０における記憶データの読出しは、一般的なＤＲＡＭと同じ動作で行なうことができる。すなわち、予めビット線６８が電圧Ｖｃｃ／２にプリチャージされ、データの読出しに際して、ブーストされた電源電圧がワード線６６に印加されてワード線６６が活性化される。これによってＮチャネルＭＯＳトランジスタ５２がＯＮし、キャパシタ５４の蓄電状態に応じたビット線６８の微小電圧変化が図示しないセンスアンプによって検出され、ビット線６８の電圧が電圧Ｖｃｃまたは接地電圧ＧＮＤまで増幅される。このビット線６８の電圧レベルが記憶データの状態に対応する。

そして、ビット線６８の電圧が電圧Ｖｃｃまたは接地電圧ＧＮＤに増幅されている状態で、再びワード線６６を活性化してＮチャネルＭＯＳトランジスタ５２を介してキャパシタ５４を再チャージし、上述した（１）または（２）と同様の動作で記憶データの再書込みが行なわれる。

ここで、このメモリセル５０においては、記憶データ読出時にワード線６６に印加される電圧は、電源電圧をブーストした電圧とすることなく、電源電圧以下の電圧とすることができる。

ワード線６６への印加電圧を電源電圧がブーストされた電圧とすると、データの読出しに際してメモリセル５０に記憶されていたデータが破壊され、上述した記憶データの再書込みが必要となる。これは、次の理由による。すなわち、データ読出後のノード６２の電位は、ビット線６８の容量とキャパシタ５４の容量とによって決まり、ビット線６８の容量はキャパシタ５４の容量の１０倍以上はあるため、データ読出後のノード６２の電位は、データ読出前の電位よりビット線６８の電位に近くなるからである。

しかしながら、この発明におけるメモリセル５０は、一般的なＤＲＡＭと異なり、電荷補填回路５６を備え、電荷補填回路５６は、ノード６２と接続されたＮチャネルＭＯＳトランジスタ６０４を含む。そして、このＮチャネルＭＯＳトランジスタ６０４の作用によって、ワード線６６の電圧をブーストすることなく電源電圧以下にすることができる。以下、その理由について説明する。

メモリセル５０にデータ“０”が記憶されているときは、ＮチャネルＭＯＳトランジスタ６０４はＯＮしており、ＮチャネルＭＯＳトランジスタ６０４は、３０μＡの駆動能力でノード６２から電荷を引き抜いている。

一方、メモリセル５０にデータ“１”が記憶されているときは、ＮチャネルＭＯＳトランジスタ６０４はＯＦＦしており、ＮチャネルＭＯＳトランジスタ６０４は、ノード６２から電荷を引き抜かない。

したがって、このメモリセル５０における電荷補填回路５６は、データの読出時に、ＮチャネルＭＯＳトランジスタ６０４によってノード６２の電荷を引き抜くか否かという機能も有する。そして、この機能によって、キャパシタ５４の電荷の状態をビット線６８に完全に伝えなくてもデータの読出しが可能となる。

ここで、データ読出しに際して、ビット線６８は電源電圧Ｖｃｃにプリチャージされる。そして、データ“０”の読出しが行なわれるときは、ビット線６８からＮチャネルＭＯＳトランジスタ５２を介して流入する電荷をＮチャネルＭＯＳトランジスタ６０４が引き抜くので、ワード線６６の電圧がブーストされていなくても、ビット線６８の電圧は、データ“０”が検出できる程度に電源電圧Ｖｃｃから低下する。一方、ノード６２の電圧変化は、ＮチャネルＭＯＳトランジスタ６０４がノード６２上の電荷を引き抜いているため、０Ｖから小さい範囲に抑えられる。

すなわち、ワード線６６の電圧がブーストされていなくても、データ“０”の読出しが可能であり、データ“０”の状態を破壊することなく、ビット線６８へ読出すことができる。

データ“１”の読出しについては、データ“１”の読出し前はビット線６８およびノード６２ともに電源電圧Ｖｃｃであるので、データ“１”の読出しが行なわれるときは、ビット線６８の電圧は変化しない。したがって、ビット線６８の電圧が変化しないことをデータ“１”に対応させることによって、データ“１”の読出しを行なうことができる。そして、データの読出しに伴うデータの破壊もなされない。

以上のようにして、メモリセル５０に対する記憶データの読み書きが行なわれ、また、ワード線６６の電圧をブーストせずに記憶データの非破壊読出しを行なうこともできる。

なお、ワード線６６への印加電圧の下限については、後述するセルレシオの関係から、アクセストランジスタであるＮチャネルＭＯＳトランジスタ５２の電流駆動能力がドライバトランジスタであるＮチャネルＭＯＳトランジスタ６０４の電流駆動能力の半分以上（セルレシオが２以下）になるように決定すればよい。

このメモリセル５０において、ＰチャネルＴＦＴ５８２，６０２を用いたのは、ＰチャネルＴＦＴ５８２，６０２はＮチャネルＭＯＳトランジスタ５８４，６０４の上層に形成することができ、従来のＤＲＡＭに比べて、バルクトランジスタであるＮチャネルＭＯＳトランジスタ５８４，６０４の面積増加があるものの、メモリセルにおけるバルクトランジスタ数は３個であり、６個のバルクトランジスタから構成される標準のＳＲＡＭに比べてセル面積を縮小できるからである。

図５は、この実施の形態１によるメモリセル５０の面積縮小効果を示すために、従来のメモリセルおよびメモリセル５０の断面を面積的な観点で模式的に示した断面図である。

図５（ｂ）に示したメモリセル５０においては、ＰチャネルＴＦＴ５８２，６０２はバルクトランジスタであるＮチャネルＭＯＳトランジスタ５８４，６０４の上層に形成される。そして、メモリセル５０は、図５（ａ）に示した従来のメモリセルと比較して、バルクトランジスタ数が少ない分、バルクトランジスタ形成域を縮小することができ、セル面積が縮小されている。

また、この実施の形態１によるメモリセル５０は、バルクトランジスタが１種類の導電型のトランジスタ（ＮチャネルＭＯＳトランジスタ）から構成されるため、その点からもセル面積の縮小化が図られている。

図６は、この実施の形態１によるメモリセル５０の面積縮小効果をさらに示すために、６トランジスタＳＲＡＭのメモリセルおよびメモリセル５０におけるバルクトランジスタの形成領域を面積的な観点で模式的に示した平面図である。

図６（ａ）に示した６トランジスタＳＲＡＭのメモリセルは、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタの２種類の導電型のトランジスタを含むため、ＮチャネルＭＯＳトランジスタが形成されるＰウェル領域とＰチャネルＭＯＳトランジスタが形成されるＮウェル領域とを分離して基板上に生成する必要があるのに対し、図６（ｂ）に示したメモリセル５０においては、ＮチャネルＭＯＳトランジスタのみから構成されるため、２種類のウェル領域を設ける必要はない。したがって、セル面積は、さらに縮小される。

さらに、このメモリセル５０における特徴の１つとして、セルレシオを１に近い値（レシオレス）とすることができる。

セルレシオとは、メモリセルにおけるドライバトランジスタ（図１２，１３に示したＳＲＡＭのメモリセル７００，７５０におけるＮチャネルＭＯＳトランジスタ７０２，７０４、および図２に示したメモリセル５０におけるＮチャネルＭＯＳトランジスタ５８４，６０４）と、アクセストランジスタ（図１２，１３に示したＳＲＡＭのメモリセル７００，７５０におけるＮチャネルＭＯＳトランジスタ７０６，７０８、および図２に示したメモリセル５０におけるＮチャネルＭＯＳトランジスタ５２）との電流駆動能力比であり、一般に、ＳＲＡＭにおいては、メモリセルの動作を安定させるために、セルレシオは２〜３以上にすることとされている。このことは、ＳＲＡＭにおいては、一定のセルレシオを確保するために、ドライバトランジスタのゲート幅をアクセストランジスタのゲート幅より大きくする必要があることを意味する。

一方、このメモリセル５０においては、キャパシタ５４が設けられることによって、上述したようにメモリセルの動作が安定化されることから、ＳＲＡＭのようにセルレシオを２〜３以上とする必要がなく、基本的にはレシオレスにすることができる。そして、セルレシオを小さくできるということは、ドライバトランジスタのゲート幅を従来のＳＲＡＭと比較して小さくできるということであり、この点からもさらなるセル面積の縮小が実現される。

なお、メモリセルの動作の安定性を考慮すると、メモリセル５０においても、ＳＲＡＭと同等のセルレシオを有する必要はないが、多少のセルレシオを設けることは、動作の安定化をさらに高めるためには望ましい。

これまでは、電荷補填回路５６においてＴＦＴを用いる構成について説明したが、ＴＦＴに代えて高抵抗を用いても同様の効果を有するメモリセルを実現することができる。

図７は、図２のメモリセル５０におけるＰチャネルＴＦＴ５８２，６０２に代えて、高抵抗３５８２，３６０２を含む電荷補填回路５６Ａを備えたメモリセル５０Ａの回路構成を示した回路図である。高抵抗３５８２，３６０２以外のメモリセル５０Ａの回路構成は、メモリセル５０の回路構成と同じであるので、その説明は繰り返さない。

図７を参照して、メモリセル５０Ａにデータ“０”が書込まれている状態では、ノード６２の電圧は０Ｖであり、ノード６４の電圧は電源電圧である。そして、このメモリセル５０Ａにおいては、電源ノード７２から高抵抗３６０２およびＮチャネルＭＯＳトランジスタ６０４を介して常時電流が流れることになるので、高抵抗３６０２として抵抗値の高い抵抗を用いなければ、データの読み書きを行なっていないスタンバイ期間中の電流（以下、スタンバイ電流と称する。）が増加することとなる。なお、メモリセル５０Ａにデータ“１”が書込まれている状態を考えると、高抵抗３５８２についても同じことがいえる。

一方、データ“０”がメモリセル５０Ａに書込まれる場合、高抵抗３５８２の抵抗値が高すぎると、ノード６４においてＮチャネルＭＯＳトランジスタ５８４からリークするリーク電流が無視できなくなり、ノード６４の電位が低下する。なお、データ“１”がメモリセル５０Ａに書込まれる場合を考えると、高抵抗３６０２およびノード６２についても同じことがいえる。

したがって、少なくとも、リーク電流の１０倍程度の電流を高抵抗から供給することが、ノード６４の状態を安定させるために必要となる。電源電圧を２Ｖとし、リーク電流を１×１０^-15Ａとすると、高抵抗３５８２にリーク電流の１０倍の電流１×１０^-14Ａを流すためには、高抵抗３５８２の抵抗値は２×１０¹⁴Ω（オーム）以下であればよいことになる。なお、データ“１”がメモリセル５０Ａに書込まれる場合を考えると、高抵抗３６０２の抵抗値についても同じことがいえる。

一方、高抵抗３６０２，３５８２の抵抗値の上限は、このメモリセル５０Ａが搭載される半導体記憶装置のメモリ容量とスタンバイ電流の仕様によって定められる。たとえば、メモリ容量が４Ｍ（メガ、「Ｍ」は１０⁶を表わす。）ビットである場合に、スタンバイ電流を１０μＡに抑えるためには、１メモリセル当りの高抵抗を流れる電流Ｉは、Ｉ＝（１０×１０^-6Ａ）／（４×１０⁶ビット）＝２．５×１０^-12Ａとなる。したがって、電源電圧が２Ｖであるので、高抵抗３６０２，３５８２の抵抗値は、Ｒ＝２Ｖ／（２．５×１０^-12Ａ）＝８×１０¹¹Ωとなる。以上より、上記条件においては、高抵抗３６０２，３５８２の抵抗値は、８×１０¹¹Ω〜２×１０¹⁴Ωであればよい。

以上のように、実施の形態１による半導体記憶装置によれば、従来のＤＲＡＭのメモリセルの構成をベースとし、電荷補填回路をＰチャネルＴＦＴもしくは高抵抗を用いて構成したので、従来のＤＲＡＭと比較してリフレッシュ動作が不要であり、かつ、従来のＳＲＡＭと比較してセル面積が縮小されたメモリセルが実現できる。

［実施の形態２］
実施の形態２による半導体記憶装置１１０は、実施の形態１による半導体記憶装置１０と、メモリセルにおける電荷補填回路の構成が異なり、また、電荷補填回路を構成するバルクトランジスタと同じ導電型のＰチャネルＭＯＳトランジスタがアクセストランジスタに用いられる。

実施の形態２による半導体記憶装置１１０の全体構成は、図１に示された実施の形態１による半導体記憶装置１０と同じであるので、説明は省略する。

図８は、半導体記憶装置１１０におけるメモリセルアレイ３６上に行列上に配列されるメモリセルの構成を示す回路図である。

図８を参照して、半導体記憶装置１１０におけるメモリセルアレイ３６上のメモリセル１５０は、実施の形態１による半導体記憶装置１０のメモリセル５０において、ＮチャネルＭＯＳトランジスタ５２および電荷補填回路５６に代えて、それぞれＰチャネルＭＯＳトランジスタ１５２および電荷補填回路１５６を備える。電荷補填回路１５６は、インバータ１５８，１６０と、ノード６２，６４とを含み、インバータ１５８は、ＰチャネルＭＯＳトランジスタ１５８２およびＮチャネルＴＦＴ１５８４からなり、インバータ１６０は、ＰチャネルＭＯＳトランジスタ１６０２およびＮチャネルＴＦＴ１６０４からなる。

メモリセル１５０におけるキャパシタ５４の機能およびノード６２，６４の接続構成については、実施の形態１と同じであるので、その説明は繰り返さない。

ＰチャネルＭＯＳトランジスタ１５２は、ゲートがワード線６６に接続され、ドレインおよびソースがそれぞれビット線６８およびキャパシタ５４に接続される。ＰチャネルＭＯＳトランジスタ１５２は、データ書込時およびデータ読出時のみ電圧が０Ｖとなるワード線６６によって駆動され、データ書込時およびデータ読出時のみＯＮし、それ以外のときはＯＦＦする。

なお、実施の形態２において、アクセストランジスタをＰチャネルＭＯＳトランジスタ１５２としたのは、メモリセル１５０を１種類のバルクトランジスタで構成することにより、実施の形態１において説明したように、２種類のウェル領域を設ける必要がなく、セル面積を縮小できるからである。

ＮチャネルＴＦＴ１５８４，１６０４は、多結晶ポリシリコンで構成された、スイッチング機能を備える抵抗素子であり、Ｔ（テラ）ΩオーダのＯＦＦ抵抗とＧ（ギガ）ΩオーダのＯＮ抵抗とを有する高抵抗素子である。

ＮチャネルＴＦＴ１５８４は、ゲートがノード６２に接続され、ドレインがノード６４に、ソースが接地ノード７４にそれぞれ接続される。また、ＰチャネルＭＯＳトランジスタ１５８２は、ゲートがノード６２に接続され、ソースが電源ノード７２に、ドレインがノード６４にそれぞれ接続される。

ＮチャネルＴＦＴ１６０４は、ゲートがノード６４に接続され、ドレインがノード６２に、ソースが接地ノード７４にそれぞれ接続される。また、ＰチャネルＭＯＳトランジスタ１６０２は、ゲートがノード６４に接続され、ソースが電源ノード７２に、ドレインがノード６２にそれぞれ接続される。

メモリセル１５０においては、このＰチャネルＭＯＳトランジスタ１５８２およびＮチャネルＴＦＴ１５８４で構成されるインバータ１５８と、ＰチャネルＭＯＳトランジスタ１６０２およびＮチャネルＴＦＴ１６０４で構成されるインバータ１６０とによるラッチ機能によって、キャパシタ５４のリーク電流が補填され、リフレッシュ動作を行なうことなく記憶データが保持される。

以下、このメモリセル１５０の動作について説明する。
（１）データ“１”の書込み
データ書込時のビット線６８およびキャパシタ５４の動作もしくは状態については、実施の形態１と同じである。また、ワード線６６は、データの読み書きが行なわれるとき、０Ｖの電圧が印加されて活性化され、データの読み書きが行なわれないスタンバイ時は、電源電圧が印加される。

ビット線６８からＰチャネルＭＯＳトランジスタ１５２を介してノード６２に電圧Ｖｃｃが印加されることによって、ＰチャネルＭＯＳトランジスタ１５８２はＯＦＦし、ＮチャネルＴＦＴ１５８４はＯＮする。したがって、ノード６４は、ＮチャネルＴＦＴ１５８４によってＬレベルにプルダウンされる。この後、データの書込は終了したものとしてワード線６６に電源電圧が印加され、ＰチャネルＭＯＳトランジスタ１５２はＯＦＦする。

ノード６４がＬレベルとなったことによって、ＰチャネルＭＯＳトランジスタ１６０２はＯＮし、ＮチャネルＴＦＴ１６０４はＯＦＦする。これにより、ノード６２は、ＰチャネルＭＯＳトランジスタ１６０２によって強力にプルアップされ、直ちにＨレベルとなってラッチされる。

ここで、ＮチャネルＴＦＴ１５８４は、ＴＦＴの特性上、その駆動能力が乏しく、ノード６４をプルダウンするのに時間がかかり、それによってＰチャネルＭＯＳトランジスタ１６０２によりノード６２がＨレベルにラッチされるまで時間がかかるが、その過渡期間は、キャパシタ５４が電荷を保持する。そして、ＮチャネルＴＦＴ１５８４によってノード６４のプルダウンが完了したときに、ノード６２が完全にラッチされる。

なお、ＮチャネルＴＦＴ１６０４のＯＦＦ抵抗はＴ（テラ）Ωオーダであり、キャパシタ５４のリーク電流に対してＯＦＦ電流が十分小さいため、上述したラッチ機能が実現される。

これによって、キャパシタ５４が何らかの要因によってリークしても、ＰチャネルＭＯＳトランジスタ１６０２によって電荷が補填され、データ“１”は、その後リフレッシュ動作することなく保持される。

（２）データ“０”の書込み
データ書込時のビット線６８およびキャパシタ５４の動作および状態については、実施の形態１と同じである。また、ワード線６６およびＰチャネルＭＯＳトランジスタ１５２の動作および状態については、データ“１”の書込み時と同じである。

キャパシタ５４の電荷が放電されることによってノード６２はＬレベルとなり、ＰチャネルＭＯＳトランジスタ１５８２はＯＮし、Ｎチャネル薄ＴＦＴ１５８４はＯＦＦする。したがって、ノード６４は、ＰチャネルＭＯＳトランジスタ１５８２によって強力にＨレベルにプルアップされる。この後、データの書込は終了したものとしてワード線６６に電源電圧が印加され、ＰチャネルＭＯＳトランジスタ１５２はＯＦＦする。

ノード６４がＨレベルとなったことによって、ＰチャネルＭＯＳトランジスタ１６０２はＯＦＦし、ＮチャネルＴＦＴ１６０４はＯＮする。このとき、ＮチャネルＴＦＴ１６０４は、ＴＦＴの特性上、その駆動能力が乏しく、完全にＯＮ状態となるのに時間がかかるが、その過渡期間は、キャパシタ５４が放電後の状態を保持する。そして、ＮチャネルＴＦＴ１６０４が完全にＯＮ状態となったときに、ノード６２が完全にラッチされる。

これによって、キャパシタ５４が何らかの要因によってリークしても、ＮチャネルＴＦＴ１６０４によってノード６２はＬレベルに保持され、Ｌレベルの記憶データは、その後リフレッシュ動作することなく保持される。

なお、記憶データの読出動作については、実施の形態１と同じであるので、説明は省略する。以上のようにして、メモリセル１５０に対する記憶データの読み書きが行なわれる。

このメモリセル１５０において、ＮチャネルＴＦＴ１５８４，１６０４を用いたのは、実施の形態１においてＰチャネルＴＦＴ５８２，６０２を用いたのと同様の理由による。すなわち、ＮチャネルＴＦＴ１５８４，１６０４はＰチャネルＭＯＳトランジスタ５８２，６０２の上層に形成することができ、従来のＤＲＡＭに比べてバルクトランジスタであるＰチャネルＭＯＳトランジスタ５８２，６０２の面積増加があるものの、メモリセルにおけるバルクトランジスタ数は３個であり、６個のバルクトランジスタから構成される標準のＳＲＡＭに比べてセル面積を縮小できるからである。

なお、このメモリセル１５０は、セル面積のさらなる縮小を目的として、アクセストランジスタにＰチャネルＭＯＳトランジスタ１５２を用いる構成としたが、実施の形態１と同様に、アクセストランジスタにＮチャネルＭＯＳトランジスタを用いてもよい。この場合、メモリセルが１種類のウェル領域で構成されることによるセル面積の縮小効果はないが、６トランジスタＳＲＡＭと比較して、バルクトランジスタの数の削減によるセル面積の縮小効果は達成される。

以上のように、実施の形態２による半導体記憶装置１１０によれば、従来のＤＲＡＭのメモリセルの構成をベースとし、電荷補填回路１５６をＮチャネルＴＦＴを用いて構成したので、従来のＤＲＡＭと比較してリフレッシュ動作が不要であり、かつ、従来のＳＲＡＭと比較してセル面積が縮小されたメモリセルが実現できる。

［実施の形態３］
実施の形態３による半導体記憶装置２１０は、実施の形態１，２による半導体記憶装置１０，１１０と、メモリセルにおける電荷補填回路の構成が異なる。

実施の形態３による半導体記憶装置２１０の全体構成は、図１に示された実施の形態１による半導体記憶装置１０と同じであるので、説明は省略する。

図９は、半導体記憶装置２１０におけるメモリセルアレイ３６上に行列上に配列されるメモリセルの構成を示す回路図である。

図９を参照して、半導体記憶装置２１０におけるメモリセルアレイ３６上のメモリセル２５０は、実施の形態１による半導体記憶装置１０のメモリセル５０において、電荷補填回路５６に代えて電荷補填回路２５６を備える。電荷補填回路２５６は、インバータ２５８，２６０と、ノード６２，６４とを含み、インバータ２５８は、ＰチャネルＴＦＴ２５８２およびＮチャネルＴＦＴ２５８４からなり、インバータ２６０は、ＰチャネルＴＦＴ２６０２およびＮチャネルＴＦＴ２６０４からなる。

メモリセル２５０における電荷補填回路２５６以外の部分であるＮチャネルＭＯＳトランジスタ５２およびキャパシタ５４の構成および機能並びにノード６２，６４の接続構成については、実施の形態１と同じであるので、説明は繰り返さない。

ＰチャネルＴＦＴ２５８２，２６０２およびＮチャネルＴＦＴ２５８４，２６０４は、多結晶ポリシリコンで構成された、スイッチング機能を備える抵抗素子であり、Ｔ（テラ）ΩオーダのＯＦＦ抵抗とＧ（ギガ）ΩオーダのＯＮ抵抗とを有する高抵抗素子である。

ＰチャネルＴＦＴ２５８２は、ゲートがノード６２に接続され、ソースが電源ノード７２に、ドレインがノード６４にそれぞれ接続される。また、ＮチャネルＴＦＴ２５８４は、ゲートがノード６２に接続され、ドレインがノード６４に、ソースが接地ノード７４にそれぞれ接続される。

ＰチャネルＴＦＴ２６０２は、ゲートがノード６４に接続され、ソースが電源ノード７２に、ドレインがノード６２にそれぞれ接続される。また、ＮチャネルＴＦＴ２６０４は、ゲートがノード６４に接続され、ドレインがノード６２に、ソースが接地ノード７４にそれぞれ接続される。

メモリセル２５０においては、このＰチャネルＴＦＴ２５８２およびＮチャネルＴＦＴ２５８４で構成されるインバータ２５８と、ＰチャネルＴＦＴ２６０２およびＮチャネルＴＦＴ２６０４で構成されるインバータ２６０とによるラッチ機能によって、キャパシタ５４のリーク電流が補填され、リフレッシュ動作を行なうことなく記憶データが保持される。

以下、このメモリセル２５０の動作について説明する。
実施の形態３においては、電荷補填回路２５６は、すべてＴＦＴで構成されているため、ＮチャネルＭＯＳトランジスタ５２がＯＮしてからインバータ２５８，２６０によってノード６２に完全にラッチがかかるまでに、実施の形態１，２と比較して倍相当の時間がかかる。しかしながら、ＴＦＴがＯＮ／ＯＦＦするのに要するオーダの時間であれば、キャパシタ５４は電荷を保持することが十分に可能である。

また、実施の形態１において説明したように、キャパシタのリーク電流と比較して、ＴＦＴのＯＮ電流は十分大きく、また、ＯＦＦ電流は十分小さいので、電荷補填回路２５６をすべてＴＦＴで構成してもラッチ機能が実現される。

なお、記憶データの読出時の動作については、実施の形態１と同じであるので、説明は省略する。

このメモリセル２５０においては、バルクトランジスタ数はＮチャネルＭＯＳトランジスタ５２の１個であり、６個のバルクトランジスタから構成される標準のＳＲＡＭに比べて大幅にセル面積を縮小できる。

以上のように、実施の形態３による半導体記憶装置２１０によれば、従来のＤＲＡＭのメモリセルの構成をベースとし、電荷補填回路２５６をＰチャネルＴＦＴおよびＮチャネルＴＦＴを用いて構成したので、従来のＤＲＡＭと比較してリフレッシュ動作が不要であり、かつ、従来のＳＲＡＭと比較してセル面積が大幅に縮小されたメモリセルが実現できる。

［実施の形態４］
実施の形態４による半導体記憶装置３１０は、実施の形態１による半導体記憶装置１０のメモリセル５０において、電荷補填回路５６におけるＮチャネルＭＯＳトランジスタ６０４を備えない構成からなるメモリセルを備える。

実施の形態４による半導体記憶装置３１０の全体構成は、図１に示された実施の形態１による半導体記憶装置１０と同じであるので、説明は省略する。

図１０は、半導体記憶装置３１０におけるメモリセルアレイ３６上に行列上に配列されるメモリセルの構成を示す回路図である。

図１０を参照して、半導体記憶装置３１０におけるメモリセルアレイ３６上のメモリセル３５０は、実施の形態１による半導体記憶装置１０のメモリセル５０において、電荷補填回路５６に代えて電荷補填回路３５６を備える。電荷補填回路３５６は、実施の形態１における電荷補填回路５６において、ＮチャネルＭＯＳトランジスタ６０４を備えない構成となっている。電荷補填回路３５６におけるその他の構成は、電荷補填回路５６と同じであるので、説明は繰り返さない。

また、メモリセル３５０における電荷補填回路３５６以外の部分であるＮチャネルＭＯＳトランジスタ５２およびキャパシタ５４の構成および機能並びにノード６２，６４の接続構成についても、実施の形態１と同じであるので、説明は繰り返さない。

メモリセル３５０においては、このＰチャネルＴＦＴ５８２およびＮチャネルＭＯＳトランジスタ５８４で構成されるインバータ５８と、ＰチャネルＴＦＴ６０２とによるラッチ機能によって、キャパシタ５４のリーク電流が補填され、リフレッシュ動作を行なうことなく記憶データが保持される。

以下、このメモリセル３５０の動作について説明する。
（１）データ“１”の書込み
データ書込時のビット線６８、ワード線６６、ＮチャネルＭＯＳトランジスタ５２およびキャパシタ５４の動作および状態については、実施の形態１と同じである。

ビット線６８からＮチャネルＭＯＳトランジスタ５２を介してノード６２に電圧Ｖｃｃが印加されることによって、ＰチャネルＴＦＴ５８２はＯＦＦし、ＮチャネルＭＯＳトランジスタ５８４はＯＮする。したがって、ノード６４は、ＮチャネルＭＯＳトランジスタ５８４によって強力にプルダウンされ、直ちにＬレベルとなる。この後、データの書込は終了したものとしてワード線６６は非活性化され、ＮチャネルＭＯＳトランジスタ５２はＯＦＦする。

ノード６４がＬレベルとなったことによって、ＰチャネルＴＦＴ６０２はＯＮする。このとき、ＰチャネルＴＦＴ６０２は、ＴＦＴの特性上、その駆動能力が乏しく、完全にＯＮ状態となるのに時間がかかるが、その過渡期間は、キャパシタ５４が電荷を保持する。そして、ＰチャネルＴＦＴ６０２が完全にＯＮ状態となったときに、ノード６２が完全にラッチされる。

以上のように、キャパシタ５４が何らかの要因によってリークしても、ＰチャネルＴＦＴ６０２によって電荷が補填され、データ“１”は、その後リフレッシュ動作することなく保持される。

（２）データ“０”の書込み
データ書込時のビット線６８、ワード線６６、ＮチャネルＭＯＳトランジスタ５２およびキャパシタ５４の動作および状態については、実施の形態１と同じである。

キャパシタ５４の電荷が放電されることによってノード６２はＬレベルとなり、ＰチャネルＴＦＴ５８２はＯＮし、ＮチャネルＭＯＳトランジスタ５８４はＯＦＦする。したがって、ノード６４は、ＰチャネルＴＦＴ５８２によってＨレベルにプルアップされる。この後、データの書込は終了したものとしてワード線６６は非活性化され、ＮチャネルＭＯＳトランジスタ５２はＯＦＦする。

ノード６４がＨレベルとなったことによって、ＰチャネルＴＦＴ６０２はＯＦＦする。したがって、ノード６２はＬレベルを維持する。

ここで、電荷補填回路３５６においては、ノード６２をＬレベルに強力にラッチするＮチャネルＭＯＳトランジスタが備えられていないため、ＰチャネルＴＦＴ６０２のＯＦＦ電流によるキャパシタ５４への電流リークが考えられるが、ＰチャネルＴＦＴ６０２のＯＦＦ抵抗はＴ（テラ）Ωオーダであり、ＰチャネルＴＦＴ６０２のＯＦＦ電流はキャパシタ５４の蓄電状態に影響を与えるリーク電流と比較して十分小さいため、ＮチャネルＭＯＳトランジスタ６０４を備えなくてもノード６２はＬレベルにラッチされる。

なお、記憶データの読出動作については、基本的な動作に関しては実施の形態１と同じであるので、その説明は省略するが、実施の形態４における電荷補填回路３５６は、実施の形態１における電荷補填回路５６におけるＮチャネルＭＯＳトランジスタ６０４を備えていないため、電荷補填回路３５６は、実施の形態１で説明したＮチャネルＭＯＳトランジスタ６０４による電荷の引き抜き効果を有さず、実施の形態４では、実施の形態１のようにワード線６６の電圧を下げることはできない。したがって、この半導体記憶装置３１０においては、一般的なＤＲＡＭと同様に、ワード線６６には電源電圧をブーストした電圧が印加される。

以上のようにして、メモリセル３５０に対する記憶データの読み書きが行なわれる。
このメモリセル３５０においては、バルクトランジスタ数は２個であり、６個のバルクトランジスタから構成される標準のＳＲＡＭに比べて大幅にセル面積を縮小できる。

なお、図示しないが、電荷補填回路３５６におけるＮチャネルＭＯＳトランジスタ５８４に代えてＮチャネルＴＦＴを用いることもできる。この場合は、バルクのトランジスタをさらに１つ減らすことができ、さらにセル面積の縮小が実現される。

以上のように、実施の形態４による半導体記憶装置３１０によれば、従来のＤＲＡＭのメモリセルの構成をベースとし、電荷補填回路３５６をＰチャネルＴＦＴを用いて構成したので、従来のＤＲＡＭと比較してリフレッシュ動作が不要であり、かつ、従来のＳＲＡＭと比較してセル面積が大幅に縮小されたメモリセルが実現できる。

なお、上述した実施の形態１〜４では、容量素子はアクセストランジスタであるＮチャネルＭＯＳトランジスタ５２に接続されるが、たとえば、図２に示したＮチャネルＭＯＳトランジスタ６０４の電流駆動能力が大きい場合（ＮチャネルＭＯＳトランジスタ６０４，５２のセルレシオが２より大きい場合）は、容量素子をノード６４に設けてもよい。

今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１による半導体記憶装置の全体構成を示す概略ブロック図である。実施の形態１による半導体記憶装置におけるメモリセルアレイ上に行列状に配列されるメモリセルの構成を示す回路図である。図２に示すメモリセルにデータ“０”が書込まれるときのノード６２，６４の電位変化を示す図である。図２に示すメモリセルにデータ“１”が書込まれるときのノード６２，６４の電位変化を示す図である。従来のメモリセルおよび図２に示すメモリセル５０の断面を面積的な観点で模式的に示した断面図である。６トランジスタＳＲＡＭのメモリセルおよび図２に示すメモリセル５０におけるバルクトランジスタの形成領域を面積的な観点で模式的に示した平面図である。実施の形態１による半導体記憶装置におけるメモリセルアレイ上に行列状に配列されるメモリセルの他の構成を示す回路図である。実施の形態２による半導体記憶装置におけるメモリセルアレイ上に行列状に配列されるメモリセルの構成を示す回路図である。実施の形態３による半導体記憶装置におけるメモリセルアレイ上に行列状に配列されるメモリセルの構成を示す回路図である。実施の形態４による半導体記憶装置におけるメモリセルアレイ上に行列状に配列されるメモリセルの構成を示す回路図である。ＤＲＡＭにおけるメモリセルアレイ上に行列状に配列されるメモリセルの構成を示す回路図である。６トランジスタＳＲＡＭにおけるメモリセルアレイ上に行列状に配列されるメモリセルの構成を示す回路図である。４トランジスタＳＲＡＭにおけるメモリセルアレイ上に行列状に配列されるメモリセルの構成を示す回路図である。

符号の説明

１０，１１０，２１０，３１０半導体記憶装置、１２制御信号端子、１４クロック端子、１６アドレス端子、１８データ入出力端子、２０制御信号バッファ、２２クロックバッファ、２４アドレスバッファ、２６入出力バッファ、２８制御回路、３０行アドレスデコーダ、３２列アドレスデコーダ、３４センスアンプ／入出力制御回路、３６メモリセルアレイ、５０，５０Ａ，１５０，２５０，３５０，５００，７００メモリセル、５２，５０２，５８４，６０４，７０２〜７０８ＮチャネルＭＯＳトランジスタ、５４，５０４キャパシタ、５６，５６Ａ，１５６，２５６，３５６電荷補填回路、５８，６０，１５８，１６０，２５８，２６０インバータ、６２，６４ノード、６６，５０６，７２２ワード線、６８，５０８ビット線、７０，５１０セルプレート、７２電源ノード、７４接地ノード、１５２，７１０，７１２，１５８２，１６０２ＰチャネルＭＯＳトランジスタ、５８２，６０２，７３０，７３２，２５８２，２６０２ＰチャネルＴＦＴ、７１４，７１６記憶ノード、７１８，７２０ビット線対、１５８４，１６０４，２５８４，２６０４ＮチャネルＴＦＴ、３５８２，３６０２高抵抗。

Claims

行列状に配列された複数のメモリセルを含むメモリセルアレイと、
前記メモリセルの行および列ごとにそれぞれ配列される複数のワード線および複数のビット線とを備え、
前記複数のメモリセルの各々は、
第１の電源ノードと前記第１の電源ノードよりも電位の低い第２の電源ノードとの間に接続される第１のＰチャネル薄膜トランジスタおよび第１のＮチャネルＭＯＳトランジスタからなる第１のインバータと、
前記第１の電源ノードと前記第２の電源ノードとの間に接続される第２のＰチャネル薄膜トランジスタおよび第２のＮチャネルＭＯＳトランジスタからなる第２のインバータとを含み、
前記第１のインバータの出力ノードは、前記第２のインバータの入力ノードに接続され、
前記第１のインバータの入力ノードおよび前記第２のインバータの出力ノードは、記憶ノードに接続され、さらに
制御電極に前記ワード線が接続され、前記ビット線と前記記憶ノードとの間に接続される第３のＮチャネルＭＯＳトランジスタと、
セルプレートと前記記憶ノードとの間に接続され、前記記憶ノードの論理レベルに応じた電荷を保持する容量素子とを含み、
前記第１のＮチャネルＭＯＳトランジスタの電流駆動能力は、前記第３のＮチャネルＭＯＳトランジスタの電流駆動能力の１倍以上２倍以下である、半導体記憶装置。
行列状に配列された複数のメモリセルを含むメモリセルアレイと、
前記メモリセルの行および列ごとにそれぞれ配列される複数のワード線および複数のビット線とを備え、
前記複数のメモリセルの各々は、
第１の電源ノードと前記第１の電源ノードよりも電位の低い第２の電源ノードとの間に接続される第１のＰチャネル薄膜トランジスタおよび第１のＮチャネルＭＯＳトランジスタからなる第１のインバータと、
前記第１の電源ノードと前記第２の電源ノードとの間に接続される第２のＰチャネル薄膜トランジスタおよび第２のＮチャネルＭＯＳトランジスタからなる第２のインバータとを含み、
前記第１のインバータの出力ノードは、前記第２のインバータの入力ノードに接続され、
前記第１のインバータの入力ノードおよび前記第２のインバータの出力ノードは、記憶ノードに接続され、さらに
制御電極に前記ワード線が接続され、前記ビット線と前記記憶ノードとの間に接続される第３のＮチャネルＭＯＳトランジスタと、
セルプレートと前記記憶ノードとの間に接続され、前記記憶ノードの論理レベルに応じた電荷を保持する容量素子とを含み、
前記第１のＮチャネルＭＯＳトランジスタの電流駆動能力は、前記第３のＮチャネルＭＯＳトランジスタの電流駆動能力の１倍である、半導体記憶装置。
行列状に配列された複数のメモリセルを含むメモリセルアレイと、
前記メモリセルの行および列ごとにそれぞれ配列される複数のワード線および複数のビット線とを備え、
前記複数のメモリセルの各々は、
第１の電源ノードと前記第１の電源ノードよりも電位の低い第２の電源ノードとの間に接続される第１のＰチャネル薄膜トランジスタおよび第１のＮチャネルＭＯＳトランジスタからなる第１のインバータと、
前記第１の電源ノードと前記第２の電源ノードとの間に接続される第２のＰチャネル薄膜トランジスタおよび第２のＮチャネルＭＯＳトランジスタからなる第２のインバータとを含み、
前記第１のインバータの出力ノードは、前記第２のインバータの入力ノードに接続され、
前記第１のインバータの入力ノードおよび前記第２のインバータの出力ノードは、記憶ノードに接続され、さらに
制御電極に前記ワード線が接続され、前記ビット線と前記記憶ノードとの間に接続される第３のＮチャネルＭＯＳトランジスタと、
セルプレートと前記記憶ノードとの間に接続され、前記記憶ノードの論理レベルに応じた電荷を保持する容量素子とを含み、
前記第１のＮチャネルＭＯＳトランジスタのゲート幅は、前記第３のＮチャネルＭＯＳトランジスタのゲート幅と同一である、半導体記憶装置。