JPH05342876A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JPH05342876A JPH05342876A JP4171946A JP17194692A JPH05342876A JP H05342876 A JPH05342876 A JP H05342876A JP 4171946 A JP4171946 A JP 4171946A JP 17194692 A JP17194692 A JP 17194692A JP H05342876 A JPH05342876 A JP H05342876A
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- transistor
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Abstract
(57)【要約】
【目的】 信号線間の結合容量の影響による誤動作を防
止することができる半導体記憶回路を提供する。 【構成】 本発明は、ＣＭＯＳ型でフリップフロップ回
路構成とした記憶素子２を有する半導体記憶回路１にお
いて、記憶素子２の一対のノードａ，ｂに各々接続した
一対の読み出し信号線Ｒ−ｂｌｔ，Ｒ−ｂｌｃと、記憶
素子２の一方のノードａにこの記憶素子２を構成する記
憶動作用のトランジスタＴ2 と同等若しくは同等以上の
駆動能力を有する駆動トランジスタ８を介して接続した
一本の書き込み信号線Ｗ−ｂｌとを有する。この構成に
より、１本の書き込み信号線Ｗ−ｂｌと２本の読み出し
信号線Ｒ−ｂｌｔ，Ｒ−ｂｌｃの合計３本の信号線で結
合容量による誤動作の無い安定した動作を発揮させるこ
とができる。
止することができる半導体記憶回路を提供する。 【構成】 本発明は、ＣＭＯＳ型でフリップフロップ回
路構成とした記憶素子２を有する半導体記憶回路１にお
いて、記憶素子２の一対のノードａ，ｂに各々接続した
一対の読み出し信号線Ｒ−ｂｌｔ，Ｒ−ｂｌｃと、記憶
素子２の一方のノードａにこの記憶素子２を構成する記
憶動作用のトランジスタＴ2 と同等若しくは同等以上の
駆動能力を有する駆動トランジスタ８を介して接続した
一本の書き込み信号線Ｗ−ｂｌとを有する。この構成に
より、１本の書き込み信号線Ｗ−ｂｌと２本の読み出し
信号線Ｒ−ｂｌｔ，Ｒ−ｂｌｃの合計３本の信号線で結
合容量による誤動作の無い安定した動作を発揮させるこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶回路に関
し、より詳しくは、記憶素子に対する書き込み、読み出
し動作が独立して行われる半導体記憶回路に関する。
し、より詳しくは、記憶素子に対する書き込み、読み出
し動作が独立して行われる半導体記憶回路に関する。
【０００２】
【従来の技術】この種の半導体記憶回路の従来例を図５
を参照して説明する。同図に示す半導体記憶回路５０
は、ＣＭＯＳ型でフリップフロップ回路構成とした記憶
素子５１と、この記憶素子５１の対称のノードａ，ｂに
各々書き込み動作用の駆動トランジスタ５３，５４を介
して書き込み信号を送る一対の書き込み信号線Ｗ−ｂｌ
ｔ，Ｗ−ｂｌｃと、記憶素子５１の対称のノードａ，ｂ
に各々読み出し動作用の駆動トランジスタ５５，５６を
介して接続した一対の読み出し信号線Ｒ−ｂｌｔ，Ｒ−
ｂｌｃと、駆動トランジスタ５３，５４のゲートに各々
接続した書き込みワードラインＷＷＬと、駆動トランジ
スタ５５，５６のゲートに各々接続した読み出しワード
ラインＲＷＬと、一対の読み出し信号線Ｒ−ｂｌｔ，Ｒ
−ｂｌｃに読み出す記憶素子の記憶内容を検出し増幅す
る差動センスアンプ５７とを具備している。
を参照して説明する。同図に示す半導体記憶回路５０
は、ＣＭＯＳ型でフリップフロップ回路構成とした記憶
素子５１と、この記憶素子５１の対称のノードａ，ｂに
各々書き込み動作用の駆動トランジスタ５３，５４を介
して書き込み信号を送る一対の書き込み信号線Ｗ−ｂｌ
ｔ，Ｗ−ｂｌｃと、記憶素子５１の対称のノードａ，ｂ
に各々読み出し動作用の駆動トランジスタ５５，５６を
介して接続した一対の読み出し信号線Ｒ−ｂｌｔ，Ｒ−
ｂｌｃと、駆動トランジスタ５３，５４のゲートに各々
接続した書き込みワードラインＷＷＬと、駆動トランジ
スタ５５，５６のゲートに各々接続した読み出しワード
ラインＲＷＬと、一対の読み出し信号線Ｒ−ｂｌｔ，Ｒ
−ｂｌｃに読み出す記憶素子の記憶内容を検出し増幅す
る差動センスアンプ５７とを具備している。
【０００３】記憶素子５１は、Ｐ型トランジスタ６１と
Ｎ型トランジスタ６２との接続点をノードａとし、Ｐ型
トランジスタ６３とＮ型トランジスタ６４との接続点を
ノードｂとするとともに、これらを相補的に接続してフ
リップフロップ回路構成としたものである。
Ｎ型トランジスタ６２との接続点をノードａとし、Ｐ型
トランジスタ６３とＮ型トランジスタ６４との接続点を
ノードｂとするとともに、これらを相補的に接続してフ
リップフロップ回路構成としたものである。
【０００４】
【発明が解決しようとする課題】ところで、集積回路が
微細化して線間のピッチが狭くなると、線間容量が無視
できなくなり、一の信号線の信号の変動により、他の信
号線の信号に悪影響を及ぼすことがある。図５に示す半
導体記憶回路５０の場合、書き込み信号はその振幅が大
きく、電源とグランド間でフルに振幅するので、相補信
号の電位差は数ボルトである。これに対して、読み出し
信号は記憶素子５１に記憶した信号であるから、その振
幅が小さく、通常数十ミリボルトから数百ミリボルトで
ある。このため、図５に示すように書き込み信号線と読
み出し信号線とが隣接している場合、書き込み信号線の
信号が電源電圧からグランド電圧或いはグランド電圧か
ら電源電圧へと変動すると、容量結合により読み取り信
号線に意図しない電流が流れ、読み出しに時間がかかっ
たり、誤動作する原因となる。
微細化して線間のピッチが狭くなると、線間容量が無視
できなくなり、一の信号線の信号の変動により、他の信
号線の信号に悪影響を及ぼすことがある。図５に示す半
導体記憶回路５０の場合、書き込み信号はその振幅が大
きく、電源とグランド間でフルに振幅するので、相補信
号の電位差は数ボルトである。これに対して、読み出し
信号は記憶素子５１に記憶した信号であるから、その振
幅が小さく、通常数十ミリボルトから数百ミリボルトで
ある。このため、図５に示すように書き込み信号線と読
み出し信号線とが隣接している場合、書き込み信号線の
信号が電源電圧からグランド電圧或いはグランド電圧か
ら電源電圧へと変動すると、容量結合により読み取り信
号線に意図しない電流が流れ、読み出しに時間がかかっ
たり、誤動作する原因となる。
【０００５】図６は、従来の半導体記憶回路の信号線間
の結合容量を示す説明図である。以下図６をも参照し
て、図５に示す従来の半導体記憶回路の結合容量の影響
について詳述する。図５に示す従来の半導体記憶回路５
０において、書き込み動作時の初期状態として、書き込
みワードラインＷＷＬをハイ、読み出しワードラインＲ
ＷＬをハイ、書き込み信号線Ｗ−ｂｌｔをハイ、書き込
み信号線Ｗ−ｂｌｃをローとしておき、また、読み出し
信号線Ｒ−ｂｌｔをハイ、読み出し信号線Ｒ−ｂｌｃを
ローとしておくものとする。
の結合容量を示す説明図である。以下図６をも参照し
て、図５に示す従来の半導体記憶回路の結合容量の影響
について詳述する。図５に示す従来の半導体記憶回路５
０において、書き込み動作時の初期状態として、書き込
みワードラインＷＷＬをハイ、読み出しワードラインＲ
ＷＬをハイ、書き込み信号線Ｗ−ｂｌｔをハイ、書き込
み信号線Ｗ−ｂｌｃをローとしておき、また、読み出し
信号線Ｒ−ｂｌｔをハイ、読み出し信号線Ｒ−ｂｌｃを
ローとしておくものとする。
【０００６】この状態では、書き込み信号線Ｗ−ｂｌｔ
と読み出し信号線Ｒ−ｂｌｔとの間の結合容量Ｃｔは、
書き込み信号線Ｗ−ｂｌｔの電位レベルが読み出し信号
線Ｒ−ｂｌｔの電位レベルよりも大きいので、図６に示
すように書き込み信号線Ｗ−ｂｌｔ側がプラス、読み出
し信号線Ｒ−ｂｌｔ側がマイナスとなる。一方、書き込
み信号線Ｗ−ｂｌｃと読み出し信号線Ｒ−ｂｌｃとはい
ずれもローの状態であるが、書き込み信号線Ｗ−ｂｌｃ
の電位レベルが読み出し信号線Ｒ−ｂｌｃの電位レベル
よりも低く、この結果、書き込み信号線Ｗ−ｂｌｃと読
み出し信号線Ｒ−ｂｌｃとの間の結合容量Ｃｃは、図６
に示すように書き込み信号線Ｗ−ｂｌｃ側がマイナス、
読み出し信号線Ｒ−ｂｌｃ側がプラスとなる。
と読み出し信号線Ｒ−ｂｌｔとの間の結合容量Ｃｔは、
書き込み信号線Ｗ−ｂｌｔの電位レベルが読み出し信号
線Ｒ−ｂｌｔの電位レベルよりも大きいので、図６に示
すように書き込み信号線Ｗ−ｂｌｔ側がプラス、読み出
し信号線Ｒ−ｂｌｔ側がマイナスとなる。一方、書き込
み信号線Ｗ−ｂｌｃと読み出し信号線Ｒ−ｂｌｃとはい
ずれもローの状態であるが、書き込み信号線Ｗ−ｂｌｃ
の電位レベルが読み出し信号線Ｒ−ｂｌｃの電位レベル
よりも低く、この結果、書き込み信号線Ｗ−ｂｌｃと読
み出し信号線Ｒ−ｂｌｃとの間の結合容量Ｃｃは、図６
に示すように書き込み信号線Ｗ−ｂｌｃ側がマイナス、
読み出し信号線Ｒ−ｂｌｃ側がプラスとなる。
【０００７】この状態で、書き込み信号線Ｗ−ｂｌｔを
ローに、書き込み信号線Ｗ−ｂｌｃをハイにして書き込
み動作を行うと、結合容量Ｃｔのプラス側の電位が下が
りマイナス側の電位もより低くなってしまう。一方、結
合容量Ｃｃにおいては、マイナス側の電位が上昇するの
でプラス側の電位はより上昇してしまう。このため、読
み出し信号線Ｒ−ｂｌｔのハイ信号は低くなり、読み出
し信号線Ｒ−ｂｌｃのロー信号は高くなり、両者の信号
レベルが逆転してしまうこともある。
ローに、書き込み信号線Ｗ−ｂｌｃをハイにして書き込
み動作を行うと、結合容量Ｃｔのプラス側の電位が下が
りマイナス側の電位もより低くなってしまう。一方、結
合容量Ｃｃにおいては、マイナス側の電位が上昇するの
でプラス側の電位はより上昇してしまう。このため、読
み出し信号線Ｒ−ｂｌｔのハイ信号は低くなり、読み出
し信号線Ｒ−ｂｌｃのロー信号は高くなり、両者の信号
レベルが逆転してしまうこともある。
【０００８】このように従来の半導体記憶回路５０で
は、読み出し動作時に、結合容量Ｃｃ，Ｃｔの電位変動
による不要な信号が発生し、記憶素子５１に記憶した信
号を正確に読み出すことができないという問題がある。
は、読み出し動作時に、結合容量Ｃｃ，Ｃｔの電位変動
による不要な信号が発生し、記憶素子５１に記憶した信
号を正確に読み出すことができないという問題がある。
【０００９】本発明は上記事情に基づいてなされたもの
であり、信号線間の結合容量の影響による誤動作を防止
することができる半導体記憶回路を提供することを目的
とするものである。
であり、信号線間の結合容量の影響による誤動作を防止
することができる半導体記憶回路を提供することを目的
とするものである。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに請求項１記載の発明は、ＣＭＯＳ型でフリップフロ
ップ回路構成とした記憶素子を有する半導体記憶回路に
おいて、前記記憶素子の一対のノードに各々接続した一
対の読み出し信号線と、前記記憶素子の一方のノードに
この記憶素子を構成する記憶動作用のトランジスタと同
等若しくは同等以上の駆動能力を有する駆動トランジス
タを介して接続した一本の書き込み信号線とを有するも
のである。
めに請求項１記載の発明は、ＣＭＯＳ型でフリップフロ
ップ回路構成とした記憶素子を有する半導体記憶回路に
おいて、前記記憶素子の一対のノードに各々接続した一
対の読み出し信号線と、前記記憶素子の一方のノードに
この記憶素子を構成する記憶動作用のトランジスタと同
等若しくは同等以上の駆動能力を有する駆動トランジス
タを介して接続した一本の書き込み信号線とを有するも
のである。
【００１１】請求項３記載の発明は、ＣＭＯＳ型でフリ
ップフロップ回路構成とした記憶素子を有する半導体記
憶回路において、前記記憶素子の一対のノードに各々接
続した一対の書き込み信号線と、前記記憶素子の一方の
ノードにこの記憶素子を構成する記憶動作用のトランジ
スタと少なくとも同等の駆動能力を有する駆動トランジ
スタを介して接続した一本の読み出し信号線とを有する
ものである。
ップフロップ回路構成とした記憶素子を有する半導体記
憶回路において、前記記憶素子の一対のノードに各々接
続した一対の書き込み信号線と、前記記憶素子の一方の
ノードにこの記憶素子を構成する記憶動作用のトランジ
スタと少なくとも同等の駆動能力を有する駆動トランジ
スタを介して接続した一本の読み出し信号線とを有する
ものである。
【００１２】
【作用】上述した構成の発明の作用を以下に説明する。
請求項１記載の半導体記憶回路は、一対の読み出し信号
線と一本の書き込み信号線の合計３本の信号線を用いた
構成であり、かつ、一本の書き込み信号線は記憶素子の
一方のノードにこの記憶素子を構成する記憶動作用のト
ランジスタと同等若しくは同等以上の駆動能力を有する
駆動トランジスタを介して接続したものであるから、書
き込み動作を記憶動作用のトランジスタと同等若しくは
同等以上の駆動能力を有する駆動トランジスタにより適
確に行うことができ、かつ、この際の一本の書き込み信
号線と２本の読み出し信号線との各結合容量は２本の読
み出し信号線の信号レベルを一緒に上昇又は下降するも
のであり、結合容量が変化しても２本の読み出し信号線
間の相対的な信号レベルの差は変わらない。
請求項１記載の半導体記憶回路は、一対の読み出し信号
線と一本の書き込み信号線の合計３本の信号線を用いた
構成であり、かつ、一本の書き込み信号線は記憶素子の
一方のノードにこの記憶素子を構成する記憶動作用のト
ランジスタと同等若しくは同等以上の駆動能力を有する
駆動トランジスタを介して接続したものであるから、書
き込み動作を記憶動作用のトランジスタと同等若しくは
同等以上の駆動能力を有する駆動トランジスタにより適
確に行うことができ、かつ、この際の一本の書き込み信
号線と２本の読み出し信号線との各結合容量は２本の読
み出し信号線の信号レベルを一緒に上昇又は下降するも
のであり、結合容量が変化しても２本の読み出し信号線
間の相対的な信号レベルの差は変わらない。
【００１３】請求項３記載の半導体記憶回路は、一対の
書き込み信号線と一本の読み出し信号線の合計３本の信
号線を用いた構成であり、かつ、一本の読み出し信号線
は記憶素子の一方のノードにこの記憶素子を構成する記
憶動作用のトランジスタと少なくとも同等の駆動能力を
有する駆動トランジスタを介して接続したものであるか
ら、書き込み動作の際の一本の読み出し信号線と一対の
書き込み信号線との各結合容量は相殺される。したがっ
て、結合容量が変化しても読み出し信号線の信号レベル
は変わらない。また、読み出し動作を記憶動作用のトラ
ンジスタと同等の駆動能力を有する駆動トランジスタに
より誤動作無く適確に行うことができる。
書き込み信号線と一本の読み出し信号線の合計３本の信
号線を用いた構成であり、かつ、一本の読み出し信号線
は記憶素子の一方のノードにこの記憶素子を構成する記
憶動作用のトランジスタと少なくとも同等の駆動能力を
有する駆動トランジスタを介して接続したものであるか
ら、書き込み動作の際の一本の読み出し信号線と一対の
書き込み信号線との各結合容量は相殺される。したがっ
て、結合容量が変化しても読み出し信号線の信号レベル
は変わらない。また、読み出し動作を記憶動作用のトラ
ンジスタと同等の駆動能力を有する駆動トランジスタに
より誤動作無く適確に行うことができる。
【００１４】
【実施例】以下に本発明の第１の実施例を詳細に説明す
る。図１に示す半導体記憶回路１は、ＣＭＯＳ型でフリ
ップフロップ回路構成とした記憶素子２と、この記憶素
子２の一対のノードａ，ｂに各々読み出し用の駆動トラ
ンジスタ３，４を介して接続した一対の読み出し信号線
Ｒ−ｂｌｔ，Ｒ−ｂｌｃと、記憶素子２の一方のノード
ａにこの記憶素子２を構成する記憶動作用のトランジス
タＴ2 と同等若しくは同等以上の駆動能力を有する駆動
トランジスタ５を介して接続した一本の書き込み信号線
Ｗ−ｂｌと、駆動トランジスタ５のゲートに接続した書
き込みワードラインＷＷＬと、駆動トランジスタ３，４
のゲートに各々接続した読み出しワードラインＲＷＬ
と、一対の読み出し信号線Ｒ−ｂｌｔ，Ｒ−ｂｌｃによ
り読み出す記憶素子２の記憶内容を検出し増幅する差動
センスアンプ５７とを具備している。
る。図１に示す半導体記憶回路１は、ＣＭＯＳ型でフリ
ップフロップ回路構成とした記憶素子２と、この記憶素
子２の一対のノードａ，ｂに各々読み出し用の駆動トラ
ンジスタ３，４を介して接続した一対の読み出し信号線
Ｒ−ｂｌｔ，Ｒ−ｂｌｃと、記憶素子２の一方のノード
ａにこの記憶素子２を構成する記憶動作用のトランジス
タＴ2 と同等若しくは同等以上の駆動能力を有する駆動
トランジスタ５を介して接続した一本の書き込み信号線
Ｗ−ｂｌと、駆動トランジスタ５のゲートに接続した書
き込みワードラインＷＷＬと、駆動トランジスタ３，４
のゲートに各々接続した読み出しワードラインＲＷＬ
と、一対の読み出し信号線Ｒ−ｂｌｔ，Ｒ−ｂｌｃによ
り読み出す記憶素子２の記憶内容を検出し増幅する差動
センスアンプ５７とを具備している。
【００１５】記憶素子２は、Ｐ型トランジスタＴ1 とＮ
型トランジスタＴ2 との接続点をノードａとし、Ｐ型ト
ランジスタＴ3 とＮ型トランジスタＴ4 との接続点をノ
ードｂとするとともに、これらを相補的に接続してフリ
ップフロップ回路構成としたものである。
型トランジスタＴ2 との接続点をノードａとし、Ｐ型ト
ランジスタＴ3 とＮ型トランジスタＴ4 との接続点をノ
ードｂとするとともに、これらを相補的に接続してフリ
ップフロップ回路構成としたものである。
【００１６】従来の回路は、前述のように２つのトラン
ジスタを用いて書き込み動作を制御していたが、本実施
例では、１つのトランジスタ５で書き込み動作を制御す
る。このため、トランジスタ５はトランジスタＴ2 に比
べてドライブ能力が大きいものを用いる。トランジスタ
５のドライブ能力がトランジスタＴ2 のドライブ能力よ
りも小さいと、ノードａをローからハイにすることがで
きないからである。
ジスタを用いて書き込み動作を制御していたが、本実施
例では、１つのトランジスタ５で書き込み動作を制御す
る。このため、トランジスタ５はトランジスタＴ2 に比
べてドライブ能力が大きいものを用いる。トランジスタ
５のドライブ能力がトランジスタＴ2 のドライブ能力よ
りも小さいと、ノードａをローからハイにすることがで
きないからである。
【００１７】図２は、書き込み信号線Ｗ−ｂｌと一対の
読み出し信号線Ｒ−ｂｌｔ，Ｒ−ｂｌｃとの間の結合容
量Ｃ1 ，Ｃ2 を示すものである。次に、上述した半導体
記憶回路１の動作を図２をも参照しつつ説明する。書き
込み動作時の初期状態として、書き込みワードラインＷ
ＷＬをハイ、読み出しワードラインＲＷＬをハイ、書き
込み信号線Ｗ−ｂｌをローとしておき、また、読み出し
信号線Ｒ−ｂｌｔをハイ、読み出し信号線Ｒ−ｂｌｃを
ローとしておくものとする。
読み出し信号線Ｒ−ｂｌｔ，Ｒ−ｂｌｃとの間の結合容
量Ｃ1 ，Ｃ2 を示すものである。次に、上述した半導体
記憶回路１の動作を図２をも参照しつつ説明する。書き
込み動作時の初期状態として、書き込みワードラインＷ
ＷＬをハイ、読み出しワードラインＲＷＬをハイ、書き
込み信号線Ｗ−ｂｌをローとしておき、また、読み出し
信号線Ｒ−ｂｌｔをハイ、読み出し信号線Ｒ−ｂｌｃを
ローとしておくものとする。
【００１８】この状態では、書き込み信号線Ｗ−ｂｌと
読み出し信号線Ｒ−ｂｌｔとの間の結合容量Ｃ1 は、書
き込み信号線Ｗ−ｂｌの電位レベルが読み出し信号線Ｒ
−ｂｌｔの電位レベルよりも低いので、図２に示すよう
に書き込み信号線Ｗ−ｂｌ側がマイナス、読み出し信号
線Ｒ−ｂｌｔ側がプラスとなる。一方、書き込み信号線
Ｗ−ｂｌと読み出し信号線Ｒ−ｂｌｃとはいずれもロー
の状態であるが、書き込み信号線Ｗ−ｂｌの電位レベル
が読み出し信号線Ｒ−ｂｌｃの電位レベルよりも低く、
この結果、書き込み信号線Ｗ−ｂｌと読み出し信号線Ｒ
−ｂｌｃとの間の結合容量Ｃ2 は、図２に示すように書
き込み信号線Ｗ−ｂｌ側がマイナス、読み出し信号線Ｒ
−ｂｌｃ側がプラスとなる。
読み出し信号線Ｒ−ｂｌｔとの間の結合容量Ｃ1 は、書
き込み信号線Ｗ−ｂｌの電位レベルが読み出し信号線Ｒ
−ｂｌｔの電位レベルよりも低いので、図２に示すよう
に書き込み信号線Ｗ−ｂｌ側がマイナス、読み出し信号
線Ｒ−ｂｌｔ側がプラスとなる。一方、書き込み信号線
Ｗ−ｂｌと読み出し信号線Ｒ−ｂｌｃとはいずれもロー
の状態であるが、書き込み信号線Ｗ−ｂｌの電位レベル
が読み出し信号線Ｒ−ｂｌｃの電位レベルよりも低く、
この結果、書き込み信号線Ｗ−ｂｌと読み出し信号線Ｒ
−ｂｌｃとの間の結合容量Ｃ2 は、図２に示すように書
き込み信号線Ｗ−ｂｌ側がマイナス、読み出し信号線Ｒ
−ｂｌｃ側がプラスとなる。
【００１９】この状態で、書き込み信号線Ｗ−ｂｌをハ
イにして書き込み動作を行うと、結合容量Ｃ1 のマイナ
ス側の電位が上りプラス側の電位はより上昇する。一
方、結合容量Ｃ2 においては、マイナス側の電位が上昇
するのでプラス側の電位はより上昇する。この結果、結
合容量Ｃ1 ，Ｃ2 が変化しても、２本の読み出し信号線
Ｒ−ｂｌｃ，Ｒ−ｂｌｔ間の信号レベルは全体として上
昇するが、両信号レベルの相対的な信号レベルの差は変
わらない。したがって、結合容量Ｃ1 ，Ｃ2 による誤動
作発生を無くし、また結合容量Ｃ1 ，Ｃ2 による動作マ
ージン・スピード等の悪化を軽減することができる。
イにして書き込み動作を行うと、結合容量Ｃ1 のマイナ
ス側の電位が上りプラス側の電位はより上昇する。一
方、結合容量Ｃ2 においては、マイナス側の電位が上昇
するのでプラス側の電位はより上昇する。この結果、結
合容量Ｃ1 ，Ｃ2 が変化しても、２本の読み出し信号線
Ｒ−ｂｌｃ，Ｒ−ｂｌｔ間の信号レベルは全体として上
昇するが、両信号レベルの相対的な信号レベルの差は変
わらない。したがって、結合容量Ｃ1 ，Ｃ2 による誤動
作発生を無くし、また結合容量Ｃ1 ，Ｃ2 による動作マ
ージン・スピード等の悪化を軽減することができる。
【００２０】また、書き込み動作は、書き込み信号線が
１本であっても、確実に行われる。今、ノードａはハイ
を、ノードｂはローを保持しているとして、これをノー
ドａがローを、ノードｂがハイを保持するように書き換
えるには、まず書き込みワードラインＷＷＬをハイに、
書き込み信号線Ｗ−ｂｌをローにする。これにより、ト
ランジスタ５がＯＮとなり、ノードａはローとなる。こ
れによりトランジスタＴ3 がＯＮに、トランジスタＴ4
がＯＦＦとなり、ノードｂはハイを保持する。ノードｂ
がハイになると、トランジスタＴ1 はＯＦＦにトランジ
スタＴ2 はＯＮになりノードａはローを保持する。
１本であっても、確実に行われる。今、ノードａはハイ
を、ノードｂはローを保持しているとして、これをノー
ドａがローを、ノードｂがハイを保持するように書き換
えるには、まず書き込みワードラインＷＷＬをハイに、
書き込み信号線Ｗ−ｂｌをローにする。これにより、ト
ランジスタ５がＯＮとなり、ノードａはローとなる。こ
れによりトランジスタＴ3 がＯＮに、トランジスタＴ4
がＯＦＦとなり、ノードｂはハイを保持する。ノードｂ
がハイになると、トランジスタＴ1 はＯＦＦにトランジ
スタＴ2 はＯＮになりノードａはローを保持する。
【００２１】次に、ノードａがローを、ノードｂがハイ
を保持しているときに、ノードａがハイを、ノードｂが
ローを保持するように書き換えるには、まず書き込みワ
ードラインＷＷＬをハイに、書き込み信号線Ｗ−ｂｌを
ハイにする。これにより、トランジスタ５がＯＮとな
る。ここで、前述のようにトランジスタ５の駆動能力は
トランジスタＴ2 の駆動能力よりも同じか又は大きいの
で、ノードａはトランジスタＴ2 がＯＮしていても、ハ
イとなる。これによりトランジスタＴ3 がＯＦＦに、ト
ランジスタＴ4 がＯＮになり、ノードｂにはローが保持
される。ノードｂがローになると、トランジスタＴ1 が
ＯＮに、トランジスタＴ2 がＯＦＦになりノードａには
ハイを保持する。尚、読み込み動作は従来と同様である
ので、詳細な説明は省略する。
を保持しているときに、ノードａがハイを、ノードｂが
ローを保持するように書き換えるには、まず書き込みワ
ードラインＷＷＬをハイに、書き込み信号線Ｗ−ｂｌを
ハイにする。これにより、トランジスタ５がＯＮとな
る。ここで、前述のようにトランジスタ５の駆動能力は
トランジスタＴ2 の駆動能力よりも同じか又は大きいの
で、ノードａはトランジスタＴ2 がＯＮしていても、ハ
イとなる。これによりトランジスタＴ3 がＯＦＦに、ト
ランジスタＴ4 がＯＮになり、ノードｂにはローが保持
される。ノードｂがローになると、トランジスタＴ1 が
ＯＮに、トランジスタＴ2 がＯＦＦになりノードａには
ハイを保持する。尚、読み込み動作は従来と同様である
ので、詳細な説明は省略する。
【００２２】上述したように本実施例によれば、一本の
書き込み信号線Ｗ−ｂｌのみで記憶素子２に対する書き
込み動作を適確に行うことができる。また、本実施例に
よれば、従来のものに比べて書き込み信号線が一本少な
いので、集積度を向上させることができる。
書き込み信号線Ｗ−ｂｌのみで記憶素子２に対する書き
込み動作を適確に行うことができる。また、本実施例に
よれば、従来のものに比べて書き込み信号線が一本少な
いので、集積度を向上させることができる。
【００２３】次に、本発明の第２の実施例を図３、図４
を参照して詳細に説明する。尚、図３に示す半導体記憶
回路１Ａにおいて、半導体記憶回路１と同等の機能を有
するものには同一の符号を付することにより、その詳細
な説明を省略する。図３に示す半導体記憶回路１Ａは、
記憶素子２の一対のノードａ，ｂに各々書き込み動作用
のトランジスタ６，７を介して接続した一対の書き込み
信号線Ｗ−ｂｌｔ，Ｗ−ｂｌｃと、記憶素子２の一方の
ノードａにこの記憶素子２を構成する記憶動作用のトラ
ンジスタＴ2 と少なくとも同等の駆動能力を有する駆動
トランジスタ８を介して接続した一本の読み出し信号線
Ｒ−ｂｌと、この読み出し信号線Ｒ−ｂｌに接続したシ
ングルインプットセンスアンプ９とを具備することが特
徴である。
を参照して詳細に説明する。尚、図３に示す半導体記憶
回路１Ａにおいて、半導体記憶回路１と同等の機能を有
するものには同一の符号を付することにより、その詳細
な説明を省略する。図３に示す半導体記憶回路１Ａは、
記憶素子２の一対のノードａ，ｂに各々書き込み動作用
のトランジスタ６，７を介して接続した一対の書き込み
信号線Ｗ−ｂｌｔ，Ｗ−ｂｌｃと、記憶素子２の一方の
ノードａにこの記憶素子２を構成する記憶動作用のトラ
ンジスタＴ2 と少なくとも同等の駆動能力を有する駆動
トランジスタ８を介して接続した一本の読み出し信号線
Ｒ−ｂｌと、この読み出し信号線Ｒ−ｂｌに接続したシ
ングルインプットセンスアンプ９とを具備することが特
徴である。
【００２４】上述した半導体記憶回路１Ａの動作を図４
をも参照しつつ説明する。書き込み動作時の初期状態と
して、書き込みワードラインＷＷＬをハイ、読み出しワ
ードラインＲＷＬをハイ、書き込み信号線Ｗ−ｂｌｔを
ローとし、書き込み信号線Ｗ−ｂｌｃをハイとしてお
き、また、読み出し信号線Ｒ−ｂｌをハイとしておくも
のとする。
をも参照しつつ説明する。書き込み動作時の初期状態と
して、書き込みワードラインＷＷＬをハイ、読み出しワ
ードラインＲＷＬをハイ、書き込み信号線Ｗ−ｂｌｔを
ローとし、書き込み信号線Ｗ−ｂｌｃをハイとしてお
き、また、読み出し信号線Ｒ−ｂｌをハイとしておくも
のとする。
【００２５】この状態では、書き込み信号線Ｗ−ｂｌｔ
と読み出し信号線Ｒ−ｂｌとの間の結合容量Ｃ3 は、書
き込み信号線Ｗ−ｂｌｔの電位レベルが読み出し信号線
Ｒ−ｂｌｃの電位レベルよりも小さいので、図４に示す
ように書き込み信号線Ｗ−ｂｌｔ側がマイナス、読み出
し信号線Ｒ−ｂｌ側がプラスとなる。
と読み出し信号線Ｒ−ｂｌとの間の結合容量Ｃ3 は、書
き込み信号線Ｗ−ｂｌｔの電位レベルが読み出し信号線
Ｒ−ｂｌｃの電位レベルよりも小さいので、図４に示す
ように書き込み信号線Ｗ−ｂｌｔ側がマイナス、読み出
し信号線Ｒ−ｂｌ側がプラスとなる。
【００２６】一方、書き込み信号線Ｗ−ｂｌｃと読み出
し信号線Ｒ−ｂｌとはいずれもハイの状態であるが、書
き込み信号線Ｗ−ｂｌｃの電位レベルが読み出し信号線
Ｒ−ｂｌの電位レベルよりも高く、この結果、書き込み
信号線Ｗ−ｂｌｃと読み出し信号線Ｒ−ｂｌとの間の結
合容量Ｃ4 は、図４に示すように書き込み信号線Ｗ−ｂ
ｌｃ側がプラス、読み出し信号線Ｒ−ｂｌ側がマイナス
となる。
し信号線Ｒ−ｂｌとはいずれもハイの状態であるが、書
き込み信号線Ｗ−ｂｌｃの電位レベルが読み出し信号線
Ｒ−ｂｌの電位レベルよりも高く、この結果、書き込み
信号線Ｗ−ｂｌｃと読み出し信号線Ｒ−ｂｌとの間の結
合容量Ｃ4 は、図４に示すように書き込み信号線Ｗ−ｂ
ｌｃ側がプラス、読み出し信号線Ｒ−ｂｌ側がマイナス
となる。
【００２７】この状態で、書き込み信号線Ｗ−ｂｌｔを
ハイにし、書き込み信号線Ｗ−ｂｌｃをローにして書き
込み動作を行うと、結合容量Ｃ3 のマイナス側がプラス
に転じプラス側がマイナスに転じる。一方、結合容量Ｃ
4 においても、マイナス側がプラスに転じ、プラス側が
マイナスに転じる。この結果、結合容量Ｃ3 ，Ｃ4 の電
位変動は相殺されることになり、読み出し動作時の結合
容量Ｃ3 ，Ｃ4 による影響は全くなく、誤動作の発生を
防止することができ、また結合容量Ｃ3 ，Ｃ4 による動
作マージン・スピード等の悪化を軽減することができ
る。なお、書き込み信号線Ｗ−ｂｌｔがハイで、書き込
み信号線Ｗ−ｂｌｃがローの状態であるときに、書き込
み信号線Ｗ−ｂｌｔをローにし、書き込み信号線Ｗ−ｂ
ｌｃをハイにして書き込み動作を行う場合も同様であ
る。
ハイにし、書き込み信号線Ｗ−ｂｌｃをローにして書き
込み動作を行うと、結合容量Ｃ3 のマイナス側がプラス
に転じプラス側がマイナスに転じる。一方、結合容量Ｃ
4 においても、マイナス側がプラスに転じ、プラス側が
マイナスに転じる。この結果、結合容量Ｃ3 ，Ｃ4 の電
位変動は相殺されることになり、読み出し動作時の結合
容量Ｃ3 ，Ｃ4 による影響は全くなく、誤動作の発生を
防止することができ、また結合容量Ｃ3 ，Ｃ4 による動
作マージン・スピード等の悪化を軽減することができ
る。なお、書き込み信号線Ｗ−ｂｌｔがハイで、書き込
み信号線Ｗ−ｂｌｃがローの状態であるときに、書き込
み信号線Ｗ−ｂｌｔをローにし、書き込み信号線Ｗ−ｂ
ｌｃをハイにして書き込み動作を行う場合も同様であ
る。
【００２８】また、読み出し動作は、記憶動作用のトラ
ンジスタＴ2 と同等の駆動能力を有する駆動トランジス
タ８をＯＮにすることにより行うので、一本の読み込み
信号線Ｗ−ｂｌのみで記憶素子２に対する読み込み動作
を適確に行うことができる。更に、本実施例によれば、
従来のものに比べて読み出し信号線が一本少ないので、
集積度を向上させることができる。
ンジスタＴ2 と同等の駆動能力を有する駆動トランジス
タ８をＯＮにすることにより行うので、一本の読み込み
信号線Ｗ−ｂｌのみで記憶素子２に対する読み込み動作
を適確に行うことができる。更に、本実施例によれば、
従来のものに比べて読み出し信号線が一本少ないので、
集積度を向上させることができる。
【００２９】本発明は、上述した実施例に限定されるも
のではなく、その要旨の範囲内で種々の変形が可能であ
る。たとえば、上記の第１の実施例では、書き込み信号
線Ｗ−ｂｌを記憶素子２と読み出し信号線Ｒ−ｂｌｔと
間に配置した場合について説明したが、書き込み信号線
Ｗ−ｂｌを記憶素子２と読み出し信号線Ｒ−ｂｌｃ間に
配置してもよい。また、同様に第２の実施例では、読み
出し信号線Ｒ−ｂｌを記憶素子２と書き込み信号線Ｗ−
ｂｌｃとの間に配置してもよい。
のではなく、その要旨の範囲内で種々の変形が可能であ
る。たとえば、上記の第１の実施例では、書き込み信号
線Ｗ−ｂｌを記憶素子２と読み出し信号線Ｒ−ｂｌｔと
間に配置した場合について説明したが、書き込み信号線
Ｗ−ｂｌを記憶素子２と読み出し信号線Ｒ−ｂｌｃ間に
配置してもよい。また、同様に第２の実施例では、読み
出し信号線Ｒ−ｂｌを記憶素子２と書き込み信号線Ｗ−
ｂｌｃとの間に配置してもよい。
【００３０】
【発明の効果】以上詳述した本発明によれば以下の効果
を奏する。請求項１記載の発明によれば、上述した構成
としたので、１本の書き込み信号線と２本の読み出し信
号線の合計３本の信号線により結合容量による誤動作の
無い安定した動作を発揮させることが可能な半導体記憶
回路を提供することができる。
を奏する。請求項１記載の発明によれば、上述した構成
としたので、１本の書き込み信号線と２本の読み出し信
号線の合計３本の信号線により結合容量による誤動作の
無い安定した動作を発揮させることが可能な半導体記憶
回路を提供することができる。
【００３１】請求項２記載の発明によれば、上述した構
成としたので、１本の読み出し信号線と２本の書き込み
信号線の合計３本の信号線により結合容量による誤動作
の無い安定した動作を発揮させることが可能な半導体記
憶回路を提供することができる。
成としたので、１本の読み出し信号線と２本の書き込み
信号線の合計３本の信号線により結合容量による誤動作
の無い安定した動作を発揮させることが可能な半導体記
憶回路を提供することができる。
【図１】本発明の半導体記憶回路の第１の実施例を示す
回路図である。
回路図である。
【図２】第１の実施例における信号線間の結合容量を示
す説明図である。
す説明図である。
【図３】本発明の半導体記憶回路の第２の実施例を示す
回路図である。
回路図である。
【図４】第２の実施例における信号線間の結合容量を示
す説明図である。
す説明図である。
【図５】従来の半導体記憶回路を示す回路図である。
【図６】従来の半導体記憶回路の信号線間の結合容量を
示す説明図である。
示す説明図である。
１ 半導体記憶回路 １Ａ 半導体記憶回路 ２ 記憶素子 ５ 駆動トランジスタ ８ 駆動トランジスタ Ｗ−ｂｌ 書き込み信号線 Ｗ−ｂｌｔ 書き込み信号線 Ｗ−ｂｌｃ 書き込み信号線 Ｒ−ｂｌ 読み出し信号線 Ｒ−ｂｌｔ 読み出し信号線 Ｒ−ｂｌｃ 読み出し信号線
Claims (4)
- 【請求項１】 ＣＭＯＳ型でフリップフロップ回路構成
とした記憶素子を有する半導体記憶回路において、前記
記憶素子の一対のノードに各々接続した一対の読み出し
信号線と、前記記憶素子の一方のノードにこの記憶素子
を構成する記憶動作用のトランジスタと同等若しくは同
等以上の駆動能力を有する駆動トランジスタを介して接
続した一本の書き込み信号線とを有することを特徴とす
る半導体記憶回路。 - 【請求項２】 前記読み出し信号線はスイッチィング素
子を介して前記ノードに接続されている請求項１記載の
半導体記憶回路。 - 【請求項３】 ＣＭＯＳ型でフリップフロップ回路構成
とした記憶素子を有する半導体記憶回路において、前記
記憶素子の一対のノードに各々接続した一対の書き込み
信号線と、前記記憶素子の一方のノードにこの記憶素子
を構成する記憶動作用のトランジスタと少なくとも同等
の駆動能力を有する駆動トランジスタを介して接続した
一本の読み出し信号線とを有することを特徴とする半導
体記憶回路。 - 【請求項４】 前記書き込み信号線はスイッチィング素
子を介して前記ノードに接続されている請求項３記載の
半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4171946A JPH05342876A (ja) | 1992-06-05 | 1992-06-05 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4171946A JPH05342876A (ja) | 1992-06-05 | 1992-06-05 | 半導体記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05342876A true JPH05342876A (ja) | 1993-12-24 |
Family
ID=15932734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4171946A Withdrawn JPH05342876A (ja) | 1992-06-05 | 1992-06-05 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05342876A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009076200A (ja) * | 2008-12-05 | 2009-04-09 | Renesas Technology Corp | 半導体記憶装置 |
-
1992
- 1992-06-05 JP JP4171946A patent/JPH05342876A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009076200A (ja) * | 2008-12-05 | 2009-04-09 | Renesas Technology Corp | 半導体記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |