JP2000195276A

JP2000195276A - 半導体記憶装置

Info

Publication number: JP2000195276A
Application number: JP37001898A
Authority: JP
Inventors: Chikayoshi Morishima; 哉圭森嶋
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-12-25
Filing date: 1998-12-25
Publication date: 2000-07-14

Abstract

(57)【要約】【課題】読み出し動作に不必要な電流を低減し、消費
電力の少ない半導体記憶装置を得る。【解決手段】半導体記憶装置は列アドレス信号Ｙのデ
コード出力である複数の列選択信号５１、５２に対応し
た制御信号ＢＢＬ１、ＢＢＬ２を出力とするバックゲー
ト電圧制御回路８０を備えるようにした。これらの制御
信号ＢＢＬ１、ＢＢＬ２は対応する列選択信号が非活性
化状態のときは−Ｖｐｐの電位レベルとなり、対応する
列選択信号が活性化状態のときは接地レベルの電位とな
るように制御されている。これらの制御信号ＢＢＬ１、
ＢＢＬ２は、対応する列選択信号により選択された一対
のビット線に接続されたメモリセル内に存在するＮＭＯ
Ｓトランジスタ３０ｂ、３１ｂ、３２、３３のバックゲ
ート電極に接続されるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置の低
消費電力化に関するものである。

【０００２】

【従来の技術】図１０は従来の半導体記憶装置の一部分
の構成図である。複数のメモリセルから成るメモリセル
アレイはメモリセルを行列状に配置した構造で、ここで
は簡単のため２行２列のメモリセルアレイ１００とす
る。メモリセルアレイ１００は各々が同一回路構成の４
個のメモリセルＭＣ１１、ＭＣ１２、ＭＣ２１、ＭＣ２
２と、メモリセルＭＣ１１、ＭＣ１２を選択するワード
線ＷＬ１と、メモリセルＭＣ２１、ＭＣ２２を選択する
ワード線ＷＬ２と、ワード線ＷＬ１およびワード線ＷＬ
２のいずれかにより選択されたメモリセルＭＣ１１もし
くはＭＣ２１からの読み出しあるいは書き込みをするた
めのビット線ＢＬ１およびビット線ＢＬ１とは相補な関
係にあるビット線ＢＬＣ１と、ワード線ＷＬ１およびワ
ード線ＷＬ２のいずれかにより選択されたメモリセルＭ
Ｃ１２もしくはＭＣ２２からの読み出しあるいは書き込
みをするためのビット線ＢＬ２およびビット線ＢＬ２と
は相補な関係にあるビット線ＢＬＣ２とにより構成され
ている。各ビット線ＢＬ１、ＢＬＣ１、ＢＬ２、ＢＬＣ
２はビット線負荷回路２００と接続されている。ビット
線負荷回路２００は各々ビット線毎にビット線負荷とな
る４個のＮＭＯＳトランジスタ２０、２１、２２、２３
により構成され、ＮＭＯＳトランジスタ２０、２１、２
２、２３は各々のゲート電極と各々一方のソース／ドレ
イン電極が電源Ｖｄｄに接続され、各々他方のソース／
ドレイン電極が各々ビット線ＢＬ１、ＢＬＣ１、ＢＬ
２、ＢＬＣ２に接続されている。

【０００３】メモリセルアレイ１００を構成する各々の
メモリセルはインバータ１０の出力が記憶ノード１４と
接続され、記憶ノード１４はインバータ１１の入力に接
続されている。また、インバータ１１の出力が記憶ノー
ド１５と接続され、記憶ノード１５がインバータ１０の
入力に接続されることによりデータを保持できる構成と
なっている。そのデータを保持する２個のインバータ１
０、１１にビット線ＢＬ１またはＢＬ２から読み書きを
制御するためのＮＭＯＳトランジスタ１２の一方のソー
ス／ドレイン電極がビット線ＢＬ１またはＢＬ２に接続
され、他方のソース／ドレイン電極が記憶ノード１４に
接続されている。同様に、ビット線ＢＬ１またはＢＬ２
と相補な関係にあるビット線ＢＬＣ１またはＢＬＣ２は
ＮＭＯＳトランジスタ１３の一方のソース／ドレイン電
極に接続され、他方のソース／ドレイン電極が記憶ノー
ド１５に接続されている。また、メモリセルＭＣ１１、
ＭＣ１２内のＮＭＯＳトランジスタ１２、１３のゲート
電極はワード線ＷＬ１に接続されている。同様に、メモ
リセルＭＣ２１、ＭＣ２２内のＮＭＯＳトランジスタ１
２、１３のゲート電極はワード線ＷＬ２に接続されてい
る。

【０００４】次に上記従来例の動作を説明する。ここで
はメモリセルＭＣ１１に“０”が記憶され、メモリセル
ＭＣ１２には“１”が記憶されているとする。すなわ
ち、メモリセルＭＣ１１内の記憶ノード１４の電位レベ
ルが“Ｌ”であり記憶ノード１５の電位レベルが“Ｈ”
となっており、メモリセルＭＣ１２内の記憶ノード１４
の電位レベルが“Ｈ”であり記憶ノード１５の電位レベ
ルが“Ｌ”となっているときに、メモリセルＭＣ１１か
ら記憶されているデータの読み出しを行う場合を考え
る。ワード線ＷＬ１が活性化されると、メモリセルＭＣ
１１、ＭＣ１２が選択されメモリセルＭＣ１１、ＭＣ１
２内のそれぞれのＮＭＯＳトランジスタ１２、１３がオ
ンする。その結果、電源Ｖｄｄからビット線負荷である
ＮＭＯＳトランジスタ２０、ビット線ＢＬ１およびメモ
リセルＭＣ１１内のＮＭＯＳトランジスタ１２を介して
メモリセルＭＣ１１内の“Ｌ”レベルの記憶ノード１４
に向かって電流が流れるためビット線ＢＬ１の電位は低
下する。一方、メモリセルＭＣ１１内の記憶ノード１５
は“Ｈ”レベルなので、メモリセルＭＣ１１内のＮＭＯ
Ｓトランジスタ１３がオンしていてもビット線ＢＬＣ１
にはほとんど電流が流れないのでビット線ＢＬＣ１の電
位はほとんど変化しない。よって、ビット線ＢＬ１とビ
ット線ＢＬＣ１間には電位差が発生するので、その電位
差を増幅してメモリからの出力データとすればよい。

【０００５】次にメモりセルＭＣ１１に“１”を書き込
む動作について考えてみる。このときメモリセルＭＣ１
２には“１”が記憶されているとする。ワード線ＷＬ１
が活性化されることによりメモリセルＭＣ１１内のＮＭ
ＯＳトランジスタ１２、１３がオンする。また、“１”
を書き込むために、図１０では示していないが書き込み
回路が活性化されることによりビット線ＢＬ１およびビ
ット線ＢＬＣ１も活性化され、それぞれの電位が“Ｈ”
レベルおよび“Ｌ”レベルとなる。その結果、ビット線
ＢＬ１およびビット線ＢＬＣ１の電位がメモリセルＭＣ
１１内に伝わり、メモリセルＭＣ１１内の記憶ノード１
４の電位が“Ｈ”レベルとなり、記憶ノード１５の電位
が“Ｌ”レベルとなることによりメモリセルＭＣ１１に
“１”のデータが書き込まれたことになる。

【０００６】

【発明が解決しようとする課題】上記構成の半導体記憶
装置において、データの読み出しや書き込みは期待され
ていないが、ワード線ＷＬ１で選択されているメモリセ
ルＭＣ１２の動作を考えてみる。この場合も、電源Ｖｄ
ｄから、ビット線負荷であるＮＭＯＳトランジスタ２
３、ビット線ＢＬＣ２およびメモリセルＭＣ１２内のＮ
ＭＯＳトランジスタ１３を介してメモリセルＭＣ１２内
の“Ｌ”レベルの記憶ノード１５に向かって電流が流れ
込む。この電流は目的としていたメモリセルＭＣ１１の
読み出し動作や書き込み動作に貢献しない不必要なもの
である。すなわち、同じワード線で複数のメモリセルを
選択することから、読み出し動作や書き込み動作には不
必要な電流が流れるため消費電力を増加させてしまう。
図１０の例では列の数が二つであったが、列の数が増え
るに比例して読み出し動作や書き込み動作に貢献しない
電流が増加するため、消費電力をいっそう増加させてし
まうという欠点があった。

【０００７】この発明は上述のような問題を解決するた
めになされたもので、読み出し動作や書き込み動作によ
り発生する電流を低減することにより、消費電力を少な
くする半導体記憶装置を得ることを目的としている。

【０００８】

【課題を解決するための手段】第１の発明に係わる半導
体記憶装置においては、行列状に配置された複数のメモ
リセルから成るメモリセルアレイと、前記メモリセルア
レイの各行に対応して設けられた複数のワード線と、入
力された行アドレス信号をデコードすることにより前記
メモリセルアレイの行を選択する前記複数のワード線の
内のいずれか１つのワード線を活性化する行デコーダ
と、前記メモリセルアレイの各列に対応して設けられた
複数の信号線と、前記複数の信号線と電源線との間にそ
れぞれ設けられ、各々は前記複数の信号線に接続されて
いるメモリセルの負荷回路となる信号線負荷回路と、入
力された列アドレス信号をデコードすることにより前記
メモリセルアレイの各列に対応し、その一つが活性化さ
れることにより対応する列を選択するための複数の列選
択信号を生成する列デコーダと、前記複数のメモリセル
の内の前記複数のワード線の中で活性化されたワード線
と前記複数の列選択信号の中で活性化された列選択信号
とにより選択された第一のメモリセルに含まれ、この第
一のメモリセルの記憶データを前記第一のメモリセルの
配置した列に対応する信号線に伝えるためのＭＯＳトラ
ンジスタのバックゲート電極には第一の電位レベルを与
え、前記活性化されたワード線に対応する行に配置され
た前記第一のメモリセル以外の一つ以上の第二のメモリ
セルの各々に含まれ、この第二のメモリセルの記憶デー
タを前記第二のメモリセルの配置した列に対応する信号
線に伝えるためのＭＯＳトランジスタのバックゲート電
極には第二の電位レベルを与えるバックゲート電圧制御
手段とを備え、前記第一および第二の電位レベルは、前
記第二の電位レベルが与えられたＭＯＳトランジスタの
しきい値電圧の絶対値が、前記第一の電位レベルが与え
られたＭＯＳトランジスタのしきい値電圧の絶対値より
も大きくなるようなそれぞれ異なる電位レベルであるよ
うにしたものである。

【０００９】第２の発明においては、バックゲート電圧
制御手段は複数の列選択信号の各々に対応した複数の制
御信号を生成するバックゲート電圧制御回路を含み、前
記複数の制御信号は、各々対応する列選択信号が活性化
状態のときには第一の電位レベルとなり、対応する列選
択信号が非活性化状態のときには第二の電位レベルにな
るようにしたものである。

【００１０】第３の発明においては、複数の制御信号の
各々は、対応の列選択信号に対応するメモリセルアレイ
の列に配列した全メモリセルの各々に含まれ、各メモリ
セルの記憶データをその列に対応する信号線に伝えるた
めのＭＯＳトランジスタのバックゲート電極に与えられ
るようにしたものである。

【００１１】第４の発明においては、複数の信号線を共
通に接続する第一の接続ノードと、前記第一の接続ノー
ド上の信号を増幅し、メモリセルアレイの出力とするセ
ンスアンプとをさらに備えるようにしたものである。

【００１２】第５の発明においては、メモリセルアレイ
の各列に対応して設けられ、複数の信号線にそれぞれ対
応して、各々対応の信号線とは相補なデータを伝搬する
複数の相補信号線と、前記複数の相補信号線を共通に接
続する第二の接続ノードとをさらに有し、センスアンプ
は第一の接続ノードと前記第二の接続ノード間との電位
差を規定のレベルまで増幅し、メモリセルアレイの出力
とするとともに、複数の制御信号の各々は、対応の列選
択信号に対応するメモリセルアレイの列に配列した全メ
モリセルの各々に含まれ、各メモリセルの記憶データと
は相補となる記憶データを、その列に対応する相補信号
線に伝えるための別のＭＯＳトランジスタのバックゲー
ト電極に与えられるようにするとともに、いずれか一つ
のワード線が活性化状態にあり、前記メモリセルアレイ
の読み出し動作において、前記複数の信号線および前記
複数の相補信号線の一方から第一のメモリセルに流れ込
む電流値を、前記複数の信号線および前記複数の相補信
号線の他方からメモリセルアレイの複数のメモリセルに
流れ込む電流値の合計よりも大きくするようにしたもの
である。

【００１３】第６の発明においては、複数のメモリセル
の各々に含まれ、各メモリセルの記憶データを信号線に
伝えるためのＭＯＳトランジスタはＮＭＯＳタイプであ
るとともに、前記各メモリセルの記憶データを信号線に
伝えるためのＭＯＳトランジスタのバックゲート電極に
与えられている制御信号は、前記各メモリセル内に存在
する他のＮＭＯＳタイプのトランジスタのバックゲート
電極にも与えられるようにしたものである。

【００１４】第７の発明においては、複数のメモリセル
の各々に含まれ、各メモリセルの記憶データを信号線に
伝えるためのＭＯＳトランジスタおよび前記各メモリセ
ルの相補な記憶データを相補信号線に伝えるためのＭＯ
ＳトランジスタはＮＭＯＳタイプであるとともに、前記
各メモリセルの記憶データを信号線に伝えるためのＭＯ
Ｓトランジスタのバックゲート電極と、前記各メモリセ
ルの相補な記憶データを相補信号線に伝えるためのＭＯ
Ｓトランジスタのバックゲート電極とに与えられている
制御信号は、前記各メモリセル内に存在する他のＮＭＯ
Ｓタイプのトランジスタのバックゲート電極にも与えら
れるようにしたものである。

【００１５】第８の発明においては、複数の信号線に対
応し、それぞれ対応の信号線とセンスアンプとの間に接
続され、それぞれ複数の列選択信号によりオンおよびオ
フが制御される複数のＭＯＳトランジスタを含んだ列選
択回路をさらに備え、複数の制御信号の各々は、対応の
列選択信号に対応するメモリセルアレイの列に配列した
全メモリセルの各々に含まれ、各メモリセルの記憶デー
タをその列に対応する信号線に伝えるためのＭＯＳトラ
ンジスタのバックゲート電極および対応の列選択信号に
よりオン、オフの制御される前記列選択回路のＭＯＳト
ランジスタのバックゲート電極に与えるようにしたもの
である。

【００１６】第９の発明においては、複数のメモリセル
の各々に含まれ、各メモリセルの記憶データを信号線に
伝えるためのＭＯＳトランジスタおよび列選択回路内の
複数のＭＯＳトランジスタはＮＭＯＳタイプであるとと
もに、前記各メモリセルの記憶データを信号線に伝える
ためのＭＯＳトランジスタのバックゲート電極に与えら
れている制御信号を前記各メモリセル内に存在する他の
ＮＭＯＳタイプのトランジスタのバックゲート電極にも
与えるようにしたものである。

【００１７】第１０および第１１の発明においては、半
導体基板と、前記半導体基板上に形成された絶縁層を有
し、複数のメモリセルの各々に含まれるＭＯＳトランジ
スタは、前記絶縁層上に形成された同一導電型の第一お
よび第二の半導体層と、前記絶縁層上に形成され、前記
第一および第二の半導体層の間に設けられ、前記導電型
とは逆導電型の第三の半導体層と、前記第三の半導体層
の上に絶縁膜を挟んで形成されたゲートとにより構成さ
れたものである。

【００１８】第１２の発明においては、第一の電位レベ
ルを接地電位とするとともに、第二の電位レベルを負電
位としたものである。

【００１９】第１３の発明においては、第一の電位レベ
ルは正電位であるようにしたものである。

【００２０】

【発明の実施の形態】実施の形態１．図１は本発明の実
施の形態１による半導体記憶装置の構成図である。本半
導体記憶装置は行アドレス信号Ｘとクロック信号ＣＬＫ
とを入力し、行アドレス信号Ｘをデコードする行デコー
ダ５４と、列アドレス信号Ｙとクロック信号ＣＬＫとを
入力し、列アドレス信号Ｙをデコードする列デコーダ５
０と、複数のメモリセルからなるメモリセルアレイ１０
１と、メモリセルアレイ１０１内のメモリセルの負荷回
路となるビット線負荷回路２０１と、列デコーダ５０か
らのデコード信号に基づきメモリセルアレイ１０１のビ
ット線対を選択する列選択回路４０１と、列選択回路４
０１により選択された小振幅のメモリセル読み出しデー
タを規定のレベルまで増幅して出力データ信号Ｄｏｕｔ
を出力する読み出し回路６０と、メモリセルへの書き込
みデータである入力データ信号Ｄｉｎと書き込み制御信
号ＷＥとを入力してメモリセルへの書き込みを行う書き
込み回路７０と、外部電圧信号Ｖｅｘを入力し、特定の
ＮＭＯＳトランジスタのバックゲート電圧を制御するバ
ックゲート電圧制御回路８０とにより構成されている。

【００２１】ここで、クロック信号ＣＬＫ、行アドレス
信号Ｘ、列アドレス信号Ｙ、入力データ信号Ｄｉｎ、書
き込み制御信号ＷＥ、外部電圧信号Ｖｅｘは半導体記憶
装置の外部から与えられる信号であり、出力データ信号
Ｄｏｕｔは半導体記憶装置の外部に出力される信号であ
る。

【００２２】複数のメモリセルから成るメモリセルアレ
イはメモリセルを行列状に配置した構造で、ここでは簡
単のため２行２列のメモリセルアレイ１０１とする。メ
モリセルアレイ１０１は各々が同一回路構成の４個のメ
モリセルＭ１１、Ｍ１２、Ｍ２１、Ｍ２２により構成さ
れている。メモリセルアレイ１０１に接続されている信
号線としてはメモリセルＭ１１、Ｍ１２を選択するワー
ド線ＷＬ１と、メモリセルＭ２１、Ｍ２２を選択するワ
ード線ＷＬ２と、ワード線ＷＬ１およびワード線ＷＬ２
のいずれかにより選択されたメモリセルＭ１１もしくは
Ｍ２１からの読み出しあるいは書き込みをするためのビ
ット線ＢＬ１およびビット線ＢＬ１とは相補な関係にあ
るビット線ＢＬＣ１と、ワード線ＷＬ１およびワード線
ＷＬ２のいずれかにより選択されたメモリセルＭ１２も
しくはＭ２２からの読み出しあるいは書き込みをするた
めのビット線ＢＬ２およびビット線ＢＬ２とは相補な関
係にあるビット線ＢＬＣ２とにより構成されている。

【００２３】各ビット線ＢＬ１、ＢＬＣ１、ＢＬ２、Ｂ
ＬＣ２はビット線負荷回路２０１と接続されている。ビ
ット線負荷回路２０１は各々ビット線毎にビット線負荷
となる４個のＮＭＯＳトランジスタ２０、２１、２２、
２３と、ビット線対となるビット線ＢＬ１とビット線Ｂ
ＬＣ１間およびビット線ＢＬ２とビット線ＢＬＣ２間に
各々ＰＭＯＳトランジスタ２４、２５が接続された構成
であり、ビット線負荷であるＮＭＯＳトランジスタ２
０、２１、２２、２３は各々のゲート電極と各々一方の
ソース／ドレイン電極が電源Ｖｄｄに接続され、各々他
方のソース／ドレイン電極が対応するビット線ＢＬ１、
ＢＬＣ１、ＢＬ２、ＢＬＣ２に接続されている。またＰ
ＭＯＳトランジスタ２４の一方のソース／ドレイン電極
がビット線ＢＬ１に接続され、他方のソース／ドレイン
電極がビット線ＢＬＣ１に接続されている。そのＰＭＯ
Ｓトランジスタ２４のゲート電極にはクロック信号ＣＬ
Ｋが入力されている。同様にＰＭＯＳトランジスタ２５
の一方のソース／ドレイン電極がビット線ＢＬ２に接続
され、他方のソース／ドレイン電極がビット線ＢＬＣ２
に接続されている。そのＰＭＯＳトランジスタ２５のゲ
ート電極にはクロック信号ＣＬＫが入力されている。

【００２４】行デコーダ５４はワード線ＷＬ１、ＷＬ２
に接続され、行アドレス信号Ｘをデコードし、クロック
信号ＣＬＫでクロック同期化した信号をワード線ＷＬ
１、ＷＬ２へ出力する。行デコーダ５４はワード線ＷＬ
１、ＷＬ２のいずれか一つを活性化することによりメモ
リセルアレイ１０１の行に対応するメモりセルを選択す
る。列デコーダ５０は列アドレス信号Ｙをデコードし、
クロック信号ＣＬＫでクロック同期化した２つの列選択
信号５１、５２を生成し、各々の列選択信号５１、５２
はビット線対を選択する列選択回路４０１とバックゲー
ト制御回路８０とに入力される。列デコーダ５０は列選
択信号５１、５２のいずれか一つを活性化することによ
りメモリセルアレイ１０１の列に対応するメモりセルを
選択する。メモリセルアレイ１０１の行と列により選択
されたメモリセルが読み書きの動作の対象となる。

【００２５】列選択回路４０１はビット線対となるビッ
ト線ＢＬ１とビット線ＢＬＣ１、およびビット線ＢＬ２
とビット線ＢＬＣ２に接続されており、いずれか一つが
活性化されている列選択信号５１、５２により選択され
るビット線対が決まる。列選択回路４０１は４個のＮＭ
ＯＳトランジスタ４０、４１、４２、４３で構成され、
ＮＭＯＳトランジスタ４０の一方のソース／ドレイン電
極がビット線ＢＬ１に接続され、他方のソース／ドレイ
ン電極がデータ線ＤＬに接続されている。またＮＭＯＳ
トランジスタ４１の一方のソース／ドレイン電極がビッ
ト線ＢＬＣ１に接続され、他方のソース／ドレイン電極
がデータ線ＤＬＣに接続されている。同様にＮＭＯＳト
ランジスタ４２の一方のソース／ドレイン電極がビット
線ＢＬ２に接続され、他方のソース／ドレイン電極がデ
ータ線ＤＬに接続されている。またＮＭＯＳトランジス
タ４３の一方のソース／ドレイン電極がビット線ＢＬＣ
２に接続され、他方のソース／ドレイン電極がデータ線
ＤＬＣに接続されている。また列選択信号５１がＮＭＯ
Ｓトランジスタ４０、４１のゲート電極に入力され、列
選択信号５２がＮＭＯＳトランジスタ４２、４３のゲー
ト電極に入力されている。

【００２６】読み出し回路６０はデータ線ＤＬとデータ
線ＤＬＣとを入力とする差動型のセンスアンプと、その
センスアンプにより規定のレベルまで増幅した読み出し
データをクロック信号ＣＬＫでラッチするラッチ回路で
構成され、そのラッチ回路の出力が読み出し回路６０の
データ出力信号Ｄｏｕｔとなる。書き込み回路７０は書
き込み制御信号ＷＥが活性化されているときにデータ入
力Ｄｉｎに入力されたメモリセル書き込みデータをデー
タ線ＤＬに出力し、その相補となる書き込みデータをデ
ータ線ＤＬＣに出力する回路である。書き込み制御信号
ＷＥが活性化されていないときの書き込み回路７０の出
力はデータ入力Ｄｉｎの状態に拘わらずハイインピーダ
ンス状態となる。

【００２７】バックゲート電圧制御回路８０は列選択信
号５１、５２と外部電圧信号Ｖｅｘとを入力として、バ
ックゲート制御信号ＢＢＬ１、ＢＢＬ２を生成する回路
である。このバックゲート電圧制御回路８０は列選択信
号５１が活性化されているときにはバックゲート制御信
号ＢＢＬ１の電位レベルが接地レベルすなわち０Ｖとな
り、活性化されていないときは外部電圧信号Ｖｅｘで与
えられた−Ｖｐｐ（Ｖｐｐ＞０）のレベルとなる。同様
に列選択信号５２が活性化されているときにはバックゲ
ート制御信号ＢＢＬ２の電位レベルが接地レベルとな
り、活性化されていないときは外部電圧信号Ｖｅｘで与
えられた−Ｖｐｐのレベルとなる。なおこの−Ｖｐｐの
値としてはＮＭＯＳトランジスタのゲート耐圧などによ
り制約があり、ここではその値を満たす−２Ｖ前後を想
定している。

【００２８】図２にバックゲート電圧制御回路８０の回
路構成を示す。列選択信号５１がインバータ８３を構成
するＰＭＯＳトランジスタ８３ａとＮＭＯＳトランジス
タ８３ｂのそれぞれのゲート電極に入力されている。Ｎ
ＭＯＳトランジスタ８３ｂのソース電極とバックゲート
電極には−Ｖｐｐの電位が供給される外部電圧信号Ｖｅ
ｘが入力されている。またＰＭＯＳトランジスタ８３ａ
のソース電極は電源Ｖｄｄに接続されている。よって、
インバータ８３の出力の電位は−ＶｐｐもしくはＶｄｄ
のレベルとなる。

【００２９】ＮＭＯＳトランジスタ８５ａとＮＭＯＳト
ランジスタ８５ｂによりセレクタ８５が構成されてお
り、セレクタ８５の一方の入力となるＮＭＯＳトランジ
スタ８５ａの一方のソース／ドレイン電極が接地され、
他方のソース／ドレイン電極にバックゲート制御信号Ｂ
ＢＬ１が伝わる信号線と接続されている。セレクタ８５
の他方の入力となるＮＭＯＳトランジスタ８５ｂの一方
のソース／ドレイン電極に外部電圧信号Ｖｅｘが入力さ
れており、他方のソース／ドレイン電極にバックゲート
制御信号ＢＢＬ１が伝わる信号線と接続されている。ま
た列選択信号５１はＮＭＯＳトランジスタ８５ａのゲー
ト電極に入力され、インバータ８３の出力はＮＭＯＳト
ランジスタ８５ｂのゲート電極に接続されている。また
ＮＭＯＳトランジスタ８５ａとＮＭＯＳトランジスタ８
５ｂの各々のバックゲート電極には外部電圧信号Ｖｅｘ
が入力されている。

【００３０】このように接続されているため、列選択信
号５１が非活性状態を示す“Ｌ”レベルであると、ＮＭ
ＯＳトランジスタ８５ａはオフ状態であるが、インバー
タ８３の出力の電位がＶｄｄのレベルとなりＮＭＯＳト
ランジスタ８５ｂがオン状態となる。その結果、バック
ゲート制御信号ＢＢＬ１の電位が外部電圧信号Ｖｅｘで
与えられる−Ｖｐｐのレベルとなる。また、列選択信号
５１が活性状態を示す“Ｈ”レベルになると、インバー
タ８３の出力の電位が−Ｖｐｐのレベルとなりトランジ
スタ８５ｂがオフ状態となるが、もう一方のＮＭＯＳト
ランジスタ８５ａがオン状態となる。その結果、バック
ゲート制御信号ＢＢＬ１の電位が接地レベルとなる。

【００３１】列選択信号５２を入力してバックゲート制
御信号ＢＢＬ２を出力する部分もＰＭＯＳトランジスタ
８４ａとＮＭＯＳトランジスタ８４ｂによるインバータ
８４およびＮＭＯＳトランジスタ８６ａとＮＭＯＳトラ
ンジスタ８６ｂによるセレクタ８６により構成され、上
述の列選択信号５１を入力してバックゲート制御信号Ｂ
ＢＬ１を出力する部分と同様の構成、同様の接続形態で
あり、同様の動作となるので説明は省略する。

【００３２】次にメモリセルの構成を図３に示す。な
お、図３におけるメモリセルＭ、ワード線ＷＬ、ビット
線ＢＬ、ビット線ＢＬＣ、バックゲート制御信号ＢＢＬ
はそれぞれ図１におけるメモリセルＭ１１、Ｍ１２、Ｍ
２１、Ｍ２２の各々、ワード線ＷＬ１、ＷＬ２の各々、
ビット線ＢＬ１、ＢＬ２の各々、ビット線ＢＬＣ１、Ｂ
ＬＣ２の各々、バックゲート制御信号ＢＢＬ１、ＢＢＬ
２の各々に該当する。

【００３３】メモリセルＭは一方のインバータ３１を構
成するＰＭＯＳトランジスタ３１ａとＮＭＯＳトランジ
スタ３１ｂの出力が記憶ノード１４と接続され、その記
憶ノード１４が他方のインバータ３０を構成するＰＭＯ
Ｓトランジスタ３０ａとＮＭＯＳトランジスタ３０ｂの
それぞれゲート電極に接続されている。また、インバー
タ３０の出力が記憶ノード１５と接続され、その記憶ノ
ード１５がインバータ３１の入力に接続されることによ
りメモリセルＭがデータを保持できる構成となってい
る。ＮＭＯＳトランジスタ３２の一方のソース／ドレイ
ン電極がビット線ＢＬに接続され、他方のソース／ドレ
イン電極が記憶ノード１４に接続されている。ビット線
ＢＬと相補な関係にあるビット線ＢＬＣも同様にＮＭＯ
Ｓトランジスタ３３の一方のソース／ドレイン電極に接
続され、他方のソース／ドレイン電極が記憶ノード１５
に接続されている。一般にビット線と記憶ノードとの間
にあって、データの読み書きを制御するこれらのＮＭＯ
Ｓトランジスタ３２、３３はアクセストランジスタと呼
ばれている。また、ＮＭＯＳトランジスタ３２、３３の
それぞれのゲート電極はワード線ＷＬに接続されてい
る。バックゲート制御信号ＢＢＬはＮＭＯＳトランジス
タ３２、３３のそれぞれのバックゲート電極およびＮＭ
ＯＳトランジスタ３０ｂ、３１ｂのそれぞれのバックゲ
ート電極に入力されている。

【００３４】図１において、バックゲート制御信号ＢＢ
Ｌ１はメモリセルＭ１１、Ｍ２１内のＮＭＯＳトランジ
スタ３０ｂ、３１ｂ、３２、３３のそれぞれのバックゲ
ート電極と、列選択回路４０１内のＮＭＯＳトランジス
タ４０、４１のそれぞれのバックゲート電極とに入力さ
れている。同様にバックゲート制御信号ＢＢＬ２はメモ
リセルＭ１２、Ｍ２２内のＮＭＯＳトランジスタ３０
ｂ、３１ｂ、３２、３３のそれぞれのバックゲート電極
と、列選択回路４０１内のＮＭＯＳトランジスタ４２、
４３のそれぞれのバックゲート電極とに入力されてい
る。

【００３５】次に実施の形態１の動作を図４の動作波形
図を用いて説明する。ここではメモリセルＭ１１、Ｍ１
２の順にメモリからデータの読み出しを行うものとし、
メモリセルＭ１１には“０”が記憶され、もう一つのメ
モリセルＭ１２には“１”が記憶されている場合を想定
する。すなわち、メモリセルＭ１１内の記憶ノード１４
の電位レベルが“Ｌ”、記憶ノード１５の電位レベルが
“Ｈ”であり、メモリセルＭ１２内の記憶ノード１４の
電位レベルが“Ｈ”、記憶ノード１５の電位レベルが
“Ｌ”となっている。

【００３６】時刻Ｔ１でクロック信号ＣＬＫの電位レベ
ルが“Ｌ”から“Ｈ”に変化する。なお、行アドレス信
号Ｘ、列アドレス信号Ｙはそれぞれ時刻Ｔ１以前に確定
しているものとし、さらにクロック信号ＣＬＫが“Ｈ”
期間中は変化しないものとする。行アドレス信号Ｘをデ
コードしクロック信号ＣＬＫの電位レベルが“Ｌ”から
“Ｈ”の変化に同期してワード線ＷＬ１が“Ｈ”レベル
となり活性化される。この動作によりメモリセルＭ１
１、Ｍ１２内のＮＭＯＳトランジスタ３２、３３のゲー
ト電極が“Ｈ”レベルとなり読み出し動作が開始され
る。このとき同時に列アドレス信号Ｙをクロック同期で
デコードした列選択信号５１が“Ｈ”レベルとなること
によりバックゲート制御信号ＢＢＬ１の電位が−Ｖｐｐ
から接地レベルに変化する。一方メモリセルＭ１１に対
するアクセスなので列選択信号５２は“Ｌ”レベルのま
まであるので、バックゲート制御信号ＢＢＬ２の電位は
−Ｖｐｐのままである。

【００３７】この結果、メモリセルＭ１１には“０”が
記憶されているので、電源Ｖｄｄからビット線負荷用の
ＮＭＯＳトランジスタ２０、ビット線ＢＬ１およびメモ
リセルＭ１１内のＮＭＯＳトランジスタ３２を介して
“Ｌ”レベルとなっているメモリセルＭ１１内の記憶ノ
ード１４に向かって電流が流れる。同様にメモリセルＭ
１２には“１”が記憶されているので、電源Ｖｄｄから
ビット線負荷用のＮＭＯＳトランジスタ２３、ビット線
ＢＬＣ２およびメモリセルＭ１２内のＮＭＯＳトランジ
スタ３３を介して“Ｌ”レベルとなっているメモリセル
Ｍ１２内の記憶ノード１５に向かって電流が流れる。ま
た、メモリセルＭ１１内の記憶ノード１５が“Ｈ”レベ
ルであるので、ＮＭＯＳトランジスタ３３がオン状態で
もビット線ＢＬＣ１からメモリセルＭ１１に向かって流
れる電流はほとんどない。同様にメモリセルＭ１２内の
記憶ノード１４が“Ｈ”レベルであるので、ＮＭＯＳト
ランジスタ３２がオン状態でも、ビット線ＢＬ２からメ
モリセルＭ１２に向かって流れる電流もほとんどない。

【００３８】その結果、ビット線ＢＬ１の電位はビット
線負荷用のＮＭＯＳトランジスタ２０による電圧降下に
より低下するが、ビット線ＢＬＣ１の電位はビット線負
荷用のＮＭＯＳトランジスタ２１による電圧降下がない
ので高い電位のままとなる。このとき列デコーダ５０の
出力である列選択信号５１が“Ｈ”レベルであるので列
選択回路４０１はビット線ＢＬ１とビット線ＢＬＣ１を
選択してビット線ＢＬ１の電位をデータ線ＤＬに、ＢＬ
Ｃ１の電位をデータ線ＤＬＣに伝える。読み出し回路６
０内の差動増幅を行うセンスアンプがデータ線ＤＬとデ
ータ線ＤＬＣ間の電位差を規定のレベルまで増幅し、
“Ｌ”レベルの読み出しデータを読み出し回路６０内の
ラッチ回路へ出力する。ラッチ回路はクロック信号ＣＬ
Ｋが“Ｈ”レベルの間、ラッチ回路の入力ゲートが開く
ので、“Ｌ”レベルの信号を取り込む。そのラッチ回路
の出力である“Ｌ”レベルの信号、すなわち“０”が読
み出し回路６０の出力データ信号Ｄｏｕｔとして出力さ
れる。

【００３９】次に、時刻Ｔ１から１／２クロック周期後
の時刻Ｔ２でクロック信号ＣＬＫの電位レベルが“Ｈ”
から“Ｌ”に変化する。この変化にともなってワード線
ＷＬ１、列選択信号５１は共に“Ｈ”から“Ｌ”レベル
になりメモリセルＭ１１からの読み出し動作が終わる。
また、ビット線負荷回路２０１内のビット線対のイコラ
イズを行うＰＭＯＳトランジスタ２４、２５がそれぞれ
オンとなり、ビット線ＢＬ１とビット線ＢＬＣ１の電
位、およびビット線ＢＬ２とビット線ＢＬＣ２の電位が
“Ｈ”レベルでかつ等電位となる。さらに、読み出し回
路６０ではクロックＣＬＫが“Ｈ”から“Ｌ”の変化点
で読み出し回路６０内のラッチ回路の入力ゲートが閉
じ、既に入力されているメモリセルＭ１１からの読み出
しデータである“Ｌ”レベルの信号、すなわち“０”が
読み出し回路６０内のラッチ回路に保持されるととも
に、そのラッチ回路に保持されたデータを継続して出力
データ信号Ｄｏｕｔとして出力される。なお、クロック
信号ＣＬＫが“Ｌ”期間中に、次にアクセスすべきメモ
リセルＭ１２を指定する行アドレス信号Ｘ、列アドレス
信号Ｙに変わる。

【００４０】さらに時刻Ｔ２から１／２クロック周期後
の時刻Ｔ３でクロック信号ＣＬＫの電位レベルが“Ｌ”
から“Ｈ”に変化する。時刻Ｔ１のときと同様に、行ア
ドレス信号Ｘをデコードしクロック信号ＣＬＫが“Ｌ”
から“Ｈ”レベルの変化に同期してワード線ＷＬ１が
“Ｈ”レベルとなり活性化される。この動作によりメモ
リセルＭ１１、Ｍ１２内のＮＭＯＳトランジスタ３２、
３３のゲート電極が“Ｈ”レベルとなり読み出し動作が
開始される。このとき同時に列アドレス信号Ｙをクロッ
ク同期でデコードした列選択信号５２が“Ｈ”レベルと
なることによりバックゲート制御信号ＢＢＬ２の電位が
−Ｖｐｐから接地レベルになる。一方メモリセルＭ１２
に対するアクセスなので列選択信号５１は“Ｌ”レベル
のままであるので、バックゲート制御信号ＢＢＬ１の電
位は−Ｖｐｐのままである。

【００４１】この結果、メモリセルＭ１２には“１”が
記憶されているので、電源Ｖｄｄからビット線負荷用の
ＮＭＯＳトランジスタ２３、ビット線ＢＬＣ２およびメ
モリセルＭ１２内のＮＭＯＳトランジスタ３３を介して
“Ｌ”レベルとなっているメモリセルＭ１２内の記憶ノ
ード１５に向かって電流が流れる。同様にメモリセルＭ
１１には“０”が記憶されているので、電源Ｖｄｄから
ビット線負荷用のＮＭＯＳトランジスタ２０、ビット線
ＢＬ１およびメモリセルＭ１１内のＮＭＯＳトランジス
タ３２を介して“Ｌ”レベルとなっているメモリセルＭ
１１内の記憶ノード１４に向かって電流が流れる。ま
た、ビット線ＢＬＣ１からメモリセルＭ１１に向かって
流れる電流、およびビット線ＢＬ２からメモリセルＭ１
２に向かって流れる電流はほとんどない。

【００４２】その結果、ビット線ＢＬＣ２の電位は低下
するが、ビット線ＢＬ２は高い電位のままとなる。この
とき列デコーダ５０の出力である列選択信号５２が
“Ｈ”レベルであるので列選択回路４０１はビット線Ｂ
Ｌ２とビット線ＢＬＣ２を選択してビット線ＢＬ２の電
位をデータ線ＤＬに、ＢＬＣ２の電位をデータ線ＤＬＣ
に伝える。読み出し回路６０内の差動増幅を行うセンス
アンプによりデータ線ＤＬとデータ線ＤＬＣ間の電位差
を規定のレベルまで増幅され、“Ｈ”レベルの読み出し
データが読み出し回路６０内のラッチ回路へ出力され
る。そのラッチ回路の入力ゲートも開いているので、ラ
ッチ回路は“Ｈ”レベルの信号を取り込み、そのラッチ
回路の出力である“Ｈ”レベルの信号、すなわち“１”
が読み出し回路６０の出力データ信号Ｄｏｕｔとして出
力される。よって、このタイミングで出力データ信号Ｄ
ｏｕｔの値がメモリセルＭ１１からの読み出しデータで
あった“Ｌ”からメモリセルＭ１２の読み出しデータで
ある“Ｈ”に変わる。

【００４３】ここで、時刻Ｔ１におけるビット線ＢＬ１
からメモリセルＭ１１に向かって流れる電流とビット線
ＢＬＣ２からメモリセルＭ１２に向かって流れる電流の
大きさを比較する。このときの相違点はメモリセルＭ１
１のＮＭＯＳトランジスタ３２のバックゲート電極の電
位が接地レベルであるのに対し、メモリセルＭ１２のＮ
ＭＯＳトランジスタ３３のバックゲート電極の電位が−
Ｖｐｐになっている。また両方のＮＭＯＳトランジスタ
３２、３３のゲート電極は同一のワード線ＷＬ１に接続
されているため同電位である。

【００４４】一般にゲート電圧Ｖｇｓが一定であれば、
ＮＭＯＳトランジスタに流れる電流Ｉｄｓは基板バイア
ス効果によりバックゲートの電位が負電位になるほどＮ
ＭＯＳトランジスタのしきい値電圧が上昇するとともに
流れにくくなる。このことにより、ビット線ＢＬＣ２か
らメモリセルＭ１２のＮＭＯＳトランジスタ３３を介し
て流れ込む電流値は、ビット線ＢＬ１からメモリセルＭ
１１のＮＭＯＳトランジスタ３２を介して流れ込む電流
値に比べて小さくなる。よってこの実施の形態による
と、このビット線ＢＬＣ２からメモリセルＭ１２に流れ
込む電流は目的としていたメモリセルＭ１１の読み出し
動作に貢献しない不必要なものであり、この電流値が小
さくなることは性能に影響を与えないで低消費電力化を
実現できるという効果がある。

【００４５】ここで、メモリセルへの書き込み動作につ
いて説明する。ここではメモリセルＭ１１に“１”を書
き込む動作であり、メモリセルＭ１２には“１”が記憶
されていると仮定する。書き込み制御信号ＷＥが活性化
されていると、書き込み回路７０は入力データ信号Ｄｉ
ｎのデータ“１”をデータ線ＤＬに出力することにより
データ線ＤＬの電位レベルは“Ｈ”となる。同時に、入
力データ信号Ｄｉｎとは相補なデータ“０”をデータ線
ＤＬＣに出力することによりデータ線ＤＬＣの電位レベ
ルは“Ｌ”となる。なお、書き込み制御信号ＷＥは行ア
ドレス信号Ｘ、列アドレス信号Ｙと同様にクロック信号
ＣＬＫが“Ｈ”期間中は変化しないものとする。クロッ
ク信号ＣＬＫの立ち上がりに同期して、列デコーダ５０
は列選択信号５１を活性化するので列選択回路４０１が
ビット線ＢＬ１とビット線ＢＬＣ１を選択する。その結
果、データ線ＤＬおよびデータ線ＤＬＣの電位がそれぞ
れビット線ＢＬ１とビット線ＢＬＣ１に伝わり、それぞ
れの電位レベルは“Ｈ”、“Ｌ”となる。またクロック
信号ＣＬＫの立ち上がりに同期して、行デコーダ５４は
ワード線ＷＬ１を活性化するのでメモリセルＭ１１内の
ＮＭＯＳトランジスタ３２、３３がオンとなるため、ビ
ット線ＢＬ１の電位レベル“Ｈ”とビット線ＢＬＣ１の
電位レベル“Ｌ”がメモリセルＭ１１に伝わり、メモり
セルＭ１１に“１”が書き込まれる。

【００４６】メモリセルＭ１１の読み出し動作と同様
に、活性化された列選択信号５１に対応するバックゲー
ト制御信号ＢＢＬ１の電位が接地レベルとなり、それ以
外であるバックゲート信号ＢＢＬ２の電位は−Ｖｐｐレ
ベルとなる。このとき、メモリセルＭ１２の動作を考え
てみると、列選択回路４０１はビット線ＢＬ２とビット
線ＢＬＣ２を非選択状態としているので書き込み回路７
０からの影響はない。一方、ワード線ＷＬ１が活性化さ
れているので、電源Ｖｄｄからビット線負荷用のＮＭＯ
Ｓトランジスタ２３、ビット線ＢＬＣ２およびメモりセ
ルＭ１２内のＮＭＯＳトランジスタ３３を介して“Ｌ”
レベルとなっているメモリセルＭ１２内の記憶ノード１
５に向かって電流が流れる。ところがメモりセルＭ１２
内のＮＭＯＳトランジスタ３２、３３の各々のバックゲ
ート電極の電位が−Ｖｐｐのレベルになっているので、
従来回路を比較すると基板バイアス効果により流れる電
流が小さくなる。メモリセルＭ１２に流れる電流は、目
的としていたメモリセルＭ１１への書き込み動作に貢献
しない不必要なものであり、この値が小さくなることは
書き込み動作の性能に影響を与えないで低消費電力化を
実現できる効果がある。

【００４７】なお、図３にメモリセルの構成を示した
が、メモリセルの構成を一部変え、バックゲート制御信
号ＢＢＬをメモリセル内のＮＭＯＳトランジスタ３２、
３３のそれぞれのバックゲート電極に入力するととも
に、メモリセル内のＮＭＯＳトランジスタ３０ｂ、３１
ｂのそれぞれのバックゲート電極を接地し、０Ｖとなる
ようにしてもよい。このような構成でも同様の動作とな
り、同様の効果が得られる。

【００４８】この図１の半導体記憶装置ではバックゲー
ト電圧制御回路８０が生成するバックゲート制御信号Ｂ
ＢＬ１、ＢＢＬ２の信号電位として非活性状態のときが
−Ｖｐｐレベルで、活性化状態のときが接地レベルの場
合を示したが、他の電位レベルでも動作させることがで
きる。例えば、列選択信号５１で選択されたメモリセル
内のＮＭＯＳトランジスタ３２、３３のバックゲート電
極に入力されている活性状態にあるバックゲート制御信
号ＢＢＬ１の電位レベルの方が、列選択信号５１で選択
されないメモリセル内のＮＭＯＳトランジスタ３２、３
３のバックゲート電極に入力されている非活性状態にあ
るバックゲート制御信号ＢＢＬ２の電位レベルよりも高
ければどのような値であってもよい。このような電位関
係を保つバックゲート制御信号ＢＢＬ１、ＢＢＬ２を生
成するバックゲート電圧制御回路８０であれば正常に動
作するとともに、読み出しに貢献しないメモリセルに流
れる電流を抑えることができる効果は図１のものと同じ
である。

【００４９】ここでは、バックゲート電圧制御回路８０
が生成するバックゲート制御信号ＢＢＬ１、ＢＢＬ２の
信号電位である−Ｖｐｐは外部電圧信号Ｖｅｘから与え
たが、電源Ｖｄｄ電位と接地電位から半導体記憶装置の
内部で発生させても良い。

【００５０】また、図１の半導体記憶装置ではクロック
信号ＣＬＫに同期して動作させる例を示したが、クロッ
ク信号ＣＬＫを使用しない非同期回路でも同様の構成で
実現できる。すなわち図１において、クロック信号ＣＬ
Ｋを削除するとともに、クロック信号ＣＬＫの出力先で
ある行デコーダ５４はクロック非同期の行デコーダ、列
デコーダ５０はクロック非同期の列デコーダ、読み出し
回路６０はラッチ回路なしの回路、ビット線負荷回路２
０１はイコライズ用のＰＭＯＳトランジスタ２４、２５
を削除した構成となる。行アドレス信号Ｘ、列アドレス
信号Ｙの変化に応じて、行アドレス信号Ｘ、列アドレス
信号Ｙで特定されたメモリセルからの読み出し動作が行
われる。この場合も図１のものと同様、読み出しに貢献
しないメモリセルへの電流を抑えるという効果がある。

【００５１】クロック信号ＣＬＫを“Ｌ”レベルで固定
するか、あるいは図１には示していないがメモリセルア
レイ１０１に対するアクセスを許可／禁止を制御する信
号を設け、この信号を禁止状態にすることにより、行デ
コーダ５４と列デコーダ５０の出力を非活性状態に保つ
ことにより、メモリセルに対して読み出しも書き込みも
行われないようにすることができる。この場合、列デコ
ーダ５０からの列選択信号５１、５２は活性化されない
ように制御されているためバックゲート電圧制御回路８
０の出力であるバックゲート制御信号ＢＢＬ１、ＢＢＬ
２の電位は外部電圧信号Ｖｅｘより与えられた−Ｖｐｐ
となり、メモリセルを構成する全てのＮＭＯＳトランジ
スタのバックゲート電位は−Ｖｐｐであるので、従来例
であるバックゲート電位が接地レベルの場合と比べてビ
ット線からメモリセルに流れ込むリーク電流が低減する
効果がある。

【００５２】また、図１におけるビット負荷回路２０１
の回路構成を変更し、図５で示すように各々ビット線を
プリチャージするための４個のＮＭＯＳトランジスタ２
０、２１、２２、２３と、ビット線対となるビット線Ｂ
Ｌ１とビット線ＢＬＣ１間およびビット線ＢＬ２とビッ
ト線ＢＬＣ２間に各々ＰＭＯＳトランジスタ２４、２５
を接続した構成でも実現することができる。プリチャー
ジ用のＮＭＯＳトランジスタ２０、２１、２２、２３は
各々のゲート電極にインバータ２６の出力と接続されて
おり、各々一方のソース／ドレイン電極が電源Ｖｄｄに
接続され、各々他方のソース／ドレイン電極が対応する
ビット線ＢＬ１、ＢＬＣ１、ＢＬ２、ＢＬＣ２に接続さ
れている。また、インバータ２６の入力端にはクロック
信号ＣＬＫが入力されている。

【００５３】このような構成のときの動作を説明する。
メモリセルの初期状態およびメモリセルの読み出しの順
序は半導体記憶装置の構成を示す図１と動作波形図を示
す図４で説明した実施の形態１と同じとする。時刻Ｔ１
の直前まではクロック信号ＣＬＫは“Ｌ”レベルである
のでインバータ２６の出力は“Ｈ”レベルとなる。よっ
て各々のＮＭＯＳトランジスタ２０、２１、２２、２３
はオンとなるので対応するビット線ＢＬ１、ＢＬＣ１、
ＢＬ２、ＢＬＣ２はそれぞれ“Ｈ”レベルにプリチャー
ジされる。この時ＰＭＯＳトランジスタ２４、２５もオ
ン状態であるのでビット線ＢＬ１とビット線ＢＬＣ１間
およびビット線ＢＬ２とビット線ＢＬＣ２間はそれぞれ
等電位となる。

【００５４】時刻Ｔ１の時点でクロック信号ＣＬＫの電
位レベルが“Ｌ”から“Ｈ”に変化するので、それぞれ
ＮＭＯＳトランジスタ２０、２１、２２、２３はオフ状
態になりビット線のプリチャージ動作が終了するととも
に、ＰＭＯＳトランジスタ２４、２５もオフ状態になる
ためビット線対のイコライズ動作も終了する。同時にメ
モリセルＭ１１の読み出し動作が開始され、ビット線Ｂ
Ｌ１にプリチャージされている電荷がメモリセルＭ１１
内のＮＭＯＳトランジスタ３２を介して“Ｌ”レベルと
なっているメモリセルＭ１１内の記憶ノード１４に向か
って電流が流れる。その結果ビット線ＢＬ１の電位は低
下するが、ビット線ＢＬＣ１は電荷の移動がないので
“Ｈ”レベルが保持される。

【００５５】同様に、ビット線ＢＬＣ２にプリチャージ
されている電荷がメモリセルＭ１２内のＮＭＯＳトラン
ジスタ３３を介して“Ｌ”レベルとなっているメモリセ
ルＭ１２内の記憶ノード１５に向かって電流が流れる。
このとき、メモリセルＭ１２内のＮＭＯＳトランジスタ
３３のゲート電極が“Ｈ”レベルになっているが、バッ
クゲート電極の電位が−Ｖｐｐレベルであるので、電流
値は小さくなり、ビット線ＢＬＣ２の電位の低下が少な
くなり、図５で示した、このような回路構成でも、本来
の動作に貢献しないメモリセルに流れる電流を小さくす
ることができる。

【００５６】実施の形態２．図６は本発明の実施の形態
２による半導体記憶装置の構成図である。図６におい
て、実施の形態１における図１と異なる点は、列選択回
路４０１を取り除き、ビット線ＢＬ１、ＢＬ２の各々と
データ線ＤＬとを直結したものを読み出し回路６０の一
方の入力端と書き込み回路７０の一方の出力端に接続す
るとともに、ビット線ＢＬＣ１、ＢＬＣ２の各々とデー
タ線ＤＬＣとを直結したものを読み出し回路６０の他方
の入力端と書き込み回路７０の他方の出力端に接続され
ている点である。その他の構成は図１のものと同様であ
る。

【００５７】実施の形態２の動作を図４の動作波形図を
用いて説明する。実施の形態１と同様に、ここではメモ
リセルＭ１１からデータの読み出しを行うものとし、メ
モリセルＭ１１には“０”が記憶され、もう一つのメモ
リセルＭ１２には“１”が記憶されている場合を想定す
る。時刻Ｔ１でクロック信号ＣＬＫの電位レベルが
“Ｌ”から“Ｈ”への変化に同期してワード線ＷＬ１が
“Ｈ”レベルとなり活性化される。この動作によりメモ
リセルＭ１１、Ｍ１２内のそれぞれのＮＭＯＳトランジ
スタ３２、３３のゲート電極が“Ｈ”レベルとなり読み
出し動作が開始される。このとき同時に列アドレス信号
Ｙをクロック同期でデコードした列選択信号５１が
“Ｈ”レベルとなることによりバックゲート制御信号Ｂ
ＢＬ１の電位が−Ｖｐｐ（ここではＶｐｐ＞０）から接
地レベルに変化する。一方メモリセルＭ１１に対するア
クセスなので列選択信号５２は“Ｌ”レベルのままであ
るので、バックゲート制御信号ＢＢＬ２の電位は−Ｖｐ
ｐのままである。

【００５８】この結果、メモリセルＭ１１には“０”が
記憶されているので、電源Ｖｄｄからデータ線負荷用の
ＮＭＯＳトランジスタ２０、２２、データ線ＤＬおよび
メモリセルＭ１１内のＮＭＯＳトランジスタ３２を介し
て“Ｌ”レベルとなっているメモリセルＭ１１内の記憶
ノード１４に向かって電流が流れる。同様にメモリセル
Ｍ１２には“１”が記憶されているので、電源Ｖｄｄか
らデータ線負荷用のＮＭＯＳトランジスタ２１、２３、
データ線ＤＬＣおよびメモリセルＭ１２内のＮＭＯＳト
ランジスタ３３を介して“Ｌ”レベルとなっているメモ
リセルＭ１２内の記憶ノード１５に向かって電流が流れ
る。また、データ線ＤＬＣからメモリセルＭ１１に向か
って流れる電流、およびデータ線ＤＬからメモリセルＭ
１２に向かって流れる電流はほとんどない。

【００５９】ここでデータ線ＤＬからメモリセルＭ１１
に向かって流れる電流とデータ線ＤＬＣからメモリセル
Ｍ１２に向かって流れる電流の大きさを比較する。この
とき、メモリセルＭ１１のＮＭＯＳトランジスタ３２の
バックゲート電極の電位が接地レベルであるのに対し、
メモリセルＭ１２のＮＭＯＳトランジスタ３３のバック
ゲート電極の電位が−Ｖｐｐになっている。また両方の
ＮＭＯＳトランジスタ３２、３３のゲート電極は同一の
ワード線ＷＬ１に接続されているため同電位である。そ
の結果、ＮＭＯＳトランジスタ３２、３３に流れる電流
はＮＭＯＳトランジスタ３２、３３の基板バイアス効果
によりバックゲート電位が負電位になるほど流れにくく
なるので、データ線ＤＬＣからメモリセルＭ１２に流れ
込む電流値は、データ線ＤＬからメモリセルＭ１１に流
れ込む電流値に比べて小さくなる。

【００６０】上記からデータ線ＤＬとデータ線ＤＬＣの
電位は共に低下するが、データ線ＤＬの方が電位低下が
大きい。読み出し回路６０内の差動増幅を行うセンスア
ンプによりデータ線ＤＬとデータ線ＤＬＣ間の電位差を
規定のレベルまで増幅し、“Ｌ”レベルの読み出しデー
タを読み出し回路６０内のラッチ回路へ出力する。その
ラッチ回路はクロック信号ＣＬＫが“Ｈ”レベルの間、
ラッチ回路の入力ゲートが開くので“Ｌ”レベルの信号
を取り込む。そのラッチ回路の出力である“Ｌ”レベル
の信号、すなわち“０”が読み出し回路６０の出力デー
タ信号Ｄｏｕｔとして出力される。

【００６１】ワード線と列選択信号により選択された読
み出すべきメモリセルにおいて、そのメモリセルを構成
するＮＭＯＳトランジスタ３０ｂ、３１ｂ、３２、３３
のバックゲート電極の電位として接地レベルを与えたと
きのデータ線ＤＬまたはＤＬＣからメモリセルに流れ込
む電流を“Ｉ”とする。同様に、ワード線では選択され
ているが列選択信号では選択されていない本来読み出す
必要のないメモリセルにおいて、そのメモリセルを構成
するＮＭＯＳトランジスタ３０ｂ、３１ｂ、３２、３３
のバックゲート電極の電位として−Ｖｐｐを与えたとき
にデータ線ＤＬまたはＤＬＣからそのメモリセルに流れ
込む電流を“Ｉ’”とする。また、ワード線で選択され
ないメモリセルはそのメモリセルのＮＭＯＳトランジス
タ３２、３３がオフ状態なのでデータ線ＤＬ、ＤＬＣか
らそのメモリセルに流れ込む電流はない。このときＩと
Ｉ’の大小関係は基板バイアス効果によりＩ＞Ｉ’とな
る。

【００６２】図６ではワード線により同時に選択するメ
モリセルの数を２つとしたが、一般にワード線により同
時にｎ個のメモリセルを選択した場合は、Ｉ＞（ｎ−
１）Ｉ’となるようにメモリセルアレイを構成すれば、
読み出すべきメモリセルによるデータ線の電位の降下の
方が、もう一方のデータ線の電位の降下よりも大きくす
ることができるためメモリセルからの読み出しが可能で
ある。このｎの値によりメモリセルアレイで許容できる
列の数が決まる。また、このｎの値は一般にＶｐｐの値
が大きいほど大きくすることができる。なお、正確に
は、もう一方のデータ線からメモリセルアレイを構成す
るすべてのメモリセルに流れ込む全リーク電流ＩＬの影
響も考えてＩ＞（ｎ−１）Ｉ’＋ＩＬとする必要があ
る。

【００６３】以上のような構成にすれば、実施の形態１
の効果に加え、実施の形態１の列選択回路４０１が必要
でないので低面積化が可能であり、また、実施の形態１
での複数のビット線対をまとめて一本のデータ線対とし
て共通に出来ることから、複数のビット線対がいずれか
の位置でお互いに接続されていればよく、ビット線対や
ビット線対に接続されているメモリセルのレイアウト上
の制約が減るので、レイアウトのフレキシビリティが向
上するという効果がある。

【００６４】さらに、図６ではデータ線負荷回路２０２
内に４個のデータ線負荷用のＮＭＯＳトランジスタ２
０、２１、２２、２３と２個のイコライズ用のＰＭＯＳ
トランジスタ２４、２５を設けているが、データ線ＤＬ
に接続されるＮＭＯＳトランジスタ２０、２２の一方、
データ線ＤＬＣに接続されるＮＭＯＳトランジスタ２
１、２３の一方、データ線ＤＬとデータ線ＤＬＣ間に接
続されるＰＭＯＳトランジスタ２４、２５の一方をそれ
ぞれ削除しても図６と同じ読み出し動作が可能である。
例えば、ＮＭＯＳトランジスタ２０、ＮＭＯＳトランジ
スタ２１、ＰＭＯＳトランジスタ２４を削除するととも
に残されたＮＭＯＳトランジスタ２２、ＮＭＯＳトラン
ジスタ２３、ＰＭＯＳトランジスタ２５のドライブ能力
を補うために各々のトランジスタサイズを大きくして実
現してもよい。このようにすることにより配線面積は小
さくなるのでレイアウト面積を縮小することができる。

【００６５】また、この実施の形態２ではクロック信号
ＣＬＫに同期して動作させる例を示したが、クロック信
号ＣＬＫを使用しない非同期回路でも同様の構成で実現
できる。すなわち図６において、クロック信号ＣＬＫを
削除するとともに、クロック信号ＣＬＫの出力先である
行デコーダ５４はクロック非同期の行デコーダ、列デコ
ーダ５０はクロック非同期の列デコーダ、読み出し回路
６０はラッチ回路なしの回路、データ線負荷回路２０２
はイコライズ用のＰＭＯＳトランジスタ２４、２５を削
除した構成となる。行アドレス信号Ｘ、列アドレス信号
Ｙの変化に応じて、行アドレス信号Ｘ、列アドレス信号
Ｙで特定されたメモリセルからの読み出し動作が行われ
る。この場合も図６のものと同様、読み出しに貢献しな
いメモリセルへの電流を抑えるという効果がある。

【００６６】実施の形態３．実施の形態１および実施の
形態２における半導体記憶装置はＲＡＭを示したが、実
施の形態３では１ビット出力のＲＯＭの構成図を図７に
示す。本半導体記憶装置は行アドレス信号Ｘを入力して
デコードする行デコーダ５４と、列アドレス信号Ｙを入
力してデコードする列デコーダ５０と、複数のメモリセ
ルからなるメモリセルアレイ１０１と、メモリセルアレ
イ１０１内のメモリセルの負荷回路となるビット線負荷
回路２０１と、列デコーダ５０からのデコード信号に基
づきメモリセルアレイ１０１のビット線を選択する列選
択回路４０１と、列選択回路４０１により選択された小
振幅のメモリセル読み出しデータを規定のレベルまで増
幅して出力データ信号Ｄｏｕｔを出力する読み出し回路
６０と、外部電圧信号Ｖｅｘを入力し、特定のＮＭＯＳ
トランジスタのバックゲート電圧を制御するバックゲー
ト電圧制御回路８０とにより構成されている。ここで、
行アドレス信号Ｘ、列アドレス信号Ｙ、外部電圧信号Ｖ
ｅｘは半導体記憶装置の外部から与えられる信号であ
り、出力データ信号Ｄｏｕｔは半導体記憶装置の外部に
出力される信号である。

【００６７】複数のメモリセルから成るメモリセルアレ
イはメモリセルを行列状に配置した構造で、ここでは簡
単のため２行２列のメモリセルアレイ１０１とする。メ
モリセルアレイ１０１は４個のメモリセルＭ１１、Ｍ１
２、Ｍ２１、Ｍ２２により構成されている。メモリセル
アレイ１０１に接続された信号線としてはメモリセルＭ
１１、Ｍ１２を選択するワード線ＷＬ１と、メモリセル
Ｍ２１、Ｍ２２を選択するワード線ＷＬ２と、ワード線
ＷＬ１およびワード線ＷＬ２のいずれかにより選択され
たメモリセルＭ１１もしくはＭ２１から読み出しするた
めのビット線ＢＬ１と、ワード線ＷＬ１およびワード線
ＷＬ２のいずれかにより選択されたメモリセルＭ１２も
しくはＭ２２から読み出しするためのビット線ＢＬ２と
により構成されている。

【００６８】図８にメモリセルの構成を示す。なお、図
８におけるメモリセルＭ、ワード線ＷＬ、ビット線Ｂ
Ｌ、バックゲート制御信号ＢＢＬはそれぞれ半導体記憶
装置の構成を示す図７におけるメモリセルＭ１１、Ｍ１
２、Ｍ２１、Ｍ２２の各々、ワード線ＷＬ１、ＷＬ２の
各々、ビット線ＢＬ１、ＢＬ２の各々、バックゲート制
御信号ＢＢＬ１、ＢＢＬ２の各々に該当する。各々のメ
モリセルＭは図８（ａ）で示すように１個のＮＭＯＳト
ランジスタ３５を含むものと、図８（ｂ）で示すように
ＮＭＯＳトランジスタ３５を含まないものの２種類があ
り、そのＮＭＯＳトランジスタ３５の有無で“１”もし
くは“０”の状態を記憶する。ここではメモリセルＭ内
にＮＭＯＳトランジスタ３５を含む図８（ａ）のセルを
“０”の状態を示すものとし、ＮＭＯＳトランジスタ３
５を含まない図８（ｂ）のセルを“１”の状態を示すも
のとする。

【００６９】各ビット線ＢＬ１、ＢＬ２はビット線負荷
回路２０１と接続されている。ビット線負荷回路２０１
は２個のＮＭＯＳトランジスタ２０、２２により構成さ
れ、ビット線負荷として機能するＮＭＯＳトランジスタ
２０、２２は各々のゲート電極と各々一方のソース／ド
レイン電極が電源Ｖｄｄに接続され、各々他方のソース
／ドレイン電極が対応するビット線ＢＬ１、ＢＬ２に接
続されている。

【００７０】行デコーダ５４はワード線ＷＬ１、ＷＬ２
に接続され、行アドレス信号Ｘをデコードし、ワード線
ＷＬ１、ＷＬ２のいずれか一つを活性化することにより
メモリセルアレイ１０１の行を選択する。列デコーダ５
０は列アドレス信号Ｙをデコードし、いずれか一つが活
性化された２つの列選択信号５１、５２を生成し、メモ
リセルアレイ１０１の列を選択する。各々の列選択信号
５１、５２は列選択回路４０１とバックゲート制御回路
８０とに入力されている。

【００７１】列選択回路４０１はビット線ＢＬ１および
ビット線ＢＬ２に接続されており、いずれか一つが活性
化されている列選択信号５１、５２により選択されるビ
ット線が決まる。列選択回路４０１は２個のＮＭＯＳト
ランジスタ４０、４２で構成され、ＮＭＯＳトランジス
タ４０の一方のソース／ドレイン電極がビット線ＢＬ１
に接続され、他方のソース／ドレイン電極がデータ線Ｄ
Ｌに接続されている。同様にＮＭＯＳトランジスタ４２
の一方のソース／ドレイン電極がビット線ＢＬ２に接続
され、他方のソース／ドレイン電極がデータ線ＤＬに接
続されている。また列選択信号５１はＮＭＯＳトランジ
スタ４０のゲート電極に入力され、列選択信号５２はＮ
ＭＯＳトランジスタ４２のゲート電極に入力されてい
る。

【００７２】読み出し回路６０はセンスアンプにより構
成され、データ線ＤＬ上のメモリセルからの読み出しデ
ータを入力し、入力した信号をセンスアンプにより増幅
した結果が読み出し回路６０のデータ出力信号Ｄｏｕｔ
となる。バックゲート電圧制御回路８０は実施の形態１
の図２で示したものと同一の構成であり、同一の動作と
なる。

【００７３】次に実施の形態３における動作について説
明する。実施の形態３はクロック信号ＣＬＫがないので
非同期動作となり、行アドレス信号Ｘあるいは列アドレ
ス信号Ｙの変化に応じてメモリセルアレイ１０１からの
読み出し動作が行われる。ここではメモリセルＭ１１、
Ｍ１２はともに“０”の状態が記憶されているものとす
る。すなわちメモリセルＭ１１およびメモリセルＭ１２
は共に図８（ａ）で示されるようにメモリセル内にＮＭ
ＯＳトランジスタ３５が存在している。ここで、メモリ
セルＭ１１から読み出す場合を考える。

【００７４】メモリセルＭ１１を指定する行アドレス信
号Ｘおよび列アドレス信号Ｙが入力されることにより、
ワード線ＷＬ１が“Ｈ”レベルとなり読み出し動作が開
始される。このとき同時に列アドレス信号Ｙをデコード
した列選択信号５１が“Ｈ”レベルとなることによりバ
ックゲート制御信号ＢＢＬ１の電位が接地レベルにな
る。一方メモリセルＭ１１に対するアクセスなので列選
択信号５２は“Ｌ”レベルであるので、バックゲート制
御信号ＢＢＬ２の電位は−Ｖｐｐのレベルとなる。

【００７５】この結果、メモリセルＭ１１はその中にＮ
ＭＯＳトランジスタ３５が存在するセルであるので、電
源Ｖｄｄからビット線負荷用のＮＭＯＳトランジスタ２
０、ビット線ＢＬ１およびメモリセルＭ１１内のＮＭＯ
Ｓトランジスタ３５を介してＧＮＤに電流が流れる。そ
のためビット線ＢＬ１の電位はビット線負荷用のＮＭＯ
Ｓトランジスタ２０よる電圧降下により“Ｌ”レベルと
なる。列デコーダ５０の出力である列選択信号５１が
“Ｈ”レベルであるので列選択回路４０１はビット線Ｂ
Ｌ１を選択してビット線ＢＬ１の“Ｌ”レベルの電位を
データ線ＤＬを介して読み出し回路６０に入力される。
読み出し回路６０では入力された“Ｌ”レベルの信号を
増幅し、メモリセルＭ１１からの読み出しデータとして
“０”を意味する“Ｌ”レベルがデータ出力信号Ｄｏｕ
ｔとして出力される。

【００７６】一方ワード線ＷＬ１で選択されているメモ
リセルＭ１２はその中にＮＭＯＳトランジスタ３５が存
在するセルであるので、電源Ｖｄｄからビット線負荷用
のＮＭＯＳトランジスタ２２、ビット線ＢＬ２およびメ
モリセルＭ１２内のＮＭＯＳトランジスタ３５を介して
ＧＮＤに電流が流れる。このときビット線ＢＬ２に流れ
る電流の大きさはメモリセルＭ１２内のＮＭＯＳトラン
ジスタ３５のバックゲート電極の電位が−Ｖｐｐのレベ
ルであるので、ビット線ＢＬ１に流れる電流と比較する
と小さくなる。そのため、ビット線負荷用のＮＭＯＳト
ランジスタ２２による電圧降下が少なく、この部分で消
費される電流が削減される。この電流は目的としていた
メモリセルＭ１１の読み出し動作に貢献しない不必要な
ものであり、この電流が小さくなることは性能に影響を
与えないで低消費電力化を実現できるという効果があ
る。

【００７７】実施の形態４．実施の形態１、実施の形態
２および実施の形態３における半導体記憶装置はバルク
ＣＭＯＳ構造の半導体に組み込まれることを想定してい
た。実施の形態４における半導体記憶装置は、バックゲ
ート電位を各トランジスタ毎に分離できる半導体構造、
例えば図９に示すように埋め込み酸化膜１００１の上の
半導体層にＭＯＳトランジスタを形成するＳＯＩ構造の
半導体に図１で示された実施の形態１による半導体記憶
装置、図６で示された実施の形態２による半導体記憶装
置あるいは図７で示された実施形態３の回路構成を組み
込むことにより実現したものである。

【００７８】ＳＯＩ構造の場合にはゲート電極１００６
の下にあるゲート酸化膜１００４と埋め込み酸化膜１０
０１との間に、ソース電極１００３とドレイン電極１０
０２との間に電流が流れるチャネルを形成する半導体層
のボディ１００５がある。そのボディ１００５の電位を
バックゲート電位（ボディ電位ともいう）と呼び、その
電位を与えるのがバックゲート電極であり、バックゲー
ト電極の電位として正の電位を用いることもできる。そ
の場合でも実施の形態１から実施の形態３までに示され
た半導体記憶装置の動作と同じであるので説明は省略す
る。

【００７９】バックゲート電極が負電位であれば外部か
ら外部電圧信号Ｖｅｘとして供給を受けるか、あるいは
内部でチャージポンプ回路などを用いた負電圧発生回路
を設け、内部で外部電圧信号Ｖｅｘ相当の信号を発生さ
せる必要が生じるが、バックゲート電極が正の電位であ
れば、電源Ｖｄｄと同じ極性の電位となり容易にバック
ゲート制御信号の正の電位レベルとなる電圧を発生でき
る。よって、外部から供給してもらう必要もなくなり、
シンプルになるという効果がある。

【００８０】実施の形態１、実施の形態２もしくは実施
の形態３を一般に使用されているバルクＣＭＯＳ構造と
したときはＮＭＯＳトランジスタのバックゲート電極の
電位は半導体基板上に作り込まれたＰウェルまたはＰ基
板の電位として与えられ、通常は接地レベルである。実
施の形態１、２もしくは３ではバックゲート制御信号に
よりＮＭＯＳトランジスタのバックゲート電極の電位を
制御しているが、実際にはバックゲート制御信号をＰウ
ェルに入力し、そのＰウェルを介してＮＭＯＳトランジ
スタのバックゲート電極にバックゲート制御信号の電位
が与えられる。すなわちバックゲート制御信号はＰウェ
ルの電位を変化させることになり、このことはＰウェル
と隣接するＮ型半導体部分との接合容量による充放電電
流が流れることになる。

【００８１】ＳＯＩ構造とすれば、Ｐウェルに相当する
部分がＮＭＯＳトランジスタのゲート電極１００６直下
のボディ１００５しかなく、そのボディ１００５の下側
も埋め込み酸化膜１００１による絶縁物質となるので接
合容量を大幅に小さくできる。このことはボディ１００
５の電位を変化させて流れる充放電電流はバルクＣＭＯ
Ｓ構造のときのＰウェルの電位変化に伴って流れる充放
電電流より大幅に小さくできるので、バックゲート制御
信号の電位が変化することにより消費される電力を削減
できる。またＳＯＩ構造にすることにより一般的にいわ
れていることではあるが、バルクＣＭＯＳ構造のときの
ＭＯＳトランジスタのソース／ドレイン電極の接合容量
もＳＯＩ構造にすることにより大幅に小さくなり、その
結果消費電力が低減する効果も合わせて得られる。以上
のような構造にすることにより、ビット線から、読み出
しの対象でないメモリセルへ流れ込む電流を小さくする
ことが出来、よりいっそうの低消費電力化が可能であ
る。

【００８２】

【発明の効果】第１の発明に係わる半導体記憶装置にお
いて、複数のメモリセルの内の複数のワード線の中で活
性化されたワード線と複数の列選択信号の中で活性化さ
れた列選択信号とにより選択された第一のメモリセルに
含まれ、この第一のメモリセルの記憶データを第一のメ
モリセルの配置した列に対応する信号線に伝えるための
ＭＯＳトランジスタのバックゲート電極には第一の電位
レベルを与え、活性化されたワード線に対応する行に配
置された第一のメモリセル以外の一つ以上の第二のメモ
リセルの各々に含まれ、この第二のメモリセルの記憶デ
ータを第二のメモリセルの配置した列に対応する信号線
に伝えるためのＭＯＳトランジスタのバックゲート電極
には第二の電位レベルを与えるバックゲート電圧制御手
段とを備え、第一および第二の電位レベルは、第二の電
位レベルが与えられたＭＯＳトランジスタのしきい値電
圧の絶対値が、第一の電位レベルが与えられたＭＯＳト
ランジスタのしきい値電圧の絶対値よりも大きくなるよ
うなそれぞれ異なる電位レベルであるようにした。その
結果、ワード線で選択されていても列選択信号で選択さ
れていないメモリセルに流れ込む電流を低減できる効果
があり、消費電力の少ない半導体記憶装置を得ることが
できる。

【００８３】第２の発明の半導体記憶装置において、バ
ックゲート電圧制御手段は複数の列選択信号の各々に対
応した複数の制御信号を生成するバックゲート電圧制御
回路を含み、複数の制御信号は、各々対応する列選択信
号が活性化状態のときには第一の電位レベルとなり、対
応する列選択信号が非活性化状態のときには第二の電位
レベルになるようにしたので、複数の制御信号をメモリ
セルアレイの列単位に生成すればよいので、バックゲー
ト電圧制御手段は少ない制御信号の本数で実現できると
いう効果がある。

【００８４】第３の発明の半導体記憶装置において、複
数の制御信号の各々は、対応の列選択信号に対応するメ
モリセルアレイの列に配列した全メモリセルの各々に含
まれ、各メモリセルの記憶データをその列に対応する信
号線に伝えるためのＭＯＳトランジスタのバックゲート
電極に与えられるようにしたものである。その結果、各
々の制御信号をメモリセルアレイの各列を構成するメモ
リセルに与えればよいので、各制御信号を伝達する信号
線の配線が容易であるとともに、活性化されていないワ
ード線と活性化されていない列選択信号で特定されるメ
モリセルに対応する信号線から流れ込むリーク電流をよ
り小さくすることができるという効果がある。

【００８５】第４の発明の半導体記憶装置において、複
数の信号線を共通に接続する第一の接続ノードと、第一
の接続ノード上の信号を増幅し、メモリセルアレイの出
力とするセンスアンプとをさらに備えるようにしたの
で、複数の信号線がいずれかの位置でお互いに接続され
ていればよいので信号線や、信号線に接続されているメ
モリセルのレイアウト上の制約が減り、レイアウトのフ
レキシビリティが増すという効果がある。

【００８６】第５の発明の半導体記憶装置において、複
数の相補信号線と、複数の相補信号線を共通に接続する
第二の接続ノードとをさらに有し、センスアンプは第一
の接続ノードと第二の接続ノード間との電位差を規定の
レベルまで増幅するとともに、複数の制御信号の各々
は、対応の列選択信号に対応するメモリセルアレイの列
に配列した全メモリセルの各々に含まれ、各メモリセル
の記憶データとは相補となる記憶データを、その列に対
応する相補信号線に伝えるための別のＭＯＳトランジス
タのバックゲート電極に与えられるようにするととも
に、いずれか一つのワード線が活性化状態にあり、メモ
リセルアレイの読み出し動作において、複数の信号線お
よび複数の相補信号線の一方から第一のメモリセルに流
れ込む電流値を、複数の信号線および複数の相補信号線
の他方からメモリセルアレイの複数のメモリセルに流れ
込む電流値の合計よりも大きくするようにしたものであ
る。その結果、第一の接続ノードと第二の接続ノードと
の間には読み出されるべき第一のメモリセルの記憶デー
タを検知できる程度の電位差が発生するので、所望のメ
モリセルから正しくデータ読み出し動作ができるという
効果がある。

【００８７】第６の発明の半導体記憶装置において、メ
モリセルの記憶データを信号線に伝えるためのＭＯＳト
ランジスタはＮＭＯＳタイプであるとともに、メモリセ
ルの記憶データを信号線に伝えるためのＭＯＳトランジ
スタのバックゲート電極に与えられている制御信号は、
メモリセル内に存在する他のＮＭＯＳタイプのトランジ
スタのバックゲート電極にも与えられるようにしたもの
である。その結果、メモリセル内のＮＭＯＳタイプのト
ランジスタのバックゲート電極の電位を統一でき、配線
領域を減らす効果がある。

【００８８】第７の発明の半導体記憶装置において、メ
モリセルの記憶データを信号線に伝えるためのＭＯＳト
ランジスタおよび相補な記憶データを相補信号線に伝え
るためのＭＯＳトランジスタはＮＭＯＳタイプであると
ともに、それらのＭＯＳトランジスタのバックゲート電
極に与えられている制御信号は、メモリセル内に存在す
る他のＮＭＯＳタイプのトランジスタのバックゲート電
極にも与えられるようにしたものである。その結果、メ
モリセル内のＮＭＯＳタイプのトランジスタのバックゲ
ート電極の電位を統一でき、配線領域を減らす効果があ
る。

【００８９】第８の発明の半導体記憶装置において、複
数の信号線に対応し、それぞれ対応の信号線とセンスア
ンプとの間に接続され、それぞれ複数の列選択信号によ
りオンおよびオフが制御される複数のＭＯＳトランジス
タを含んだ列選択回路をさらに備え、複数の制御信号の
各々は、対応の列選択信号に対応するメモリセルアレイ
の列に配列した全メモリセルの各々に含まれ、各メモリ
セルの記憶データをその列に対応する信号線に伝えるた
めのＭＯＳトランジスタのバックゲート電極および対応
の列選択信号のよりオン、オフの制御される選択回路の
ＭＯＳトランジスタのバックゲート電極に与えるように
したものである。その結果、各々の制御信号をメモリセ
ルアレイの各列を構成するメモリセルに与えればよいの
で、各制御信号を伝達する信号線の配線が容易であると
ともに、ゲート電極に活性化されていない列選択信号が
与えられている列選択回路内のＭＯＳトランジスタに流
れるリーク電流をより小さくできる効果がある。

【００９０】第９の発明の半導体記憶装置において、メ
モリセルの記憶データを信号線に伝えるための複数のＭ
ＯＳトランジスタおよび列選択回路内の複数のＭＯＳト
ランジスタはＮＭＯＳタイプであるとともに、メモリセ
ルの記憶データを信号線に伝えるためのＭＯＳトランジ
スタのバックゲート電極に与えられている制御信号をメ
モリセル内に存在する他のＮＭＯＳタイプのトランジス
タのバックゲート電極にも与えるようにした。その結
果、列方向に配置された全メモリセル内の全ＮＭＯＳト
ランジスタと列選択回路内の対応するＮＭＯＳトランジ
スタのバックゲート電極に与える制御信号で統一でき、
より配線領域を減らす効果がある。

【００９１】第１０および第１１の発明の半導体記憶装
置において、半導体基板と、半導体基板上に形成された
絶縁層を有し、複数のメモリセルの各々に含まれるＭＯ
Ｓトランジスタは、絶縁層上に形成された同一導電型の
第一および第二の半導体層と、絶縁層上に形成され、第
一および第二の半導体層の間に設けられ、逆導電型の第
三の半導体層と、第三の半導体層の上に絶縁膜を挟んで
形成されたゲートとにより構成されるようにしたのでバ
ルクＣＭＯＳ構造のものと比較して第三の半導体層と他
の層間の接合容量が小さくできるので消費電力を一層小
さくできる効果がある。

【００９２】第１２の発明の半導体記憶装置において、
第一の電位レベルを接地電位とするとともに、第二の電
位レベルを負電位としたので第二の電位のみを準備すれ
ばよいという効果がある。

【００９３】第１３の発明の半導体記憶装置において、
第一の電位レベルは正電位としたので、電源と同じ極性
の電位となり第一の電位を生成し易いという効果があ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態１による半導体記憶装置
の構成図である。

【図２】図１のバックゲート電圧制御回路８０の構成
図である。

【図３】図１のメモリセルの構成図である。

【図４】本発明の実施の形態１および実施の形態２の
動作を説明するための動作波形図である。

【図５】本発明の実施の形態１におけるビット線負荷
回路２０１の他の構成図である。

【図６】本発明の実施の形態２による半導体記憶装置
の構成図である。

【図７】本発明の実施の形態３による半導体記憶装置
の構成図である。

【図８】図７のメモリセルの構成図である。

【図９】ＳＯＩ構造における断面構造図である。

【図１０】従来の半導体記憶装置の一部分を示す構成
図である。

【符号の説明】

Ｍ１１、Ｍ１２、Ｍ２１、Ｍ２２メモリセルＢＬ１、ＢＬＣ１、ＢＬ２、ＢＬＣ２ビット線ＤＬ、ＤＬＣデータ線ＢＢＬ１、ＢＢＬ２バックゲート制御信号１０１メモリセルアレイ３０ｂ、３１ｂ、３２、３３、４０〜４３ＮＭＯＳト
ランジスタ２０１ビット線負荷回路２０２データ
線負荷回路５０列デコーダ５１、５２列
選択信号４０１列選択回路８０バックゲ
ート電圧制御回路１０００基板１００１埋め
込み酸化膜１００２ドレイン電極１００３ソー
ス電極１００５ボディ１００６ゲー
ト電極

Claims

【特許請求の範囲】

【請求項１】行列状に配置された複数のメモリセルか
ら成るメモリセルアレイと、前記メモリセルアレイの各行に対応して設けられた複数
のワード線と、入力された行アドレス信号をデコードすることにより前
記メモリセルアレイの行を選択する前記複数のワード線
の内のいずれか１つのワード線を活性化する行デコーダ
と、前記メモリセルアレイの各列に対応して設けられた複数
の信号線と、前記複数の信号線と電源線との間にそれぞれ設けられ、
各々は前記複数の信号線に接続されているメモリセルの
負荷回路となる信号線負荷回路と、入力された列アドレス信号をデコードすることにより前
記メモリセルアレイの各列に対応し、その一つが活性化
されることにより対応する列を選択するための複数の列
選択信号を生成する列デコーダと、前記複数のメモリセルの内の前記複数のワード線の中で
活性化されたワード線と前記複数の列選択信号の中で活
性化された列選択信号とにより選択された第一のメモリ
セルに含まれ、この第一のメモリセルの記憶データを前
記第一のメモリセルの配置した列に対応する信号線に伝
えるためのＭＯＳトランジスタのバックゲート電極には
第一の電位レベルを与え、前記活性化されたワード線に
対応する行に配置された前記第一のメモリセル以外の一
つ以上の第二のメモリセルの各々に含まれ、この第二の
メモリセルの記憶データを前記第二のメモリセルの配置
した列に対応する信号線に伝えるためのＭＯＳトランジ
スタのバックゲート電極には第二の電位レベルを与える
バックゲート電圧制御手段とを備え、前記第一および第二の電位レベルは、前記第二の電位レ
ベルが与えられたＭＯＳトランジスタのしきい値電圧の
絶対値が、前記第一の電位レベルが与えられたＭＯＳト
ランジスタのしきい値電圧の絶対値よりも大きくなるよ
うなそれぞれ異なる電位レベルであることを特徴とする
半導体記憶装置。
【請求項２】バックゲート電圧制御手段は複数の列選
択信号の各々に対応した複数の制御信号を生成するバッ
クゲート電圧制御回路を含み、前記複数の制御信号は、
各々対応する列選択信号が活性化状態のときには第一の
電位レベルとなり、対応する列選択信号が非活性化状態
のときには第二の電位レベルになるようにしたことを特
徴とする請求項１記載の半導体記憶装置。
【請求項３】複数の制御信号の各々は、対応の列選択
信号に対応するメモリセルアレイの列に配列した全メモ
リセルの各々に含まれ、各メモリセルの記憶データをそ
の列に対応する信号線に伝えるためのＭＯＳトランジス
タのバックゲート電極に与えられていることを特徴とす
る請求項２記載の半導体記憶装置。
【請求項４】複数の信号線を共通に接続する第一の接
続ノードと、前記第一の接続ノード上の信号を増幅し、メモリセルア
レイの出力とするセンスアンプとをさらに備えたことを
特徴とする請求項３記載の半導体記憶装置。
【請求項５】メモリセルアレイの各列に対応して設け
られ、複数の信号線にそれぞれ対応して、各々対応の信
号線とは相補なデータを伝搬する複数の相補信号線と、前記複数の相補信号線を共通に接続する第二の接続ノー
ドとをさらに有し、センスアンプは第一の接続ノードと前記第二の接続ノー
ド間との電位差を規定のレベルまで増幅し、メモリセル
アレイの出力とするとともに、複数の制御信号の各々は、対応の列選択信号に対応する
メモリセルアレイの列に配列した全メモリセルの各々に
含まれ、各メモリセルの記憶データとは相補となる記憶
データを、その列に対応する相補信号線に伝えるための
別のＭＯＳトランジスタのバックゲート電極に与えられ
るようにするとともに、いずれか一つのワード線が活性化状態にあり、前記メモ
リセルアレイの読み出し動作において、前記複数の信号
線および前記複数の相補信号線の一方から第一のメモリ
セルに流れ込む電流値を、前記複数の信号線および前記
複数の相補信号線の他方からメモリセルアレイの複数の
メモリセルに流れ込む電流値の合計よりも大きくするよ
うにしたことを特徴とする請求項４記載の半導体記憶装
置。
【請求項６】複数のメモリセルの各々に含まれ、各メ
モリセルの記憶データを信号線に伝えるためのＭＯＳト
ランジスタはＮＭＯＳタイプであるとともに、前記各メモリセルの記憶データを信号線に伝えるための
ＭＯＳトランジスタのバックゲート電極に与えられてい
る制御信号は、前記各メモリセル内に存在する他のＮＭ
ＯＳタイプのトランジスタのバックゲート電極にも与え
られることを特徴とする請求項４記載の半導体記憶装
置。
【請求項７】複数のメモリセルの各々に含まれ、各メ
モリセルの記憶データを信号線に伝えるためのＭＯＳト
ランジスタおよび前記各メモリセルの相補な記憶データ
を相補信号線に伝えるためのＭＯＳトランジスタはＮＭ
ＯＳタイプであるとともに、前記各メモリセルの記憶データを信号線に伝えるための
ＭＯＳトランジスタのバックゲート電極と、前記各メモ
リセルの相補な記憶データを相補信号線に伝えるための
ＭＯＳトランジスタのバックゲート電極とに与えられて
いる制御信号は、前記各メモリセル内に存在する他のＮ
ＭＯＳタイプのトランジスタのバックゲート電極にも与
えられることを特徴とする請求項５記載の半導体記憶装
置。
【請求項８】複数の信号線に対応し、それぞれ対応の
信号線とセンスアンプとの間に接続され、それぞれ複数
の列選択信号によりオンおよびオフが制御される複数の
ＭＯＳトランジスタを含んだ列選択回路をさらに備え、複数の制御信号の各々は、対応の列選択信号に対応する
メモリセルアレイの列に配列した全メモリセルの各々に
含まれ、各メモリセルの記憶データをその列に対応する
信号線に伝えるためのＭＯＳトランジスタのバックゲー
ト電極および対応の列選択信号によりオン、オフの制御
される前記列選択回路のＭＯＳトランジスタのバックゲ
ート電極に与えられていることを特徴とする請求項２記
載の半導体記憶装置。
【請求項９】複数のメモリセルの各々に含まれ、各メ
モリセルの記憶データを信号線に伝えるためのＭＯＳト
ランジスタおよび列選択回路内の複数のＭＯＳトランジ
スタはＮＭＯＳタイプであるとともに、前記各メモリセルの記憶データを信号線に伝えるための
ＭＯＳトランジスタのバックゲート電極に与えられてい
る制御信号を前記各メモリセル内に存在する他のＮＭＯ
Ｓタイプのトランジスタのバックゲート電極にも与えた
ことを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】半導体基板と、前記半導体基板上に形成された絶縁層を有し、複数のメモリセルの各々に含まれるＭＯＳトランジスタ
は、前記絶縁層上に形成された同一導電型の第一および
第二の半導体層と、前記絶縁層上に形成され、前記第一および第二の半導体
層の間に設けられ、前記導電型とは逆導電型の第三の半
導体層と、前記第三の半導体層の上に絶縁膜を挟んで形成されたゲ
ートとにより構成されたことを特徴とする請求項１ない
し請求項５および請求項８のいずれか一項記載の半導体
記憶装置。
【請求項１１】半導体基板と、前記半導体基板上に形成された絶縁層を有し、複数のメモリセルの各々に含まれるＭＯＳトランジスタ
は、前記絶縁層上に形成された同一導電型の第一および
第二の半導体層と、前記絶縁層上に形成され、前記第一および第二の半導体
層の間に設けられ、前記導電型とは逆導電型の第三の半
導体層と、前記第三の半導体層の上に絶縁膜を挟んで形成されたゲ
ートとにより構成されたことを特徴とする請求項６、７
および請求項９のいずれか一項記載の半導体記憶装置。
【請求項１２】第一の電位レベルを接地電位とすると
ともに、第二の電位レベルを負電位であることを特徴と
する請求項６、７、９および請求項１１のいずれか一項
記載の半導体記憶装置。
【請求項１３】第一の電位レベルは正電位であること
を特徴とする請求項１１記載の半導体記憶装置。