TWI446342B - 記憶體單元及相關記憶體裝置 - Google Patents
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Description
本發明係有關一種半導體記憶體，特別是關於一種3T2C(3-transistor-2-capacitor)動態隨機存取記憶體(dynamic random access memory)單元。
半導體記憶體是最常使用的資料儲存媒體之一，例如動態隨機存取記憶體(dynamic random access memory,DRAM)以及靜態隨機存取記憶體(static random access memory,SRAM)。半導體記憶體可單獨製成一積體電路，或是與其他元件整合後製成系統晶片(system on chip,SOC)。
在目前的系統晶片應用中，記憶體佔了整個晶片的絕大部分面積，例如60%至70%。因此，記憶體的型態及技術之選擇會對整個晶片的效能及成本形成重要的影響。
一些系統晶片係使用動態隨機存取記憶體技術來做為資料儲存媒體。第一A圖顯示傳統動態隨機存取記憶體單元之示意圖，其包括一儲存電容Cs以及一存取電晶體Ta。由於架構簡單，故動態隨機存取
記憶體的密度通常比靜態隨機存取記憶體來得高。然而，傳統動態隨機存取記憶體需要使用特定的製程技術，才能在微小矽晶片上形成大電容量的儲存電容Cs。再者，該特定製程技術並不相容於系統晶片的製程，因而增加了整個的製造成本。
其他系統晶片則使用靜態隨機存取記憶體技術來做為資料儲存媒體。第一B圖顯示傳統靜態隨機存取記憶體單元之示意圖，其包括兩個交叉耦合(cross-coupled)的反相器10以及兩個存取電晶體Tb、Tc。不同於動態隨機存取記憶體的是，靜態隨機存取記憶體的製程可相容於系統晶片的製程，但其密度則比動態隨機存取記憶體低。再者，如第一B圖所示，由於交叉耦合的反相器10是直接耦接於電源Vdd和地之間，使得靜態隨機存取記憶體容易受電源的雜訊之干擾。
因此亟需提出一種新穎之記憶體架構，其能使用標準的互補金屬氧化物半導體(complementary-metal-oxide-semiconductor,CMOS)製程以降低製造成本，且兼具較高密度之特性。
鑑於上述，本發明實施例之目的之一在於提出一種記憶體單元架構以及一相關的高密度動態隨機存取記憶體裝置，其可適用於系統晶片製程，且較不受電源雜訊的干擾。
根據本發明實施例之一，記憶體單元包括一對子單元，每一子單元包括一存取電晶體、一儲存電晶體以及一隔離電晶體，其依序藉由連接源極/汲極而串聯耦接在一起。隔離電晶體係共享使用於一鄰近記憶體單元的子單元，且係一直關閉的。而儲存電晶體則是一直導通
的。字元線(wordline)耦接至每一子單元的存取電晶體之閘極，而互補位元線(complementary bitlines)則分別耦接至該對子單元的存取電晶體之源極/汲極，因此藉由存取電晶體，可於相應之位元線與儲存電晶體之間存取資料位元。
根據本發明另一實施例，記憶體裝置包括多個如上所述之記憶體單元。每一記憶體單元更包括一預充電路以及一感測放大器。當預充電路被啟動時，可對互補位元線預先充電至一電壓準位。當感測放大器被啟動時，可分別驅動互補位元線至電源及接地端之準位。
10‧‧‧反相器
20‧‧‧記憶體單元
200A‧‧‧第一子單元
200B‧‧‧第二子單元
30‧‧‧預充電路
32‧‧‧感測放大器
320‧‧‧反相器
Vdd‧‧‧電源
GND‧‧‧接地端
Cs‧‧‧儲存電容
Ta‧‧‧存取電晶體
Tb、Tc‧‧‧存取電晶體
Ma、Mb‧‧‧存取電晶體
Mc、Md‧‧‧儲存電晶體
Me、Mf‧‧‧隔離電晶體
WL‧‧‧字元線
BL、BL_b‧‧‧(互補)位元線
P1、P2、P3‧‧‧預充電晶體
pre‧‧‧預充信號
S1‧‧‧第一感測電晶體
S2‧‧‧第二感測電晶體
sa‧‧‧第一感測信號
sab‧‧‧第二感測信號
t1、t2、t3、t4‧‧‧時間
第一A圖顯示傳統動態隨機存取記憶體單元之示意圖。
第一B圖顯示傳統靜態隨機存取記憶體單元之示意圖。
第二圖顯示本發明實施例之動態隨機存取記憶體的記憶體單元之電路圖。
第三A圖顯示本發明實施例之記憶體裝置，其包含第二圖的記憶體單元以及預充電路、感測放大器。
第三B圖例示第三A圖的記憶體裝置之相關波形。
第二圖顯示本發明實施例之動態隨機存取記憶體(DRAM)的記憶體單元20之電路圖。在本實施例中，每一記憶體單元20係使用差動(differential)架構以儲存互補(complementary)資
料位元。具體來說，記憶體單元20包括一對子單元200A、200B。第一子單元200A包括一存取電晶體Ma、一儲存電晶體Mc以及一隔離電晶體Me。同樣地，第二子單元200B亦包括一存取電晶體Mb、一儲存電晶體Md以及一隔離電晶體Mf。雖然本實施例使用P型金屬氧化物半導體(P-type metal-oxide-semiconductor,PMOS)電晶體，但亦可使用N型金屬氧化物半導體(N-type MOS)電晶體，或上述兩者之組合，故不以揭露者為限。值得注意的是，隔離電晶體Me、Mf係分別共享給鄰近記憶體單元的子單元。換句話說，第一子單元200A實際上只包括半個隔離電晶體Me，而第二子單元200B只包括半個隔離電晶體Mf。因此，每一記憶體單元20共包括兩個存取電晶體、兩個作為電容器的儲存電晶體以及一個隔離電晶體。因此本實施例的記憶體單元20可稱為3T2C記憶體單元或5T記憶體單元。
上述之子單元，例如第一子單元200A，其存取電晶體Ma、儲存電晶體Mc以及隔離電晶體Me係依序藉由(直接或間接)連接源極/汲極而串聯耦接在一起。值得注意的是，對稱之金屬氧化物半導體電晶體的源極和汲極是可互換的，因此本說明書和圖式中並未特別描述或標示出電晶體的源極和汲極，而是使用”源極/汲極”來代表源極或者汲極。此外，本發明書中所述的”耦接”或”連接”係表示兩元件直接用線電性相連或透過至少一中介元件而間接相連。
在本實施例中，存取電晶體Ma、Mb之閘極係耦接至字元線(wordline)WL。未與儲存電晶體Mc、Md連接的存取電晶體Ma、Mb之源極/汲極係分別耦接至互補位元線(complementary bit line)BL、BL_b。因此，藉由存取電晶體Ma/Mb，可於位元
線BL/BL_b和相應儲存電晶體Mc/Md之間進行電荷的存取。儲存電晶體Mc/Md的閘極係耦接至接地端GND，隔離電晶體Me/Mf的閘極係耦接至電源Vdd。未與儲存電晶體Mc、Md連接的隔離電晶體Me、Mf之源極/汲極係分別耦接至鄰近記憶體單元的子單元之儲存電晶體。
根據上述架構，由於儲存電晶體Mc、Md係一直導通的，因此在半導體氧化物介面(semiconductor-oxide interface)會形成一反向層(inversion layer)，因而產生電子。一般來說，係產生相反於多數載子(majority carrier)的載子。本實施例之反向層可用以儲存資料位元。儲存電晶體Mc、Md的電容量係根據它的寄生電容而決定的。根據本實施例所採用的差動架構，如果儲存資料位元0於一儲存電晶體，例如電晶體Mc，則資料位元1即儲存於另一儲存電晶體，例如電晶體Md。此外，由於隔離電晶體Me、Mf係一直關閉的，因此所儲存的資料會與鄰近記憶體單元隔離。
第三A圖顯示本發明實施例的記憶體裝置，其包含第二圖的記憶體單元20以及預充電路30、感測放大器32。在本實施例中，預充電路30包括三個預充電晶體P1、P2、P3，其中的預充電晶體P1、P2互相串聯且耦接於互補位元線BL、BL_b之間。預充電晶體P1、P2之間互相連接的源極/汲極係耦接至電源Vdd(或一電壓準位)。預充電晶體P3的源極和汲極係分別耦接至互補位元線BL、BL_b。三個預充電晶體P1、P2、P3的閘極係耦接至一預充信號pre。雖然本實施例使用P型金屬氧化物半導體電晶體，但亦可使用N型金屬氧化物半導體(N-type MOS)電晶體，或上述兩者之組合。本發明所揭露之預充電路30之設計
還可使用傳統的預充電路來取代，亦包含根據習知技藝可輕易思及而修改者，故不以揭露者為限。
在本實施例中，感測放大器32包括兩個交叉耦合(cross-coupled)的反相器320、第一感測電晶體S1(例如N型金屬氧化物半導體)以及第二感測電晶體S2(例如P型金屬氧化物半導體電晶體)。其中，第二感測電晶體S2、兩交叉耦合的反相器320以及第一感測電晶體S1是依序串聯耦接於電源Vdd以及接地端GND之間。第一感測電晶體S1的閘極會被第一感測信號sa驅動，而第二感測電晶體S2的閘極會被第二感測信號sab驅動。兩交叉耦合的反相器320的輸入端係分別耦接至互補位元線BL、BL_b。所述反相器320之設計還了可使用傳統的感測放大器來取代，亦包含根據習知技藝可輕易思及而修改者，故不以揭露者為限。
第三B圖顯示第三A圖的記憶體裝置之讀取操作相關波形示意圖。當預充信號pre於時間t1被拉至主動低準位時，使得預充電路30導通。因此，互補位元線BL、BL_b被預先充電至電源Vdd之電壓準位。接著，於時間t2時，藉由將預充信號pre拉回被動高準位，因而關閉預充電路30，且將被選到的字元線WL拉至主動低準位。所儲存的電荷會分享於所選到的子單元(例如，第一子單元200A)及其相應的位元線(例如，位元線BL)之間。於是，位於位元線BL、BL_b上的電壓準位會稍微改變，且在互補位元線BL、BL_b之間會有電壓擺動(voltage swing)的現象發生。之後，於時間t3時，將第一感測信號sa拉至主動高準位以導通感測放大器32，因而對電壓正在向下擺動(down-swing)的位元線(例如BL)進行放電，使其更趨近低準位，如第三B圖所示。接下來，於時間t4時，將第二感測信號sab拉至主動低準位，因而對電壓正
在向上擺動(up-swing)的位元線(例如BL_b)進行充電，使其更趨近高準位。於感測放大期間，為了讓互補位元線BL、BL_b形成充分擺動(full swing)，意即使其分別趨近接地端GND與電源Vdd之準位，兩交叉耦合的反相器320會加強彼此的訊號而形成一閂鎖(latch)。
當第三A圖的記憶體裝置進行寫入操作時，藉由寫入資料來分別驅動互補位元線BL、BL_b至電源Vdd和接地端GND。於一實施例中，於進行寫入時，不需啟動預充電路30和感測放大器32。在另一實施例中，於進行寫入時，可根據前述及第三B圖所示操作以啟動預充電路30和感測放大器32。對於後者實施例，被選到的同一位元線(其具有相同字元線WL)可於同一時間使用相同程序以進行寫入和讀取操作。藉此，於寫入操作時，可對寫入記憶體單元之外的記憶體單元進行重新讀取(re-read)，使得衰減的儲存電荷得以被更新(refresh)。
根據上述，本實施例採用差動架構，且避免傳統動態隨機存取記憶體所使用的電容，因而利於記憶體和系統的整合，例如和系統晶片的整合。此外，本實施例之記憶體單元的架構(第二圖)較傳統靜態隨機存取記憶體單元(第一B圖)來得簡單。而且，本實施例的儲存電晶體Mc、Md未直接與電源Vdd和接地端GND耦接，因此較傳統靜態隨機存取記憶體單元(第一B圖)更可避免電源雜訊的影響。
以上所述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其它未脫離發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍內。
20‧‧‧記憶體單元
200A‧‧‧第一子單元
200B‧‧‧第二子單元
Vdd‧‧‧電源
GND‧‧‧接地端
Ma、Mb‧‧‧存取電晶體
Mc、Md‧‧‧儲存電晶體
Me、Mf‧‧‧隔離電晶體
WL‧‧‧字元線
BL、BL_b‧‧‧(互補)位元線
Claims (16)
- 一種記憶體單元，包含：一對子單元，每一該子單元包括一存取電晶體、一儲存電晶體以及一隔離電晶體，其依序藉由連接源極/汲極而串聯耦接在一起，其中，該隔離電晶體係共享使用於一鄰近使用不同字元線之記憶體單元的該子單元，且該隔離電晶體係一直關閉的，且該儲存電晶體係一直導通的；一字元線，耦接至每一該子單元的存取電晶體之一閘極；及二互補之位元線(complementary bit lines)，其分別耦接至該對子單元的存取電晶體之源極/汲極，因此藉由該存取電晶體，可於相應之該位元線與該儲存電晶體之間存取資料位元。
- 如申請專利範圍第1項所述之記憶體單元，其中未與該些儲存電晶體連接的該些存取電晶體之源極/汲極係分別耦接至該些互補位元線。
- 如申請專利範圍第1項所述之記憶體單元，其中該存取電晶體、該儲存電晶體以及該隔離電晶體係為N型金屬氧化物半導體(NMOS)電晶體。
- 如申請專利範圍第1項所述之記憶體單元，其中該存取電晶體、該儲存電晶體以及該隔離電晶體係為P型金屬氧化物半導體(PMOS)電晶體。
- 如申請專利範圍第4項所述之記憶體單元，其中該儲存電晶體的閘極係耦接至一接地端。
- 如申請專利範圍第4項所述之記憶體單元，其中該隔離電 晶體的閘極係耦接至一電源。
- 如申請專利範圍第1項所述之記憶體單元，其中互補資料位元係分別儲存於該對子單元的該些儲存電晶體中。
- 如申請專利範圍第1項所述之記憶體單元，其中未與該些儲存電晶體連接的該些隔離電晶體之源極/汲極係分別耦接於該鄰近記憶體單元的該些子單元之該些儲存電晶體。
- 一種記憶體裝置，包含：複數個記憶體單元，每一該記憶體單元包括：一對子單元，每一該子單元包括一存取電晶體、一儲存電晶體以及一隔離電晶體，其依序藉由連接源極/汲極而串聯耦接在一起，其中，該隔離電晶體係共享使用於一鄰近使用不同字元線之記憶體單元的該子單元，且該隔離電晶體係一直關閉的，且該儲存電晶體係一直導通的；一字元線，耦接至每一該子單元的該存取電晶體之閘極；二互補之位元線(complementary bit lines)，其分別耦接至該對子單元的存取電晶體之源極/汲極，因此藉由該存取電晶體，可於相應之該位元線與該儲存電晶體之間存取資料位元；一預充電路，耦接於該些互補位元線之間，當該預充電路被啟動時，用以對該些互補位元線預先充電至一電壓準位；及一感測放大器，耦接於該些互補位元線之間，當該感測放大器被啟動時，用以分別驅動該些互補位元線至一電源及一接地端之準位。
- 如申請專利範圍第9項所述之記憶體裝置，其中該存取電晶體、該儲存電晶體以及該隔離電晶體係為N型金屬氧化物半導體(NMOS)電晶體。
- 如申請專利範圍第9項所述之記憶體裝置，其中該存取電晶體、該儲存電晶體以及該隔離電晶體係為P型金屬氧化物半導體(PMOS)電晶體。
- 如申請專利範圍第11項所述之記憶體裝置，其中該儲存電晶體的閘極係耦接至該接地端。
- 如申請專利範圍第11項所述之記憶體裝置，其中該隔離電晶體的閘極係耦接至一電源。
- 如申請專利範圍第9項所述之記憶體裝置，其中互補資料位元係分別儲存於該對子單元的該些儲存電晶體中。
- 如申請專利範圍第9項所述之記憶體裝置，其中未與該些儲存電晶體連接的該些存取電晶體之源極/汲極係分別耦接於該些互補位元線。
- 如申請專利範圍第9項所述之記憶體裝置，其中未與該些儲存電晶體連接的該些隔離電晶體之源極/汲極係分別耦接於該鄰近記憶體單元的該些子單元之該些儲存電晶體。
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