JP4994135B2 - センス増幅回路およびセンス増幅方法 - Google Patents

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Description

本発明は、高性能のダイナミックRAM（DRAM)メモリに用いるセンス増幅器を提供するための回路と方法に関する。このセンス増幅器は、特にDRAMが、ユーザー指定のロジックや、プロセッサや、インターフェースの各機能のような別な機能と、別なメモリタイプと、その他同様のものとを含む集積回路に埋め込まれたDRAMとして実行される時に、有用である。センス増幅イネーブル回路は、制御信号を伝送する制御線がある程度長く、制御信号に重い負荷が課せられるような箇所で、特に大量のデータワードを伴う大規模DRAMアレイであっても、正確な動作を可能にするように構成される。このセンス増幅器の回路は、従来技術のセンス増幅器と同じくらい小型であるにもかかわらず、改善された性能を有するように構成されている。
高集積半導体回路は、特に携帯電話や、ラップトップ，ノートブック，及びPDAのような携帯用コンピューターや、ワイヤレス電子メール端末や、MP3オーディオ及びビデオプレーヤーや、携帯用ワイヤレスウェブ・ブラウザ等のように、バッテリー操作のデバイスを製造する分野において、ますます重要なものとなっており、これらの集積回路は、オンボードのデータ記憶装置をさらに含むようになっている。従来の技術において知られているように、このような記憶装置は、ダイナミックメモリの形式をなすこともあり、メモリ内部には、それぞれのセルが、隣接したアクセストランジスタと共に形成される蓄積キャパシタであるような、セルアレイが提供される。DRAMのダイナミックメモリは、優れた密度と必要最小限のシリコン領域を提供し、時には第１レベルのキャッシュメモリや、作業用記憶装置のようなプロセッサ用の高速アクセスメモリとして提供されることもある。従来の技術では、空間および能力で効率的なDRAMデバイスを生産するのに特に最適化された専用の半導体プロセス技術を用いて、これらのDRAMを独立型集積回路として製造することが知られている。
半導体プロセス技術が進歩するにしたがって、最近の製造技術は、時に「SOC」すなわち「システムオンチップ」と呼ばれるような、大規模で高度に集積されたICに、DRAMを組み込むことが可能になっている。これらの埋め込みDRAM、すなわちe-DRAMに対する一般的な用途は、キャッシュメモリのようなプロセッサに隣接する高速メモリや、高速作業用記憶装置としての利用を含んでおり、さもなければ空間が特別である箇所で、システム内におけるディスクリート（個別）DRAMデバイスの必要性を減らすか、又はこのDRAMデバイスを完全に置き換えるための利用を含んでいる。
単独の集積回路上で、他の様々なロジック回路と共に埋め込まれたDRAMの用途が増すにしたがって、集積回路を製造する加工技術は、縮小化が続いている。CMOS集積回路の寸法尺度が小型化するに伴い、ある支配的な問題となる効果が、ますます優性になってくる。制御線を製造するのに使用する細いワイヤの抵抗は、その線の製造に使用する金属や導電性ポリシリコンの量が、デバイスのサイズと共に減少するにしたがって増加する。この抵抗の増加は、デバイス全体の実質的な距離を通過する制御信号の、とりわけ多くの負荷に出会う制御信号に対する信号ひずみをもたらす。
最近のプロセッサにおける能力処理や並列処理の増加は、多くの設計でのデータワード幅の増加をもたらしてきた。初期のマイクロプロセッサがわずか４ビット幅若しくは８ビット幅でしかなかったのに対し、最近のデータワード幅は32ビット幅若しくは64ビット幅にもなる。この幅は、広範囲な手法でアレイされた多くの機能を促進すると共に、特に大規模のメモリアレイ（アレイ）をもたらす。64ビット幅のDRAMに対し、そのアレイは64列を有することができる。したがって、データワード幅は、制御信号の長さを押し進める傾向にあり、制御信号の長さは、64列すべてを越えて、より長い距離に横断しなければならない。
図１は、一般的な従来技術のメモリセル11を示している。通常使用されるようなダイナミックメモリセルにおいて、アクセストランジスタ（Ts）は、ビット線すなわち「BL」としばしば呼ばれるデータ線（DL）を、ワード線WLに接続したアクセストランジスタのゲート端子の制御電圧に応答して、アクセストランジスタとリファレンスである電源電圧（Vs）との間に接続された蓄積キャパシタ（Cs）に接続する。蓄積キャパシタに対する電位として用いられる電圧は、従来技術において知られるように、特にDRAMの設計に依存して、グランド又はプラス電圧とすることができる。アクセストランジスタTsのゲートは、しばしば行線すなわち行として引用されるワード線（WL）と称する複数の線の一つに接続される。典型的なDRAMは、図示したセル11を数千も有する。セルは、一乃至複数のアレイに配置されると共に、一般的なビット線すなわちデータ線DLは複数の間隔をおいた列に配置され、ワード線すなわち行線は複数の行に配置される。蓄積キャパシタは、多くの方法で製造することができる。図1には、１個のトランジスタメモリ蓄積セルが示されているが、２個のトランジスタと、さらには６個のトランジスタを備えたスタティックRAMセルをも含む多くの他の蓄積セルが、従来技術において知られている。DRAMセルにおける従来の技術では、平面キャパシタが使用されており、より最近は、アレイの密度（単位シリコン領域あたりのビット数）をさらに増加するために、絶縁層及び金属層内のアクセストランジスタ上に形成されたクラウンキャパシタが使用されている。アクセストランジスタに隣接して、基板中に形成されたトレンチの一部分としてキャパシタが形成される場合の代替の実施が、従来の技術において知られており、これはシリコン領域あたりの容量を増加するのに同じく使用される。さらに、様々な加工技術が、セルの容量を増加するために知られ、一例ではあるが半球型粒子（HSG）ポリシリコン材料及び他の材料のようなものを含む。使用される蓄積セルの種類にかかわらず、一乃至複数のアクセストランジスタによって、ワード線及びデータ線に接続された蓄積セルアレイをメモリが有していることが、ここでは重要な特徴である。
図１の蓄積キャパシタCsは、論理データ値を表す電荷を保持するために用いることができる。蓄えられた電圧は、特にDRAMに使用される設計アプローチに依存して、論理的な「１」、又は論理的な「０」が割り当てられる。制御ゲートに適切な電圧を設定することにより、すなわち、セル11に関連したワード線WLが、制御ゲートに制御電圧を与えることにより、特定のセルに対するアクセストランジスタTsが活性化される間、データ線DL上への蓄積のためにデータ値と接続されている制御回路によって、蓄積キャパシタCsが同時に書き込まれる。このデータ値を読み取るために、データ線に電圧を与えないか、さもなければ単純なバイアスレベルを与える間に、アクセストランジスタが活性化されると、キャパシタはアクセストランジスタを通して放電し、データ線上に蓄積された電圧を設定する。このわずかな電圧は、次にセンス増幅器に結合し、そこで当該電圧レベルが感知され、論理値を表す適切な電圧に増幅される。この論理電圧（データ値）は、それからデータ線DLに接続されたI/O（入力／出力）回路を通して接続され、使用が可能な読み取りデータになる。セルを書き込むために、強い電圧がビット線であるデータ線DLに置かれ、アクセストランジスタは、それからアクセストランジスタを用いて、ワード線WL上に活性電圧を置くことにより活性化される。キャパシタは、それから適切な電圧に充電され、次にアクセストランジスタが動作不能（disable）になると、アクセストランジスタがその後の読み取り操作でキャパシタの放電を可能にするときまで、充電されたキャパシタが適切な電圧を保存する。
蓄積キャパシタCsは固有のリーク電流を持つため、蓄積セル11は制御回路によって周期的にリフレッシュされなければならない。リフレッシュサイクルは、従来技術によって知られている外部処理装置によって制御してもよい。現行製品において頻繁なのは、制御回路の一部として提供されるオン・ボード・コントローラーが、蓄積キャパシタを周期的にリフレッシュ（自己リフレッシュ、又は自動リフレッシュと呼ばれる）することであると考えられる。そのリフレッシュは、最後のリフレッシュ又はアクセスサイクルから経過した時間に基づいて、リフレッシュを必要とする複数のセルからの蓄積値を読み込み、そのデータを読出して、センス増幅器により増幅し、そしてこれらのセルに折返し書き込むリード ライト−バック（read write-back）サイクルを有する。符号11のように、1個のトランジスタの蓄積セルすなわち1Tセルは、蓄積値を保持するのにリフレッシュを必要とするため、このようなセルを使用して実行されたメモリは、ダイナミックメモリと呼ばれる。ダイナミックメモリは、SRAMのようなスタティックメモリよりも多くの制御回路を必要とするが、DRAMの小さな物理的サイズは、対応するSRAMセルが可能な物理的サイズに比べて、単位シリコン領域あたりの実行されるべき蓄積ビットがより多く可能になる。EEPROM、FLASH等の不揮発性メモリを同様に使用することもあるが、これらのメモリもまた、付加的な制御回路が必要で、各セルは、時にはDRAMセル11よりも大規模になる。
図２は、図１に説明したようなメモリセルを用いた従来技術によるDRAMアレイのブロック図の平面図を示している。DRAM31において、複数のメモリセルアレイ35は、内部に各々複数のメモリセル11（この図の部分では示されていない）を有して提供される。各メモリセルは列として配置され、それぞれの列は、データワードの１ビットに関連しており、I/Oバッファ39は、列方向に作動する各データ線（図示せず）をデータバスに接続する。ワード線デコーダ33は、外部から受け取ったアドレス値に応答して、アレイ35内でメモリセル11の行に関連した特定のワード線を活性化する。各セルからなるそれぞれのアレイは、通常、ビット線すなわちBLと、相補的ビット線すなわちBL_と呼ばれる２つのデータ線を受け取るセンス増幅器に接続される。図２では、各列に対し一つの対をなすビット線だけが、各列に対して接続されるように、一つのメモリバンクが示されている。制御ロジック41は、センス増幅器37とI/Oバッファ39に様々な信号を提供し、それによりI/Oポートで提供されたデータを適切なメモリセルの列に書き込ませたり、或いはI/Oバッファ39からデータを出力するために、蓄積されたデータを適切なメモリセルの列から読み取らせたりする。これらの必要とされる動作と回路は、すべて従来技術において良く知られている。
図３は、２つのメモリセルバンク間で、センス増幅器を共有するために、分割されたビット線又はデータ線を用いるDRAMアレイについて、従来技術の実施例におけるブロック図の平面図を示している。図３において、ここでのDRAMアレイ51は、上位メモリバンクであるメモリバンク0を含むと共に、図１に示すような、各行と各列に配置されたメモリセルを含むメモリセルアレイ55を有し、それぞれのメモリアレイ55は一対のビット線であるデータ線BLを備え、さらにワード線デコーダ53は、メモリセルのアドレス指定された行を読み込み及び書き込むために、適切なワード線である行線（図示せず）に適切な電圧を提供する。センス増幅器57は、上位メモリバンク０と下位モリバンク１との間で共有される。バンク１用の第２ワード線デコーダ回路53が、ブロック図の下部に示されており、このワード線デコーダは、バンク１のメモリアレイ59におけるメモリセルの行をアドレス指定するために、必要とされるワード線信号を提供する。バンク１からのデータ線であるビット線もまた、「分割された（segmented）」ビット線として知られるアーキテクチャで、それぞれの列に対して同一のセンス増幅器に選択的に接続される。ここでは２個のメモリバンクだけが描かれているが、さらに多くのものを提供してもよい。従来技術のDRAM全体では、一つのデバイスに、何千、又は、何百万ものセルを含むことができる。I/Oバッファ61は、次にDRAMアレイ51を、そのアレイの外部にある各回路に接続するために、出力データをデータバスに提供するか、又はデータバスからデータを入力する。
図２において、矢印42は、制御ロジック41の両側にあるセンス増幅器を横切って水平方向に貫いているのが示されている。この矢印は、各センス増幅器（センス増幅器のすべては、DRAMセルの選択された行の読み取り又は書き込みサイクル中に特に活性化している）を制御するために、制御ロジック41からの制御信号が、アレイ内の列数に比例した長さを持つことを表している。さらに、データワードの各々のビットが列に接続されているため、DRAMアレイで使用されるデータワードの幅は、そのアレイがどれだけの幅になり、したがって、これらの線がどれ位の長さでなければならないかで決定する。また、データワードのビット数は、アレイの中にどれ位の列があり、したがってどれ位のセンス増幅器が制御線に接続されるかで決定する。すなわち、データワードの幅は、制御線上の負荷数に比例する。データワード幅が増加するに従い、センス増幅器に対する制御線の負荷数もまた、増加する。
図２と図３中に示されるDRAMセルの配置は、一般的なDRAM集積回路における主要なブロックを示すものであってもよい。しかしながら、DRAM回路はますます、特定用途向け集積回路（ASIC）や、いわゆるSOCすなわち「システムオンチップ」デバイスや、カスタム集積回路等に埋め込まれるようになっている。図４は、一般的な従来技術の一配置で、埋め込み型DRAMブロックＡを備えたASIC IC１の主要なブロックを示している。埋め込み型DRAMに加えて、IC１は、I/Oバッファと、レジスタファイルとして使用される埋め込み型SRAMブロックBと、例えばプログラム可能なプロセッサや、デジタルシグナルプロセッサ（DSP)や、RISCマシン等を実行する可能性のあるマイクロプロセッサコアとを含む。これらのコアや所定の機能に加え、ユーザー定義ロジックの部分が示されている。この領域においては、例えばPDA，デジタルカメラ，携帯電話，ミュージック・プレイヤー，ラジオ，又は技術的に周知の別なアプリケーションのような、特定の用途に対する回路を最適化するための機能を、設計者が実施してもよい。ASICやSOCの中に他の回路と共に埋め込まれたDRAMブロックは、特別に、「e-DRAM」と呼ばれる。
改良された半導体加工処理の使用は、埋め込まれているDRAMや他のメモリブロックを、ASICやセミカスタムICの製造において、より魅力的なものとしている。フォトグラフィー技術の進歩に加えて、絶縁および埋め込み層技術の改良により、単独のシリコンピースにおいて、大きなトランジスタや、抵抗のようなアナログの部品も製造するために、他のアプリケーションで必要な集積回路の異なる部分を加工しながら、その集積回路の一部分でDRAMブロックに必要なより小型のトランジスタ寸法と、キャパシタとを提供することが可能になる。これらの進歩が効率的で小型のDRAMアレイをさらに重要なものにしている。
図５は、図１に示すセルのようなメモリセルアレイと共に使用される一般的な従来技術のセンス増幅器101を、模式的に示している。図５において、プリチャージ／均等化（イコライゼーション）回路103が示されている。この回路103は制御信号PRE_によって制御され、活性時にはMOSトランジスタMP4，MP3を通して、DL_INやDLB_INと表示された一対のノードに、電圧Vpre（プリチャージ電圧）を接続する。他の動作モードにおいて、プリチャージ回路は、均等化回路として作動し、パスゲートMP5を通して、これらの２つのノードを互いに接続する。この手法で、センス動作中にセンス増幅器に示される差動電圧の感度を高めるために、ノードDL_IN，DLB_INにおける電圧を均等化するか、あるいは所定のプリチャージ電圧に上昇することができる。
データ線DL，DLB（これはデータ線とデータ線バーであるが、ビット線すなわちBLと呼ぶこともある）は、信号パスブロック105，107における各パスゲートトランジスタPG1，PG2によって、センスラッチ109に接続される。この実施例においては、PMOSトランジスタがパスゲートPG1，PG2のために用いられるが、当技術分野では、この機能に対してNMOSトランジスタや、対をなすCMOSトランジスタを用いることが知られている。センス増幅器が各データ線からデータを受け取ることになると、制御電圧が制御入力PG_U（信号パスブロック105に対し）、又は制御入力PG_V（信号パスブロック107に対し）にそれぞれ設定され、それからパスゲートPG1，PG2は、制御回路とワード線デコーダによってデータ線に接続するメモリセルから感知された非常に小さな電圧信号が、それぞれのセンスノードDL_IN，DLB_IN上に現われるのを可能にする。MP1，MN1、及びMP2，MN2からなる交差接続した各インバータから形成されるラッチは、次に受け取った小信号をラッチし、その信号を十分なロジック電圧レベルに増幅して、その後でデータ線と接続されたI/Oバッファにより観測することができる。
センスラッチは、トランジスタMNAが動作可能（enable）なときにのみ動作され、このトランジスタMNAは、当該トランジスタMNAへの制御信号SAEによって制御される。図３及び図４に示す各センス増幅器は同一のものであり、各々のセンス増幅器は、制御ロジック回路から同じ制御信号SAEを受け取る。従って、制御ロジック回路は、すべてのセンス増幅器に当該制御信号を提供するバッファ若しくは線ドライバを備えている。
動作においては、当技術分野で周知のように、センス増幅器に蓄積された電圧を感知するために幾つかのステップが取られる。差動センシングの動作は、データラッチ109をなす差動センス増幅器の２つの入力を、Ｖdd／２のような共通の中間電圧に初期プリチャージすることにより、より早く行なうことができる。信号PRE_は、ノードDL_IN，DLB_INをこの電圧までプリチャージするために、MOSトランジスタMP4，MP3を活性化させるのに用いられるが、当該電圧は例えばアレイへの正極の電源電圧より低くてもよい。さらにトランジスタMP5は、差動センス増幅器へのどちらの入力においても電圧が確実に同じになるように、２つのノードを等しくする。２つのノードDL_IN，DLB_INがプリチャージされた後には、２つのパスゲートPG1，PG2のうちの１つが、読み込まれるセルの行と列のアドレスに依存して活性化されるであろう。選択されたパスゲートは、メモリセルから感知された小電圧をそれぞれのセンスノードDL_INまたはセンスノードDLB_INに接続する。他のノードは、回路内の寄生キャパシタンスにより、そのプリチャージ電圧に留まることになる。
最後に、制御回路から入力SAEへのパルスにより、センス増幅器が動作可能になり、イネーブルトランジスタMNAが、センス増幅器ラッチ109をグランド又は他の電圧源（これは、例えば負であることも可能である）に接続させ、各トランジスタMP1，MN1，MP2，MN2を通して、電流が流れるようにする。入力DL_IN，DLB_INの一方が、前記各トランジスタの一つの閾値電位より大きいか又は小さいため、入力の他方が中間値であっても、ラッチ109はその入力値をラッチし、センスラッチが、各トランジスタのゲインによってラッチした状態で入力値を増幅するため、センスされた小信号電圧はI/Oバッファへの出力のために、完全なロジック値に増幅される。図５におけるこれらすべての動作及び回路は、当技術分野で周知である。
図６は、「SAE制御部」と呼ばれる前記制御回路の出力において、SAEの制御線上に設けられる制御パルスのタイミング電圧図を示している。図６はまた、「SAEセンス増幅器」と呼ばれる制御回路からある程度離れた従来技術のセンス増幅器において、サンプル時にパルスがどのように見えるのかを、第２の電圧図で示している。制御線の距離が長く、しかも線（図３又は図４における各センス増幅器に対し一つ）に接続された多くのイネーブルトランジスタ（図５のMNA）が存在するため、信号がひずむようになっている。正確な動作のためには、図３又は図４の中央制御ロジック回路における駆動回路を、かなり大きくするか、あるいは、付加的な「リピータ」回路を提供しなければならない。単位シリコン領域あたりの蓄積ビット密度をできるだけ高く保つために、これらの手段は可能な限り、通常は避けられる。しかし、メモリアレイがますます大きくなるに従い、そしてデータワード幅がますます広くなるにしたがって、信号のひずみ問題は悪化するようになり、修正のための付加的な回路が必要になる。もし、ひずみが残れば、一乃至複数のセンス増幅器が実際に動作不能に陥ると、その他のものは信号のひずみが少なく動作可能であっても、誤作動が生じる可能性がある。
したがって、この従来技術の解決には、ひずみ問題を解決するために、追加のロジック回路と配置領域が必要である。したがって、改良されたセンス増幅器に対しては、適切なノイズマージンをなおも保持し、正確なデータ保持，高速なアクセス時間，シリコン領域における効率的な動作及び有効な利用を確保しつつも、制御線におけるひずみ問題に有効な解決を提供する一方で、従来技術の配置効率とコンパクトさを維持することが必要である。
これらの及び他の問題は、本発明の各実施例により、概ね解決されるか、又は回避することができ、また、技術的利点が概ね達成される。本発明の各実施例は、集積回路に用いるDRAM用のセンス増幅器を形成する回路と方法を提供するものであるが、ここでの集積回路は、各々のセンス増幅器回路内で、直列接続された対をなすイネーブルトランジスタに、対をなす制御信号を運ぶために、好ましくは極めて等しい負荷で、極めて等しい長さ，抵抗，及び領域のものが存在するように設計された各線に、前記対をなす制御信号を提供することで、上述の制御信号におけるひずみ問題を解決している。これらのカスケード接続されたMOSトランジスタは、現存するイネーブルトランジスタと近似的に同じ領域、あるいは殆ど同じ領域内に効率良く配置され、またこれらのカスケード接続されたトランジスタのサイズを選択することにより、センス増幅器ラッチの性能を、影響のないままにすることができる。さらに、２つのカスケード接続された直列MOSトランジスタの使用により、制御信号のひずみを克服することが可能となり、回路により受け取られるSAE信号は、高負荷状態とされた制御信号ではなく、代わりに制御回路内で生成された信号の遅延差によって決定されたパルスで確定される。本発明は、センス増幅器が制御回路から近いか遠いかに関わりなく、同一のイネーブル信号パルスが生成され、しかも制御回路からの距離や、制御回路とセンス増幅器との間の負荷数によってではなく、２つの制御信号間における遅延時間が、受け取られた制御パルスの時間を決定するようになる、という有益な効果を有する。よって、すべてのセンス増幅器は、正確な動作を必要とするときに、同一の制御信号を受け取ることになるであろう。
好ましい一つの実施例において、センス増幅器はDRAM回路内に提供される。別の好ましい実施例において、センス増幅器は、集積デバイス内のロジック回路、ユーザー特注回路、及び他の回路と共に埋め込まれたDRAM回路内に提供される。
別の好ましい実施例において、センス増幅器は、制御回路とイネーブルトランジスタの一つとの間に接続されたロジック回路を提供することにより、さらに改良される。さらに別の好ましい実施例において、ロジック回路は、インバータであってもよい。他の好ましい実施例において、制御信号と双方のイネーブルトランジスタとの間に、制御回路を配置してもよい。
追加の好ましい実施例において、２つの制御信号は、同じ極性のものであってもよい。また他の好ましい実施例において、２つの制御信号は、異なる極性のものであってもよい。
第１の好ましい回路の実施例において、各カスケードトランジスタは、ＮチャネルMOSトランジスタであり、センス増幅器とグランド基準との間に配置される。他の好ましい実施例では、カスケードトランジスタは、ＰチャネルMOSトランジスタであり、正極性の電圧供給源又は基準電位とセンス増幅器との間に配置される。どちらの実施例においても、他の種類のMOSトランジスタを使用するために、回路を単に変更してもよく、これらの配置も又、本発明の一部として添付の請求項の範囲内と見なされる好ましい実施例である。
好ましい方法では、２つの制御信号を各センス増幅器の全て一つずつに運ぶ各導体の配置設計が対称的なものとなる。他の好ましい方法では、各導体が同じ材料からなり、２つの制御信号の領域が、互いに５%以内の相違となるように、２つの制御信号を運ぶ各導体の配置設計が行なわれる。他の好ましい実施例によると、２つの制御信号は、５%以内の相違で同じ長さを有し、且つ５%以内の相違で同じ断面積を有するように、設計および配置される。他の実施例において、２つの線の負荷が５%以内で同じになるように、２つの導体が同じ数のトランジスタに接続される。一般に、第１導線と第２導線との負荷の数と寸法が等しくなるように２つの導線が対称となり、それにより２つの導線で導電率や負荷（loading）が極めて近似することを確実にするために、レイアウトの各技術を利用しなければならない。
好ましい方法において、第１制御信号は、負の立ち下がりパルスであり、第２制御信号は、第１制御信号の遅延した正の立ち上がりパルスで、第１制御信号と第２制御信号における各遷移間の遅延は、第１制御信号のハイレベル部分と第２制御信号のハイレベル部分が重なる時間周期で、イネーブル信号を生じさせる。このような手法で、制御線の駆動トランジスタからセンス増幅器がどれだけ遠いかに拘わらず、イネーブルパルスは、各センス増幅器内で同じ持続時間を有して、センス増幅器内で生成される。別の好ましい実施例において、２つの制御信号は同一の極性を有しており、２つの制御信号を制御回路において遅延する必要はないものの、その遅延がセンス増幅器回路内で自発的に生成されるように、遅延をもたらすイネーブルトランジスタの１つに接続するロジック回路に、各制御信号が接続される。他の実施例では、単独の信号制御線が、アレイを横切る経路で形成され、ロジック回路は、第１パルスの遅延したバージョンである第２パルスを生成するために、隣接した各センス増幅器に与えられる。
本発明におけるDRAMを組み込んだ集積回路は、従来技術で知られているような大規模のシステムオンチップ（SOC)を形成するために、プロセッサや、付加的に埋め込まれたSRAMブロックや、I/O回路や、計時回路や、DAC/ADCコンバータ等を含む様々な他の機能と共に、新規のセンス増幅器を含む当該DRAMを埋め込んでもよい。
前述は、以下の本発明の詳細な説明をより良く理解のために、本発明の特徴と技術的利点とを広く概説してきた。本発明のさらなる特徴と利点が以後、説明され、本発明の請求項の課題を形成する。本発明の概念と、特定の実施例が、本発明と同じ目的を遂行するための他の構造やプロセスの修正や設計のための基礎として容易に利用されることは、当業者によって認識されることである。そのような均等の構造は添付の請求項で説明されているように、本発明の思想と範囲から離れるものではないこともまた、当業者によって認識されるものである。
本発明によれば、適切なノイズマージンをなおも保持し、正確なデータ保持，高速なアクセス時間，シリコン領域における効率的な動作及び有効な利用を確保しつつも、制御線におけるひずみ問題に有効な解決を提供する一方で、従来技術の配置効率とコンパクトさを維持することが可能になる。
本発明及び本発明における長所をより完全に理解するために、添付図面と併せて以下の説明がなされる。
以下、好ましい本実施例の製造と利用を詳細に説明する。しかしながら、本発明が、多種多様な特定の状況において実施され得る多くの応用可能な発明的概念を提供することを認識されたい。説明する特定の実施例は、単に本発明の製造と利用について特定の方法を説明しているに過ぎず、本発明の範囲を制限するものではない。
図８は、本発明を組み入れているセンス増幅器201の好ましい回路実施例の簡易的な模式図を表す。プリチャージ回路203は、入力である制御信号PRE_EQに応答して、トランジスタMP3，MP4を通し、センスラッチ209にプリチャージと均等化の各機能を提供するもので、ここでのトランジスタMP3，MP4は、差動センスラッチ209への各入力で、電圧VpreをノードDL_INとノードDLB_INに接続する。トランジスタMP5は、制御信号PRE_EQに応答した一定の時間に、２つの前記ノードを互いに接続することにより、均等化の機能を提供する。
信号パスブロック207は、パスゲートPG1の制御ゲートへの制御信号PG_Uに応答して、データ線DLからセンスラッチ209の入力ノードDL_INに入力の通過を提供する。信号パスブロック205は、パスゲートPG2の制御ゲートへの制御電圧PG_Vに応答して、相補的データ線DLBから、センスラッチ209の入力ノードDLB_INに入力の通過を提供する。
メモリセルのキャパシタに蓄積され、データ線DL，DLBに設定された各小電圧信号を受け取ると共に、これらの小電圧信号を入出力バッファで使用するに十分なロジックレベルにラッチ及び増幅するために、交差接続した各インバータMP1，MN1、及びMP2，MN2は、センス増幅器に必要とされる差動センシングとラッチの各機能を提供する。
ここでは図８に示すように、センス増幅器イネーブル回路は、トランジスタMNBとトランジスタMBCによって提供される。また図８に示すように、制御ノードSAE’において必要とされる電圧を生成するには、制御線SAE_1，SAE_2が何れも活性化されることが必要である。したがって、ここでの各センス増幅器209には、２つの制御線SAE_1，SAE_2が存在する。トランジスタMNBは、制御線SAE_1に接続する入力を有し、またトランジスタMBCは、制御線SAE_2に接続する入力を有するが、代わりにトランジスタMNBが、制御線SAE_2に接続する入力を有し、またトランジスタMBCが、制御線SAE_1に接続する入力を有する構成であってもよい。
動作について、図８の回路は、図５の従来技術におけるセンス増幅器とほぼ同じ方法で動作するが、両方の信号SAE_1，SAE_2を受け入れるまでは、イネーブルノードSAE’が電圧源又はグランドノードに接続されていないという付加的な特徴を有している。図８に見られるように、イネーブルトランジスタMNB，MNCは、両方ともそれらのゲート入力において、適切な制御電圧を有する時に、カスケード直列接続されたイネーブルトランジスタが、供給電圧をノードSAE’に接続する。
図８に示すように、トランジスタMNBとトランジスタMNCは、NMOSトランジスタとして、実行されるものであってもよい。あるいは、これらのトランジスタは、PMOSトランジスタ又はCMOSペアとして実行される可能性もある。いずれの場合も、従来技術で周知のように、図５における従来技術のトランジスタMNAとほぼ同じシリコン領域内に、これらのトランジスタをサイズ化し、カスケードペアを配置することが可能である。対をなすカスケードトランジスタの典型的な配置を図９の平面図に示すが、図７に示す単独のMOSトランジスタに対するこのレイアウトと比較して見ることができるように、本発明のアプローチは従来技術のアプローチよりも小さな領域ペナルティを担うことから、通常のカスケードペアのソース／ドレイン配置が、殆ど同一サイズのレイアウト領域をもたらす。
図８の配置は、従来技術に対し幾つかの利点がある。２つのトランジスタMNB，MNCを従来技術のイネーブルトランジスタよりも異なるサイズで製造することができるので、各信号SAE_1，SAE_2の負荷を、従来技術より減らすことができる。さらに、制御線上のセンス増幅器の位置が、制御回路から近くても遠くても、もはやそれは、センス増幅器によってノードSAE’における制御信号として受け取られるパルスを決定しない。図８に示すように、ここでは信号SAE_1と信号SAE_2との関係が、センス増幅器をイネーブル（動作可能）にするパルス時間を制御する。
図１０において、ここでの電圧波形図は、図８のセンス増幅器に制御信号を提供する第１の好ましい方法を示している。信号SAE_1はローレベルに立ち下がるパルスで、これは制御回路から立ち下がり遷移として最初に送られる。信号SAE_2は、反転されたハイレベルに立ち上がるパルスで、これは制御回路から受け取られる信号SAE_1を遅延及び反転させたものである。SAE’の電圧波形は、グランド又は他の供給電位へのパスが実際に開き、センスラッチがイネーブルである時の期間を示している。このSAE’のパルスは、２つのハイレベル信号の重なり時間によって決定され、信号SAE_2のパルスを送るときの遅延により制御される。SAE’のパルス幅は、制御線の全てのセンス増幅器が、制御回路から近くても遠くても、それらの物理的位置に拘らず、同じになるであろう。言い換えると、信号SAE_1と信号SAE_2の制御線上のひずみは、もはやセンス増幅器の動作が変化することによる影響を受けない。センス増幅器の全ては、起こり得るひずみに関係なく、適切なイネーブル信号を取得する。図８のパターンは、各センシングサイクルに対して繰り返される。
信号SAE_1と信号SAE_2を運ぶ制御線を形成するために用いられる２つの導体の配置と領域は、重要である。これらの２つの導体は、各導体が非常に似た抵抗を有するように、DRAMアレイ設計のためのレイアウトプロセスにおいて、対称に形成する必要がある。このことは、各導体が同一の全長を有し、トランジスタMNBとトランジスタMNCは、各センス増幅器に対し好ましくは同一にサイズ化されるべきであり、それによって２つの線上における負荷の数と寸法が等しくなることを意味する。導体の断面領域は、ほぼ同じとなるように設計されるべきである。前記２つの線は平行に走るように、製造工程において、同じ時間に同じ材料で形成されることが好ましい。一つの好ましい実施例において、各制御線はポリシリコンであってもよい。他の好ましい実施例において、各制御線は銅であってもよく、代わりにアルミニウムであってもよい。前記２つの線は、様々なプロセスレベルで異なる材料から形成しても良いが、この２つの線は抵抗において非常に似ていなければならない。好ましい一実施例において、信号SAE_1と信号SAE_2を運ぶ２つの線は、互いに相違が５％以内のトータル領域を有するべきである。他の好ましい実施例において、トータル領域に関して２つの線間の違いは10％未満であるべきである。
図１１は、本発明におけるセンス増幅器の代替実施例を示す。図１１において、ロジックブロック225は、SAE_2入力と、センス増幅器イネーブルトランジスタMNCとの間に接続される。この配置を使うことで、信号SAE_1の制御ロジックから単独の制御線をレイアウトすることが可能である。ここでのロジックブロック225は、図１０の電圧波形図に示すように、センス増幅器がイネーブルの時の周期を決定する必要な遅延と、信号SAE_1に信号SAE_2を正確に関係付けるために、必要とされる反転とを共に提供する。さらに他の好ましい実施例において、レイアウトは、さらに制御回路からの２つの制御信号を含むが、ロジックブロック225が必要とされる信号の反転を提供するので、制御ブロックからの信号SAE_1と信号SAE_2の極性は、同じであってもよい。ロジックブロック225は、センス増幅器219内で必要とされるSAE’のパルスを提供するために、信号SAE_2を反転させることもできる。また、ロジックブロック225を、イネーブルトランジスタMNCの入力に接続すると共に、信号SAE_2を生成するために信号SAE_1に接続してもよい。
図１２は、本発明の他の好ましい実施例を示している。図１２において、図８の実施例におけるNMOSイネーブルトランジスタMNB，MNCは、カスケードされたPMOSトランジスタMPB，MPCのペアに置き換えられている。図１２の実施例の動作は、PMOSトランジスタMPCのドレインでパルスが形成されるように、信号SAE_1とSAE_2の極性を変える必要があり、すなわちこれは各制御信号がセンス増幅器に供給される正極性の電圧を制御し、信号SAE_1と信号SAE_2が、前述した共にハイレベルで重なり合うのではなく、代わりに共にローレベルで重なり合う時に、イネーブルパルスが生じることを除いて、図８の実施例に非常に似ている。この場合もやはり、重なり時間は、イネーブルパルスの長さを決定し、線の長さや負荷を考慮することによる信号のどのようなひずみも、カスケードトランジスタMPB，MPCのゲインによって克服されることになり、その結果、各センス増幅器はメモリアレイの中央部において、駆動回路に対してどこに位置するのかに拘らず、同じイネーブルパルスを受けることになるであろう。
図１３は、図１２の実施例で使用されている制御信号SAE_1，SAE_2に対するタイミング図を示している。前述と同様に、信号SAE_1と信号SAE_2を運ぶ導線は対称で、かつ同様の長さとトータル領域を有することが必要であると共に、その信号の各線における負荷も同様であることが必要で、つまり、トランジスタMPBとトランジスタMPCがアレイ内の各センス増幅器に対し同じサイズで、かつ同じものであることが必要である。
また上記各実施例は、データ信号を含む信号を送受信する入力／出力回路と、前記データ信号に接続され、ユーザー定義による機能を遂行するロジック回路と、埋め込み型DRAM回路とからなる埋め込み型DRAMアレイ51を含む集積回路にも適用できる。埋め込み型DRAM回路に相当するDRAM31は、各行及び各列内に配置された複数のメモリセルアレイ34，55，59内における複数のメモリセル11と、それぞれの各列に対するセンス増幅器37，57，201，241に接続される少なくとも一つの対をなす各データ線DLと、各行に沿ってメモリセル11に接続される各ワード線WLと、メモリセル11とセンス増幅器37，57，201，241にデータを提供し、メモリセル11とセンス増幅器37，57，201，241からデータを受け取るために、各データ線DLと接続される各列に対するI/Oバッファ39，61と、信号SAE_1，SAE_2を各センス増幅器37，57，201，241に提供する制御回路とからなる。好ましくは制御回路が第１制御回路と第２制御回路からなり、イネーブルトランジスタMNBは、第１制御回路に接続される制御ゲートを有し、イネーブルトランジスタMNCは、第２制御回路に接続される制御ゲートを有し、第１制御回路と第２制御回路が同時に存在することに応答して、供給電圧をセンスラッチ209に接続する。
したがって、本発明は、配置領域を増加させることなく、或いは制御回路において、リピータや大規模な駆動回路の使用を必要とすることなく、制御信号におけるひずみの問題を克服する改良されたセンス増幅回路とセンス増幅方法を提供する。
本発明と、その利点とが詳細に説明されたが、この中で、様々な変更や、置換や、代替が、添付された請求項に定義されているように、本発明の思想と範囲から外れることなく、行なうことができることを理解すべきである。例えば、各方法が、本発明の範囲内にとどまりつつも変更し得ることは、当業者によって容易に認識できるものである。
さらに、本出願の範囲は、明細書中に詳述された方法や工程ステップにおける特定の実施例に制限されると見なされるべきではない。ここで説明した対応する実施例と実質的に同じ機能を遂行するか、又は実質的に同じ結果に到達するプロセスや工程が、現在存在するか、後に開発されるか否かに拘らず、本発明に関して利用できることは、当業者が本発明の開示から容易に認識できるものである。したがって、添付された請求項は、このようなプロセスや工程を請求項の範囲内に含むと見なすべきである。
従来技術におけるメモリセルの回路図である。 従来技術におけるDRAMセルアレイの一部分を単純化したブロック図である。 従来技術における２つのバンクDRAMセルアレイの一部分を単純化したブロック図である。 他の回路と共にDRAMを組み込んだ集積回路におけるブロック図の簡易平面図である。 従来技術におけるDRAM回路で使用されるセンス増幅器の模式回路図である。 従来技術におけるセンス増幅器で使用される制御信号の波形図である。 従来技術におけるセンス増幅器で使用されるMOSトランジスタの配置を示す平面図である。 本発明の特徴を含むセンス増幅器の第１の好ましい実施例における模式回路図である。 図８の模式回路図に使用されるカスケードMOSトランジスタのペアに対するレイアウトの平面図である。 図８及び図９の好ましい実施例で使用される制御信号のタイミング図である。 本発明のセンス増幅器の別な好ましい実施例における模式回路図である。 本発明のセンス増幅器のさらに好ましい実施例の回路図である。 図１２の好ましい実施例における制御信号と共に使用される制御信号のタイミング図である。
11 メモリセル
DL データ線
WL ワード線
31 DRAM（DRAM回路，DRAMデバイス）
35 メモリセルアレイ（複数のアレイ）
37 センス増幅器
39 I/Oバッファ（入力／出力バッファ）
41 制御ロジック（制御回路）
51 DRAMアレイ
55 メモリセルアレイ
57 センス増幅器
59 メモリセルアレイ
61 I/Oバッファ（入力／出力バッファ）
101 センス増幅器
103 プリチャージ／均等化回路（プリチャージ回路）
PRE_ 制御信号（制御入力）
Vpre プリチャージ電圧（第１プリチャージ電圧）
105 信号パスブロック（信号パスブロック回路）
107 信号パスブロック（信号パスブロック回路）
109 センスラッチ（差動センスラッチ回路）
201 センス増幅器
203 プリチャージ回路
205 信号パスブロック（信号パスブロック回路）
207 信号パスブロック（信号パスブロック回路）
209 センスラッチ（差動センスラッチ回路，差動ラッチ回路）
PRE_EQ 制御信号（制御入力）
DL データ線
DLB データ線
DL_IN ノード（差動センス入力ノード，差動センスノード）
DLB_IN ノード（差動センス入力ノード，差動センスノード）
PG_U 制御入力（信号パス制御入力）
PG_V 制御入力（信号パス制御入力）
SAE_1 信号（第1制御入力信号，第1イネーブル制御信号）
SAE_2 信号（第２制御入力信号，第２イネーブル制御信号）
MNB トランジスタ（イネーブルトランジスタ，センスイネーブル回路，第１MOSトランジスタ）
MNC トランジスタ（イネーブルトランジスタ，センスイネーブル回路，第２MOSトランジスタ）
219 センスラッチ（差動センスラッチ回路）
225 ロジックブロック（ロジック回路）
241 センス増幅器

Claims (21)

  1. 制御入力に応答して対をなす各差動センス入力ノードをプリチャージするために、第１プリチャージ電圧と前記各差動センス入力ノードとを接続するプリチャージ回路と、
    対をなす各データ線のそれぞれと、対をなす前記各差動センス入力ノードのそれぞれ一つに接続され、それぞれの信号パス制御入力に応答して、前記各データ線から前記各差動センス入力ノードに小信号を通過させる信号パスブロック回路と、
    第１電圧源に接続され、対をなす前記各差動センス入力ノードに接続された入力を有し、イネーブルノードで動作可能にされると、前記各差動センス入力ノード間の差動電圧をセンシングする差動センスラッチ回路と、
    ローレベルに立ち下がるパルス信号としての第１制御入力信号と、ハイレベルに立ち上がるパルス信号としての第２制御入力信号に応答して、前記差動センスラッチ回路を動作可能にするために、カスケード接続された対をなす各イネーブルトランジスタから構成されるセンスイネーブル回路と、
    前記第１制御入力信号と前記第２制御入力信号を各センス増幅回路の全て一つずつに運ぶために接続される対をなす各導線と、を備え、
    前記対をなす各導線は、第１導線と第２導線との負荷の数と寸法が等しくなるように対称に配置され、
    前記センスイネーブル回路が第２電圧源に接続されることを特徴とするセンス増幅回路。
  2. 前記第２制御入力信号が、前記第１制御入力信号に対して遅延されることを特徴とする請求項１記載のセンス増幅回路。
  3. 前記第１制御入力信号のハイレベル部分と前記第２制御入力信号のハイレベル部分との間の重なりが、前記差動センスラッチ回路の動作可能な時間周期を決定することを特徴とする請求項２記載のセンス増幅回路。
  4. 前記カスケード接続された対をなす各イネーブルトランジスタが、
    前記差動センスラッチ回路の前記イネーブルノードに接続される第１MOSトランジスタと、
    前記第１MOSトランジスタにカスケード接続され、さらに前記第２電圧源にも接続される第２MOSトランジスタとから構成されることを特徴とする請求項１記載のセンス増幅回路。
  5. 前記第１MOSトランジスタが前記第１制御入力信号及び前記第２制御入力信号の一つに接続される制御ゲートを有し、前記第２MOSトランジスタが前記第１制御入力信号及び前記第２制御入力信号の別な一つに接続される制御ゲートを有することを特徴とする請求項４記載のセンス増幅回路。
  6. 前記センスイネーブル回路はさらにロジック回路を備え、このロジック回路は、前記第２制御入力信号と前記カスケード接続された対をなす各イネーブルトランジスタの一つとの間に接続されることを特徴とする請求項１記載のセンス増幅回路。
  7. データ信号を含む信号を送受信する入力／出力回路と、
    前記データ信号に接続され、ユーザー定義による機能を遂行するロジック回路と、
    埋め込み型DRAM回路とからなる埋め込み型DRAMアレイを含んでおり、
    前記埋め込み型DRAM回路は、
    各行及び各列内に配置された複数のアレイ内における複数のメモリセルと、
    それぞれの前記各列に対するセンス増幅器に接続される少なくとも一つの対をなす各データ線と、
    前記各行に沿って前記メモリセルに接続される各ワード線と、
    前記メモリセルとセンス増幅器にデータを提供し、前記メモリセルとセンス増幅器からデータを受け取るために、前記各データ線と接続される各列に対する入力／出力バッファと、
    ローレベルに立ち下がるパルス信号としての第１センスイネーブル制御信号と、ハイレベルに立ち上がるパルス信号としての第２センスイネーブル制御信号を前記各センス増幅器に提供するための制御回路とからなり、
    前記各センス増幅器は、対をなす各差動センスノードをプリチャージするためのプリチャージ回路と、前記各差動センスノード間の差動電圧をラッチするための差動ラッチ回路と、前記各差動センスノードにデータを入力するために、その各々が前記各データ線のそれぞれ一つに接続される対をなす各信号パスブロックと、前記第１センスイネーブル制御信号のハイレベル部分と前記第２センスイネーブル制御信号のハイレベル部分との間の重なりに応答して、前記差動ラッチ回路を動作可能にするように接続するセンスイネーブル回路と、
    前記第１センスイネーブル制御信号と前記第２センスイネーブル制御信号を前記各センス増幅器の全て一つずつに運ぶために接続される対をなす各導線と、をさらに備え、
    前記対をなす各導線は、第１導線と第２導線との負荷の数と寸法が等しくなるように対称に配置されたことを特徴とする集積回路。
  8. 前記各センス増幅器における前記センスイネーブル回路は、カスケード接続された対をなす各MOSトランジスタでさらに構成され、前記第１MOSトランジスタは、前記第１センスイネーブル制御信号が提供される制御ゲートを有し、前記第２MOSトランジスタは、前記第２センスイネーブル制御信号が提供される制御ゲートを有し、前記対をなす各MOSトランジスタは、前記第１センスイネーブル制御信号のハイレベル部分と前記第２センスイネーブル制御信号のハイレベル部分との間の重なりに応答して、供給電圧を前記差動ラッチ回路に接続することを特徴とする請求項７記載の集積回路。
  9. 前記第２センスイネーブル制御信号は、前記第１センスイネーブル制御信号の遷移に続いて、所定の遅延を伴なうことを特徴とする請求項７記載の集積回路。
  10. 前記対をなす各導線は、前記第１導線と前記第２導線のトータル領域が互いに５％以内の相違となるように対称に配置されることを特徴とする請求項７記載の集積回路。
  11. 前記第１導線と前記第２導線は、互いの相違が５％以内となる長さを有することを特徴とする請求項１０記載の集積回路。
  12. 前記第１導線と前記第２導線は、互いの相違が５％以内で同じ断面積を有することを特徴とする請求項１１記載の集積回路。
  13. 各行及び各列内に配置された複数のアレイ内における複数のメモリセルと、
    それぞれの前記各列に対するセンス増幅器に接続される少なくとも一つの対をなす各データ線と、
    前記各行に沿って前記メモリセルに接続される各ワード線と、
    前記メモリセルとセンス増幅器にデータを提供し、前記メモリセルとセンス増幅器からデータを受け取るために、前記各データ線と接続される各列に対する入力／出力バッファと、
    ローレベルに立ち下がるパルス信号としての第１センスイネーブル制御信号と、ハイレベルに立ち上がるパルス信号としての第２センスイネーブル制御信号を前記各センス増幅器に提供するために、中央部に置かれた制御回路とからなり、
    前記各センス増幅器は、対をなす各差動センスノードをプリチャージするためのプリチャージ回路と、前記各差動センスノード間の差動電圧をラッチするための差動ラッチ回路と、前記各差動センスノードにデータを入力するために、その各々が前記各データ線のそれぞれ一つに接続される対をなす各信号パスブロックと、前記第１センスイネーブル制御信号のハイレベル部分と前記第２センスイネーブル制御信号のハイレベル部分との間の重なりに応答して、前記差動ラッチ回路を動作可能にするように接続するセンスイネーブル回路と、
    前記第１センスイネーブル制御信号と前記第２センスイネーブル制御信号を前記各センス増幅器の全て一つずつに運ぶために接続される対をなす各導線と、をさらに備え、
    前記対をなす各導線は、第１導線と第２導線との負荷の数と寸法が等しくなるように対称に配置されたことを特徴とするDRAMデバイス。
  14. 前記各センス増幅器における前記センスイネーブル回路は、カスケード接続された対をなす各MOSトランジスタでさらに構成され、前記第１MOSトランジスタは、前記第１センスイネーブル制御信号が提供される制御ゲートを有し、前記第２MOSトランジスタは、前記第２センスイネーブル制御信号が提供される制御ゲートを有し、前記対をなす各MOSトランジスタは、前記第１センスイネーブル制御信号のハイレベル部分と前記第２センスイネーブル制御信号のハイレベル部分との間の重なりに応答して、供給電圧を前記差動ラッチ回路に接続することを特徴とする請求項１３記載のDRAMデバイス。
  15. 前記第２センスイネーブル制御信号は、前記第１センスイネーブル制御信号の遷移に続いて、所定の遅延を伴なうことを特徴とする請求項１３記載のDRAMデバイス。
  16. 前記対をなす各導線は、前記第１導線と前記第２導線のトータル領域が互いに５％以内の相違となるように対称に配置されることを特徴とする請求項１３記載のDRAMデバイス。
  17. 前記第１導線と前記第２導線は、互いの相違が５％以内となる長さを有することを特徴とする請求項１３記載のDRAMデバイス。
  18. 前記第１導線と前記第２導線は、互いの相違が５％以内で同じ断面積を有することを特徴とする請求項１３記載のDRAMデバイス。
  19. 制御入力に応答して対をなす各差動センス入力ノードをプリチャージするために、第１プリチャージ電圧と前記各差動センス入力ノードとを接続するプリチャージ回路を提供し、
    対をなす各データ線のそれぞれと、対をなす前記各差動センス入力ノードのそれぞれ一つに接続される信号パスブロックを提供して、それぞれの信号パス制御入力に応答して、前記各データ線から前記各差動センス入力ノードに小信号を通過させ、
    第１電圧源に接続され、対をなす前記各差動センス入力ノードに接続された入力を有する差動センスラッチ回路を提供して、イネーブルノードで動作可能にされると、前記各差動センス入力ノード間の差動電圧をセンシングし、
    ローレベルに立ち下がるパルス信号としての第１制御入力信号と、ハイレベルに立ち上がるパルス信号としての第２制御入力信号に応答して、前記差動センスラッチ回路を動作可能にするために、カスケード接続された対をなす各イネーブルトランジスタから構成され、第２電圧源に接続されるセンスイネーブル回路を提供し、
    前記第１制御入力信号と前記第２制御入力信号を各センス増幅回路の全て一つずつに運ぶために対をなして接続され、かつ第１導線と第２導線との負荷の数と寸法が等しくなるように対称に配置される各導線を提供し、
    前記第１制御入力信号を前記カスケード接続された対をなす各イネーブルトランジスタの一方の一つに伝送し、前記第２制御入力信号を、前記カスケード接続された対をなす各イネーブルトランジスタの他方の一つに伝送することで、前記第１制御入力信号のハイレベル部分と前記第２制御入力信号のハイレベル部分が重なる時間周期の間に、前記カスケード接続された対をなす各イネーブルトランジスタの両方が活性化すると共に、この時間周期の間に、前記イネーブルノードでイネーブル電圧が存在することを特徴とするセンス増幅方法。
  20. 前記第２制御入力信号の提供は、前記第１制御入力信号に対して遅延される制御信号を提供することである請求項１９記載のセンス増幅方法。
  21. 前記第１制御入力信号のハイレベル部分及び第２制御入力信号のハイレベル部分との間の重なりが、前記差動センスラッチ回路の動作可能な時間周期を決定することを特徴とする請求項２０記載のセンス増幅方法。
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