JP2002358777A - 半導体記憶装置及びそれを含む半導体装置 - Google Patents
半導体記憶装置及びそれを含む半導体装置Info
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Abstract
(57)【要約】
【課題】 メモリと演算回路とのデータ伝送速度を、演
算回路内のデータ伝送速度より高速化することが困難で
あった。 【解決手段】 メモリブロック１３近傍のＩ／Ｏ部２０
にローカルロジック回路２１を設けることにより、メモ
リブロック１３とローカルロジック回路とのデータ伝送
を高速化している。
算回路内のデータ伝送速度より高速化することが困難で
あった。 【解決手段】 メモリブロック１３近傍のＩ／Ｏ部２０
にローカルロジック回路２１を設けることにより、メモ
リブロック１３とローカルロジック回路とのデータ伝送
を高速化している。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置、
例えばダイナミック・リード・オンリー・メモリ（ＤＲ
ＡＭ）と、このＤＲＡＭとロジック回路とを混載した半
導体装置に関する。
例えばダイナミック・リード・オンリー・メモリ（ＤＲ
ＡＭ）と、このＤＲＡＭとロジック回路とを混載した半
導体装置に関する。
【０００２】
【従来の技術】図１４は、従来のＤＲＡＭの一例を示し
ている。このＤＲＡＭは、半導体チップ１１の中央部に
図示せぬバッファ回路を有する入出力部（以下、Ｉ／Ｏ
部と記す）１２が配置されている。このＩ／Ｏ部１２の
長手方向と直交する両側に複数のメモリブロック１３が
配置されている。
ている。このＤＲＡＭは、半導体チップ１１の中央部に
図示せぬバッファ回路を有する入出力部（以下、Ｉ／Ｏ
部と記す）１２が配置されている。このＩ／Ｏ部１２の
長手方向と直交する両側に複数のメモリブロック１３が
配置されている。
【０００３】各メモリブロック１３は、複数のメモリセ
ルアレイ１４ａ、１４ｂ、複数のセンスアンプ１５ａ、
１５ｂ、１５ｃ、１５ｄ、複数のカラムデコーダ１６
ａ、１６ｂ、及びロウデコーダ１７を有している。前記
メモリセルアレイ１４ａ、１４ｂには、図示せぬ複数の
メモリセルがマトリクス状に配置され、これらメモリセ
ルは、図示せぬワード線、及びビット線により選択され
る。これらワード線、及びビット線は、カラムデコーダ
１６ａ、１６ｂ、及びロウデコーダ１７により選択され
る。各メモリブロック１３は、Ｉ／Ｏ部１２を介して、
チップ１１外部の図示せぬ他の回路と信号の授受が行わ
れる。
ルアレイ１４ａ、１４ｂ、複数のセンスアンプ１５ａ、
１５ｂ、１５ｃ、１５ｄ、複数のカラムデコーダ１６
ａ、１６ｂ、及びロウデコーダ１７を有している。前記
メモリセルアレイ１４ａ、１４ｂには、図示せぬ複数の
メモリセルがマトリクス状に配置され、これらメモリセ
ルは、図示せぬワード線、及びビット線により選択され
る。これらワード線、及びビット線は、カラムデコーダ
１６ａ、１６ｂ、及びロウデコーダ１７により選択され
る。各メモリブロック１３は、Ｉ／Ｏ部１２を介して、
チップ１１外部の図示せぬ他の回路と信号の授受が行わ
れる。
【０００４】例えばメモリセルアレイ１４ａのメモリセ
ルから信号を読み出す場合、ロウデコーダ１７と例えば
カラムデコーダ１６ａによりメモリセルが選択される。
この選択されたメモリセルから読み出された信号は、セ
ンスアンプ１５ａにより増幅され、Ｉ／Ｏ部１２に供給
される。
ルから信号を読み出す場合、ロウデコーダ１７と例えば
カラムデコーダ１６ａによりメモリセルが選択される。
この選択されたメモリセルから読み出された信号は、セ
ンスアンプ１５ａにより増幅され、Ｉ／Ｏ部１２に供給
される。
【０００５】また、前記メモリセルに信号を書き込む場
合、Ｉ／Ｏ部１２からセンスアンプ１５ａに供給された
書き込み信号は、カラムデコーダ１６ａ及びロウデコー
ダ１７により選択された前記メモリセルに書き込まれ
る。
合、Ｉ／Ｏ部１２からセンスアンプ１５ａに供給された
書き込み信号は、カラムデコーダ１６ａ及びロウデコー
ダ１７により選択された前記メモリセルに書き込まれ
る。
【０００６】
【発明が解決しようとする課題】ところで、上記従来の
ＤＲＡＭにおいて、各メモリブロック１３とＩ／Ｏ部１
２との相互間は、多数の配線により接続されている。こ
のため、各メモリブロック１３とＩ／Ｏ部１２との間
は、バンド幅（単位時間内のデータ伝送量）が大きい。
しかし、チップ１１のＩ／Ｏ部１２と外部回路とを接続
する配線は、ボード実装における制約により、チップ１
１内の配線に比較すると本数が少なく、しかも、チップ
１１内の配線に比較すると長い。このため、チップ１１
と外部回路とを接続する配線を高速で動作させることは
困難であり、チップ１１内と同等のバンド幅を設定する
ことが困難であった。
ＤＲＡＭにおいて、各メモリブロック１３とＩ／Ｏ部１
２との相互間は、多数の配線により接続されている。こ
のため、各メモリブロック１３とＩ／Ｏ部１２との間
は、バンド幅（単位時間内のデータ伝送量）が大きい。
しかし、チップ１１のＩ／Ｏ部１２と外部回路とを接続
する配線は、ボード実装における制約により、チップ１
１内の配線に比較すると本数が少なく、しかも、チップ
１１内の配線に比較すると長い。このため、チップ１１
と外部回路とを接続する配線を高速で動作させることは
困難であり、チップ１１内と同等のバンド幅を設定する
ことが困難であった。
【０００７】例えばグラフィックプロセッサは、ＤＲＡ
Ｍから読み出した信号を演算し、この演算結果をＤＲＡ
Ｍに書き込むというような処理を頻繁に行う。しかし、
上記の理由により、ＤＲＡＭと演算回路とを接続する配
線のバンド幅を十分確保することが困難であるため、演
算速度の高速化を図ることが困難であった。
Ｍから読み出した信号を演算し、この演算結果をＤＲＡ
Ｍに書き込むというような処理を頻繁に行う。しかし、
上記の理由により、ＤＲＡＭと演算回路とを接続する配
線のバンド幅を十分確保することが困難であるため、演
算速度の高速化を図ることが困難であった。
【０００８】また、上記課題は、ＤＲＡＭとこれに接続
される外部回路を例に説明した。しかし、これに限ら
ず、ＣＰＵやロジック回路を有する半導体チップ内に、
複数のＤＲＡＭが混載される所謂ロジック混載ＤＲＡＭ
の場合、各ＤＲＡＭのマクロセルと、ＣＰＵやロジック
回路との相互間においても上記と同様の問題が発生す
る。
される外部回路を例に説明した。しかし、これに限ら
ず、ＣＰＵやロジック回路を有する半導体チップ内に、
複数のＤＲＡＭが混載される所謂ロジック混載ＤＲＡＭ
の場合、各ＤＲＡＭのマクロセルと、ＣＰＵやロジック
回路との相互間においても上記と同様の問題が発生す
る。
【０００９】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、メモリブロ
ック近傍のＩ／Ｏ部に演算回路を設けることにより、メ
モリブロックと演算回路とのデータ伝送を高速化するこ
とができ、高速動作が可能な半導体記憶装置及びそれを
含む半導体装置を提供しようとするものである。
れたものであり、その目的とするところは、メモリブロ
ック近傍のＩ／Ｏ部に演算回路を設けることにより、メ
モリブロックと演算回路とのデータ伝送を高速化するこ
とができ、高速動作が可能な半導体記憶装置及びそれを
含む半導体装置を提供しようとするものである。
【００１０】
【課題を解決するための手段】本発明の半導体記憶装置
は、上記課題を解決するため、半導体チップ上に配置さ
れたメモリブロックと、前記メモリブロックに隣接し、
前記メモリブロックに接続されたバッファ回路を有する
入出力部と、前記入出力部に配置され、前記メモリブロ
ックから読み出され、前記バッファ回路を介して供給さ
れたデータを演算する演算回路とを具備している。
は、上記課題を解決するため、半導体チップ上に配置さ
れたメモリブロックと、前記メモリブロックに隣接し、
前記メモリブロックに接続されたバッファ回路を有する
入出力部と、前記入出力部に配置され、前記メモリブロ
ックから読み出され、前記バッファ回路を介して供給さ
れたデータを演算する演算回路とを具備している。
【００１１】本発明の代表的な半導体装置は、半導体チ
ップ上のメモリブロックと、前記メモリブロックに隣接
し、前記メモリブロックに第１の高さの第１の配線層に
より接続されたバッファ回路を有する入出力部と、前記
入出力部に配置され、前記メモリブロックから読み出さ
れ、前記バッファ回路を介して供給されたデータを演算
する第１のロジック回路と、前記半導体チップ外部で前
記入出力部に前記第１の配線層より高い第２の高さに配
置された第２の配線層により接続された第２のロジック
回路が配置される第２の領域とを具備している。
ップ上のメモリブロックと、前記メモリブロックに隣接
し、前記メモリブロックに第１の高さの第１の配線層に
より接続されたバッファ回路を有する入出力部と、前記
入出力部に配置され、前記メモリブロックから読み出さ
れ、前記バッファ回路を介して供給されたデータを演算
する第１のロジック回路と、前記半導体チップ外部で前
記入出力部に前記第１の配線層より高い第２の高さに配
置された第２の配線層により接続された第２のロジック
回路が配置される第２の領域とを具備している。
【００１２】本発明の代表的な半導体装置は、半導体チ
ップ上でメモリが配置される第１の領域と、前記半導体
チップ上で第１のロジック回路が配置される第２の領域
と、前記メモリは、メモリセルアレイを含むメモリブロ
ックと、前記メモリブロックに隣接し、前記メモリブロ
ックに接続されたバッファ回路を有する入出力部と、前
記入出力部に配置され、前記メモリブロックから読み出
され、前記バッファ回路を介して供給された信号を演算
する第２のロジック回路とを具備している。
ップ上でメモリが配置される第１の領域と、前記半導体
チップ上で第１のロジック回路が配置される第２の領域
と、前記メモリは、メモリセルアレイを含むメモリブロ
ックと、前記メモリブロックに隣接し、前記メモリブロ
ックに接続されたバッファ回路を有する入出力部と、前
記入出力部に配置され、前記メモリブロックから読み出
され、前記バッファ回路を介して供給された信号を演算
する第２のロジック回路とを具備している。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１４】図１は、本発明の第１の実施形態を示すも
のであり、本発明をＤＲＡＭに適用した場合を示してい
る。図１において、図１４と同一部分には同一符号を付
し、異なる部分についてのみ説明する。
のであり、本発明をＤＲＡＭに適用した場合を示してい
る。図１において、図１４と同一部分には同一符号を付
し、異なる部分についてのみ説明する。
【００１５】図１に示すＤＲＡＭ１０において、半導体
チップ１１の中央部には、Ｉ／Ｏ部２０が配置されてい
る。このＩ／Ｏ部２０の両側には、Ｉ／Ｏ部２０に隣接
して複数のメモリブロック１３が配置されている。前記
Ｉ／Ｏ部２０には、メモリブロック１３の動作以外を制
御するローカルロジック回路２１が配置されている。こ
のローカルロジック回路２１は、例えば演算回路により
構成され、メモリブロック１３のメモリセルから読み出
された信号を演算処理する。
チップ１１の中央部には、Ｉ／Ｏ部２０が配置されてい
る。このＩ／Ｏ部２０の両側には、Ｉ／Ｏ部２０に隣接
して複数のメモリブロック１３が配置されている。前記
Ｉ／Ｏ部２０には、メモリブロック１３の動作以外を制
御するローカルロジック回路２１が配置されている。こ
のローカルロジック回路２１は、例えば演算回路により
構成され、メモリブロック１３のメモリセルから読み出
された信号を演算処理する。
【００１６】すなわち、図１に示すローカルロジック回
路２１を有するＤＲＡＭ１０は、信号を記憶するだけで
なく、メモリセルから読み出された信号を演算処理する
機能を有している。ローカルロジック回路２１は、メモ
リブロック１３と隣接して配置されている。このため、
ローカルロジック回路２１とメモリブロック１３とを多
数の短い配線で接続することが可能である。したがっ
て、バンド幅を向上することができ、動作の高速化が可
能である。
路２１を有するＤＲＡＭ１０は、信号を記憶するだけで
なく、メモリセルから読み出された信号を演算処理する
機能を有している。ローカルロジック回路２１は、メモ
リブロック１３と隣接して配置されている。このため、
ローカルロジック回路２１とメモリブロック１３とを多
数の短い配線で接続することが可能である。したがっ
て、バンド幅を向上することができ、動作の高速化が可
能である。
【００１７】図２（ａ）（ｂ）は、上記ローカルロジッ
ク回路２１を有するＤＲＡＭと外部のグローバルロジッ
ク回路３１との関係を示しており、図１と同一部分には
同一符号を付す。
ク回路２１を有するＤＲＡＭと外部のグローバルロジッ
ク回路３１との関係を示しており、図１と同一部分には
同一符号を付す。
【００１８】図２（ａ）（ｂ）において、例えば同一構
成の２つの半導体チップ１１ａ、１１ｂは、外部のグロ
ーバルロジック回路３１に接続されている。各半導体チ
ップ１１ａ、１１ｂにおいて、各メモリブロック１３と
Ｉ／Ｏ部２０及びローカルロジック回路２１は、第１の
配線３２によりそれぞれ接続される。また、グローバル
ロジック回路３１に近い半導体チップ１１ａのＩ／Ｏ部
２０及びローカルロジック回路２１は、第２の配線３３
によりグローバルロジック回路３１に接続される。この
第２の配線３３は前記第１の配線３２より高い位置に配
置されている。さらに、グローバルロジック回路３１に
遠い半導体チップ１１ｂのＩ／Ｏ部２０及びローカルロ
ジック回路２１は、第３の配線３４によりグローバルロ
ジック回路３１に接続される。この第３の配線３４は前
記第２の配線３３より高い位置に配置されている。
成の２つの半導体チップ１１ａ、１１ｂは、外部のグロ
ーバルロジック回路３１に接続されている。各半導体チ
ップ１１ａ、１１ｂにおいて、各メモリブロック１３と
Ｉ／Ｏ部２０及びローカルロジック回路２１は、第１の
配線３２によりそれぞれ接続される。また、グローバル
ロジック回路３１に近い半導体チップ１１ａのＩ／Ｏ部
２０及びローカルロジック回路２１は、第２の配線３３
によりグローバルロジック回路３１に接続される。この
第２の配線３３は前記第１の配線３２より高い位置に配
置されている。さらに、グローバルロジック回路３１に
遠い半導体チップ１１ｂのＩ／Ｏ部２０及びローカルロ
ジック回路２１は、第３の配線３４によりグローバルロ
ジック回路３１に接続される。この第３の配線３４は前
記第２の配線３３より高い位置に配置されている。
【００１９】次に、ローカルロジック回路２１の実施例
について説明する。このローカルロジック回路２１とし
ては、種々の回路を適用できる。ここでは、図形処理に
適用されるフィルタ回路、ブレンド回路、Ｚ値テスト回
路を例に説明する。
について説明する。このローカルロジック回路２１とし
ては、種々の回路を適用できる。ここでは、図形処理に
適用されるフィルタ回路、ブレンド回路、Ｚ値テスト回
路を例に説明する。
【００２０】グラフィックプロセッサは、メモリから一
連のデータを読み出して処理する。例えばあるピクセル
部分に貼り付けるテクスチャをサンプリングするテクス
チャサンプリング時に行うフィルタ処理としてトライリ
ニアフィルタリングがある。このトライリニアフィルタ
リングは、メモリから演算対象の点に対応する例えば８
つのテクセル値を示すデータが読み出し、このデータを
線形補完することにより、処理対象の点のテクスチャ値
を決定する。
連のデータを読み出して処理する。例えばあるピクセル
部分に貼り付けるテクスチャをサンプリングするテクス
チャサンプリング時に行うフィルタ処理としてトライリ
ニアフィルタリングがある。このトライリニアフィルタ
リングは、メモリから演算対象の点に対応する例えば８
つのテクセル値を示すデータが読み出し、このデータを
線形補完することにより、処理対象の点のテクスチャ値
を決定する。
【００２１】図３（ａ）（ｂ）は、トライリニアフィル
タリングの例を示すものであり、テクスチャの拡大、縮
小レベルを表すミップマップレベルを示している。演算
対象としての点Ｚのテクチャ値は、図３（ａ）に示すミ
ップマップレベルＮと、図３（ｂ）に示すミップマップ
レベルＮ＋１において、点Ｚの近傍のテクセル値“ａ”
〜“ｈ”を線形補完することにより決定される。すなわ
ち、点Ｚのテクセル値は、テクセル値“ａ”〜“ｈ”に
それぞれ重み付けデータを乗算し、これら乗算結果を加
算することにより求められる。
タリングの例を示すものであり、テクスチャの拡大、縮
小レベルを表すミップマップレベルを示している。演算
対象としての点Ｚのテクチャ値は、図３（ａ）に示すミ
ップマップレベルＮと、図３（ｂ）に示すミップマップ
レベルＮ＋１において、点Ｚの近傍のテクセル値“ａ”
〜“ｈ”を線形補完することにより決定される。すなわ
ち、点Ｚのテクセル値は、テクセル値“ａ”〜“ｈ”に
それぞれ重み付けデータを乗算し、これら乗算結果を加
算することにより求められる。
【００２２】図４は、従来のＤＲＡＭを用いたトライリ
ニアフィルタリングの例を概略的に示している。従来の
ＤＲＡＭ４０は、チップ４１の内部に演算回路を有して
いない。このため、各メモリブロック４２，４３から読
み出されたテクスチャ値に対応する８つのデータ“ａ”
〜“ｈ”は、Ｉ／Ｏ部４４及び狭いバンド幅のバス４５
を介してチップ４１の外部に出力され、図示せぬテクス
チャフィルタ回路に供給される。このテクスチャフィル
タ回路において、８つのデータ“ａ”〜“ｈ”を用いて
点Ｚのテクスチャ値が演算される。
ニアフィルタリングの例を概略的に示している。従来の
ＤＲＡＭ４０は、チップ４１の内部に演算回路を有して
いない。このため、各メモリブロック４２，４３から読
み出されたテクスチャ値に対応する８つのデータ“ａ”
〜“ｈ”は、Ｉ／Ｏ部４４及び狭いバンド幅のバス４５
を介してチップ４１の外部に出力され、図示せぬテクス
チャフィルタ回路に供給される。このテクスチャフィル
タ回路において、８つのデータ“ａ”〜“ｈ”を用いて
点Ｚのテクスチャ値が演算される。
【００２３】このように、従来のＤＲＡＭ４０の場合、
メモリブロック４２，４３から読み出された８つのデー
タ“ａ”〜“ｈ”は狭いバンド幅のバス４５を介してフ
ィルタ回路に供給される。このため、従来の回路は高速
処理が困難であった。
メモリブロック４２，４３から読み出された８つのデー
タ“ａ”〜“ｈ”は狭いバンド幅のバス４５を介してフ
ィルタ回路に供給される。このため、従来の回路は高速
処理が困難であった。
【００２４】図５は、ローカルロジック回路２１の第１
の実施例を示すものであり、図１と同一部分には同一符
号を付す。また、ここでは、２つのメモリブロック１
３，１３のみを代表して示す。
の実施例を示すものであり、図１と同一部分には同一符
号を付す。また、ここでは、２つのメモリブロック１
３，１３のみを代表して示す。
【００２５】本発明のＤＲＡＭ１０において、ローカル
ロジック回路として例えばテクスチャフィルタ回路（以
下、フィルタ回路と称す）５１を有している。メモリブ
ロック１３、１３から読み出された８つのデータ“ａ”
〜“ｈ”及び重み付けデータ“ｗ”は、フィルタ回路５
１に供給される。このフィルタ回路５１において、８つ
のデータ“ａ”〜“ｈ”及び重み付けデータ“ｗ”を用
いて点Ｚのテクスチャ値が演算される。このフィルタ回
路５１により演算された点Ｚのテクスチャ値は、バス５
２を介して半導体チップ１１外部の図示せぬグローバル
ロジック回路に供給される。
ロジック回路として例えばテクスチャフィルタ回路（以
下、フィルタ回路と称す）５１を有している。メモリブ
ロック１３、１３から読み出された８つのデータ“ａ”
〜“ｈ”及び重み付けデータ“ｗ”は、フィルタ回路５
１に供給される。このフィルタ回路５１において、８つ
のデータ“ａ”〜“ｈ”及び重み付けデータ“ｗ”を用
いて点Ｚのテクスチャ値が演算される。このフィルタ回
路５１により演算された点Ｚのテクスチャ値は、バス５
２を介して半導体チップ１１外部の図示せぬグローバル
ロジック回路に供給される。
【００２６】図６は、Ｉ／Ｏ部２０とフィルタ回路５１
の一例を示している。Ｉ／Ｏ部２０は、バッファ回路６
０を含んでいる。このバッファ回路６０は、メモリブロ
ック及びフィルタ回路５１に接続されている。フィルタ
回路５１は、例えば乗算器６１、加算器６２、演算バッ
ファ６３、フリップフロップ回路６４により構成されて
いる。
の一例を示している。Ｉ／Ｏ部２０は、バッファ回路６
０を含んでいる。このバッファ回路６０は、メモリブロ
ック及びフィルタ回路５１に接続されている。フィルタ
回路５１は、例えば乗算器６１、加算器６２、演算バッ
ファ６３、フリップフロップ回路６４により構成されて
いる。
【００２７】前記乗算器６１の第１、第２の入力端はバ
ッファ回路６０に接続されている。第１の入力端には、
メモリブロックから読み出されたテクスチャ値に対応す
るデータ“ａ”〜“ｈ”が順次供給される。第２の入力
端には、メモリブロックから読み出された重み付けデー
タ“ｗ”が供給される。乗算器６１は、先ず、メモリブ
ロックから供給されるデータ“ａ”と重み付けデータ
“ｗ”とを乗算する。この乗算結果は加算器６２の第１
の入力端に供給される。この加算器６２の第２の入力端
には演算バッファの出力端が接続されている。この加算
器６２は、乗算器６１から供給される演算結果と演算バ
ッファ６３から供給されるデータとを加算する。加算器
６２の出力信号は、演算バッファ６３及びフリップフロ
ップ回路６４に供給される。演算バッファ６３及びフリ
ップフロップ回路６４は加算器６２から出力されるデー
タを保持する。
ッファ回路６０に接続されている。第１の入力端には、
メモリブロックから読み出されたテクスチャ値に対応す
るデータ“ａ”〜“ｈ”が順次供給される。第２の入力
端には、メモリブロックから読み出された重み付けデー
タ“ｗ”が供給される。乗算器６１は、先ず、メモリブ
ロックから供給されるデータ“ａ”と重み付けデータ
“ｗ”とを乗算する。この乗算結果は加算器６２の第１
の入力端に供給される。この加算器６２の第２の入力端
には演算バッファの出力端が接続されている。この加算
器６２は、乗算器６１から供給される演算結果と演算バ
ッファ６３から供給されるデータとを加算する。加算器
６２の出力信号は、演算バッファ６３及びフリップフロ
ップ回路６４に供給される。演算バッファ６３及びフリ
ップフロップ回路６４は加算器６２から出力されるデー
タを保持する。
【００２８】このような動作がデータ“ｂ”〜“ｈ”に
対しても同様に行われ、点Ｚのテクスチャ値が求められ
る。このテクスチャ値はフリップフロップ回路６４を介
して外部のグローバルロジック回路に出力される。
対しても同様に行われ、点Ｚのテクスチャ値が求められ
る。このテクスチャ値はフリップフロップ回路６４を介
して外部のグローバルロジック回路に出力される。
【００２９】図５、図６に示す第１の実施例の場合、フ
ィルタ回路５１は、半導体チップ１１の内部に設けられ
ている。このため、メモリブロック１３とフィルタ回路
５１との間はデータを高速に転送することが可能であ
る。したがって、高速な演算が可能である。しかも、演
算された点Ｚのテクスチャ値のみを半導体チップ１１の
外部に転送すればよいため、バンド幅の狭いバス５２に
より十分高速に転送することができる。したがって、全
体的に高速な動作が可能となる。
ィルタ回路５１は、半導体チップ１１の内部に設けられ
ている。このため、メモリブロック１３とフィルタ回路
５１との間はデータを高速に転送することが可能であ
る。したがって、高速な演算が可能である。しかも、演
算された点Ｚのテクスチャ値のみを半導体チップ１１の
外部に転送すればよいため、バンド幅の狭いバス５２に
より十分高速に転送することができる。したがって、全
体的に高速な動作が可能となる。
【００３０】次に、ローカルロジック回路２１としてグ
ラフィック処理に適用される色データのブレンド回路を
用いる場合について説明する。
ラフィック処理に適用される色データのブレンド回路を
用いる場合について説明する。
【００３１】グラフィックプロセッサは、例えば２つの
図形を重ね合わせる場合、各図形の色データをブレンド
する処理を行う。この処理は、一般にリード・モディフ
ァイ・ライトと呼ばれる処理であり、この処理が頻繁に
実行される。
図形を重ね合わせる場合、各図形の色データをブレンド
する処理を行う。この処理は、一般にリード・モディフ
ァイ・ライトと呼ばれる処理であり、この処理が頻繁に
実行される。
【００３２】図７は、従来のリード・モディファイ・ラ
イト処理の例を概略的に示している。従来のＤＲＡＭ７
０は、半導体チップ７１の内部に演算回路を有していな
い。このため、各メモリブロッ７２，７３から読み出さ
れた第１の図形に対応する色データＲ、Ｇ、Ｂ、及び透
明度データＴは、Ｉ／Ｏ部７４及び狭いバンド幅のバス
７５を介して半導体チップ７１外部のブレンド回路７６
に供給される。このブレンド回路７６にはバス７７を介
して第２の図形に対応する色データＲ、Ｇ、Ｂ、及び透
明度データＴが供給されている。このブレンド回路７６
は、第１、第２の図形の色データＲ、Ｇ、Ｂ、及び透明
度データＴに基づいて上記演算を実行する。このブレン
ド回路７６の演算結果Ｚはバス７８を介して半導体チッ
プ７１に供給され、メモリブロック７３に書き込まれ
る。
イト処理の例を概略的に示している。従来のＤＲＡＭ７
０は、半導体チップ７１の内部に演算回路を有していな
い。このため、各メモリブロッ７２，７３から読み出さ
れた第１の図形に対応する色データＲ、Ｇ、Ｂ、及び透
明度データＴは、Ｉ／Ｏ部７４及び狭いバンド幅のバス
７５を介して半導体チップ７１外部のブレンド回路７６
に供給される。このブレンド回路７６にはバス７７を介
して第２の図形に対応する色データＲ、Ｇ、Ｂ、及び透
明度データＴが供給されている。このブレンド回路７６
は、第１、第２の図形の色データＲ、Ｇ、Ｂ、及び透明
度データＴに基づいて上記演算を実行する。このブレン
ド回路７６の演算結果Ｚはバス７８を介して半導体チッ
プ７１に供給され、メモリブロック７３に書き込まれ
る。
【００３３】このように、従来の回路は、メモリブロッ
ク７２，７３から読み出されたデータを狭いバンド幅の
バス７５を介してブレンド回路７６に供給し、ブレンド
回路７６の演算結果を狭いバンド幅のバス７８を介して
半導体チップ７１に供給している。このため、従来の回
路は高速処理が困難であった。
ク７２，７３から読み出されたデータを狭いバンド幅の
バス７５を介してブレンド回路７６に供給し、ブレンド
回路７６の演算結果を狭いバンド幅のバス７８を介して
半導体チップ７１に供給している。このため、従来の回
路は高速処理が困難であった。
【００３４】これに対して、本発明の場合、ブレンド回
路をローカルロジック回路２１に設け、チップ内で演算
を行うことを可能としている。
路をローカルロジック回路２１に設け、チップ内で演算
を行うことを可能としている。
【００３５】図８は、ローカルロジック回路２１の第２
の実施例を示すものであり、図１と同一部分には同一符
号を付す。半導体チップ１１は、ローカルロジック回路
２１として例えばブレンド回路８１を有している。メモ
リブロック１３、１３から読み出された第１の図形に対
応する色データＲ、Ｇ、Ｂ及び透明度データＴは、ブレ
ンド回路８１に供給される。このブレンド回路８１に
は、バス８２を介してグローバルロジック回路から出力
された第２の図形に対応する色データＲ、Ｇ、Ｂ及び透
明度データＴが供給されている。このブレンド回路８１
は、第１、第２の図形の色データＲ、Ｇ、Ｂ、及び透明
度データＴに基づいて上記演算を実行する。このブレン
ド回路８１の演算結果Ｚはメモリブロック１３に書き込
まれる。
の実施例を示すものであり、図１と同一部分には同一符
号を付す。半導体チップ１１は、ローカルロジック回路
２１として例えばブレンド回路８１を有している。メモ
リブロック１３、１３から読み出された第１の図形に対
応する色データＲ、Ｇ、Ｂ及び透明度データＴは、ブレ
ンド回路８１に供給される。このブレンド回路８１に
は、バス８２を介してグローバルロジック回路から出力
された第２の図形に対応する色データＲ、Ｇ、Ｂ及び透
明度データＴが供給されている。このブレンド回路８１
は、第１、第２の図形の色データＲ、Ｇ、Ｂ、及び透明
度データＴに基づいて上記演算を実行する。このブレン
ド回路８１の演算結果Ｚはメモリブロック１３に書き込
まれる。
【００３６】図９は、Ｉ／Ｏ部２０とブレンド回路８１
の一例を示している。Ｉ／Ｏ部２０は、バッファ回路６
０を含んでいる。このバッファ回路６０は、メモリブロ
ック１３及びブレンド回路８１に接続されている。ブレ
ンド回路８１は、例えば第１、第２の乗算器９１、９
２、加算器９３、シフタ９４により構成されている。
の一例を示している。Ｉ／Ｏ部２０は、バッファ回路６
０を含んでいる。このバッファ回路６０は、メモリブロ
ック１３及びブレンド回路８１に接続されている。ブレ
ンド回路８１は、例えば第１、第２の乗算器９１、９
２、加算器９３、シフタ９４により構成されている。
【００３７】前記第１の乗算器９１の第１、第２の入力
端はバッファ回路６０に接続されている。第１の入力端
には、メモリブロック１３から読み出された第１の図形
に対応する色データＲ、Ｇ、Ｂが順次供給される。第２
の入力端には、メモリブロック１３から読み出された第
１の図形に対応する透明度データＴが供給される。第１
の乗算器９１は、先ず、メモリブロック１３から供給さ
れる色データＲと透明度データＴとを乗算する。この乗
算結果は加算器９３の第１の入力端に供給される。この
加算器９３の第２の入力端には第２の乗算器９２の出力
端が接続されている。第２の乗算器９２の第１の入力端
には、グローバルロジック回路から出力される第２の画
像に対応する色データＲ、Ｇ、Ｂが順次供給される。ま
た、第２の入力端には第２の図形に対応する透明度デー
タＴが供給される。第２の乗算器９２は、先ず色データ
Ｒと透明度データＴとを乗算する。第２の乗算器９２の
出力信号は加算器９３に供給され、第１の乗算器９１の
出力信号と加算される。この加算器９３の出力信号はシ
フタ９４を介してバッファ回路６０に供給され、このバ
ッファ回路６０を介してメモリブロック１３に書き込ま
れる。
端はバッファ回路６０に接続されている。第１の入力端
には、メモリブロック１３から読み出された第１の図形
に対応する色データＲ、Ｇ、Ｂが順次供給される。第２
の入力端には、メモリブロック１３から読み出された第
１の図形に対応する透明度データＴが供給される。第１
の乗算器９１は、先ず、メモリブロック１３から供給さ
れる色データＲと透明度データＴとを乗算する。この乗
算結果は加算器９３の第１の入力端に供給される。この
加算器９３の第２の入力端には第２の乗算器９２の出力
端が接続されている。第２の乗算器９２の第１の入力端
には、グローバルロジック回路から出力される第２の画
像に対応する色データＲ、Ｇ、Ｂが順次供給される。ま
た、第２の入力端には第２の図形に対応する透明度デー
タＴが供給される。第２の乗算器９２は、先ず色データ
Ｒと透明度データＴとを乗算する。第２の乗算器９２の
出力信号は加算器９３に供給され、第１の乗算器９１の
出力信号と加算される。この加算器９３の出力信号はシ
フタ９４を介してバッファ回路６０に供給され、このバ
ッファ回路６０を介してメモリブロック１３に書き込ま
れる。
【００３８】上記と同様の動作が色データＧ、Ｂに対し
ても同様に実行される。
ても同様に実行される。
【００３９】図８、図９に示す第２の実施例の場合、ブ
レンド回路８１は、半導体チップ１１の内部に設けられ
ている。このため、メモリブロック１３とブレンド回路
８１との間はバンド幅を広くすることができ、データを
高速転送することができる。しかも、従来のように、メ
モリブロック１３から読み出したデータを半導体チップ
１１の外部に狭いバンド幅のバスを介して出力する必要
がないため、高速な演算が可能である。
レンド回路８１は、半導体チップ１１の内部に設けられ
ている。このため、メモリブロック１３とブレンド回路
８１との間はバンド幅を広くすることができ、データを
高速転送することができる。しかも、従来のように、メ
モリブロック１３から読み出したデータを半導体チップ
１１の外部に狭いバンド幅のバスを介して出力する必要
がないため、高速な演算が可能である。
【００４０】図１０は、ローカルロジック回路２１の第
３の実施例を示すものであり、図１と同一部分には同一
符号を付す。半導体チップ１１は、ローカルロジック回
路２１として例えばＺ値テスト回路１００を有してい
る。このＺ値テスト回路１００は第１の図形と第２の図
形を重ねる場合、手前に位置する図形と奥に位置する図
形を判別し、手前の図形のデータをメモリブロック１３
に書き込む機能を有している。
３の実施例を示すものであり、図１と同一部分には同一
符号を付す。半導体チップ１１は、ローカルロジック回
路２１として例えばＺ値テスト回路１００を有してい
る。このＺ値テスト回路１００は第１の図形と第２の図
形を重ねる場合、手前に位置する図形と奥に位置する図
形を判別し、手前の図形のデータをメモリブロック１３
に書き込む機能を有している。
【００４１】Ｚ値テスト回路１００は、比較器１０１を
有している。この比較器１０１の第１の入力端はバッフ
ァ回路６０に接続されている。この第１の入力端には、
メモリブロック１３から読み出された第１の図形の奥行
きデータＺ１が供給される。比較器１０１の第２の入力
端はバス１０２を介して半導体チップ１１の外部に位置
するグローバルロジック回路に接続されている。この第
２の入力端にはグローバルロジック回路から出力される
第２の図形の奥行きデータＺ２が供給される。比較器１
０１の出力端はバッファ回路６０に接続されている。さ
らに、前記バス１０２はバッファ回路６０に供給されて
いる。
有している。この比較器１０１の第１の入力端はバッフ
ァ回路６０に接続されている。この第１の入力端には、
メモリブロック１３から読み出された第１の図形の奥行
きデータＺ１が供給される。比較器１０１の第２の入力
端はバス１０２を介して半導体チップ１１の外部に位置
するグローバルロジック回路に接続されている。この第
２の入力端にはグローバルロジック回路から出力される
第２の図形の奥行きデータＺ２が供給される。比較器１
０１の出力端はバッファ回路６０に接続されている。さ
らに、前記バス１０２はバッファ回路６０に供給されて
いる。
【００４２】比較器１０１は、第１、第２の図形の奥行
きデータＺ１、Ｚ２を比較し、第２の図形の奥行きデー
タＺ２が第１の図形の奥行きデータＺ１より手前に位置
する場合、ライトイネーブル信号ＷＥを出力する。この
ライトイネーブル信号ＷＥはバッファ回路６０を介して
メモリブロック１３に供給される。メモリブロック１３
はライトイネーブル信号ＷＥに応じて、バス１０２に供
給されている第２の図形の奥行きデータＺ２を第１の図
形の奥行きデータＺ１に上書きする。
きデータＺ１、Ｚ２を比較し、第２の図形の奥行きデー
タＺ２が第１の図形の奥行きデータＺ１より手前に位置
する場合、ライトイネーブル信号ＷＥを出力する。この
ライトイネーブル信号ＷＥはバッファ回路６０を介して
メモリブロック１３に供給される。メモリブロック１３
はライトイネーブル信号ＷＥに応じて、バス１０２に供
給されている第２の図形の奥行きデータＺ２を第１の図
形の奥行きデータＺ１に上書きする。
【００４３】図１０に示す第３の実施例の場合、Ｚ値テ
スト回路１００は、半導体チップ１１の内部に設けられ
ている。このため、メモリブロック１３とＺ値テスト回
路１００との間はデータを高速に転送することが可能で
ある。したがって、高速な演算が可能である。
スト回路１００は、半導体チップ１１の内部に設けられ
ている。このため、メモリブロック１３とＺ値テスト回
路１００との間はデータを高速に転送することが可能で
ある。したがって、高速な演算が可能である。
【００４４】（第２の実施形態）ロジック回路が混載さ
れたＤＲＡＭにおいて、ロジック回路は、メモリセルに
比べて発熱量が大きい。このため、半導体チップ上にお
いて、ロジック回路が配置された領域とメモリブロック
が配置された領域とでは発熱量が相違する。
れたＤＲＡＭにおいて、ロジック回路は、メモリセルに
比べて発熱量が大きい。このため、半導体チップ上にお
いて、ロジック回路が配置された領域とメモリブロック
が配置された領域とでは発熱量が相違する。
【００４５】図１１は、従来のロジック混載ＤＲＡＭの
一例を示している。図１１において、ロジック回路１１
１は、半導体チップ１１２上の中央部に位置し、このロ
ジック回路１１１の両側にメモリとしての複数のＤＲＡ
Ｍ１１３が配置されている。このような構成の場合、半
導体チップ１１２上の中央部に発熱部が集中し、半導体
チップ１１２の中央部が高温となり、中央部の両側の温
度が低くなる。このため、半導体チップ１１２の温度分
布が不均一となり、放熱効率が低下する。
一例を示している。図１１において、ロジック回路１１
１は、半導体チップ１１２上の中央部に位置し、このロ
ジック回路１１１の両側にメモリとしての複数のＤＲＡ
Ｍ１１３が配置されている。このような構成の場合、半
導体チップ１１２上の中央部に発熱部が集中し、半導体
チップ１１２の中央部が高温となり、中央部の両側の温
度が低くなる。このため、半導体チップ１１２の温度分
布が不均一となり、放熱効率が低下する。
【００４６】一方、図１２は、本発明の第２の実施形態
を示すものであり、ロジック混載ＤＲＡＭの一例を示し
ている。
を示すものであり、ロジック混載ＤＲＡＭの一例を示し
ている。
【００４７】図１２において、半導体チップ１２１上の
例えば中央部にはグローバルロジック回路１２２が配置
されている。このグローバルロジック回路１２２は、例
えばＣＰＵ等のロジック回路を含んでいる。このグロー
バルロジック回路１２２の配置方向に線対称の領域、す
なわち、グローバルロジック回路１２２の長手方向と直
交する方向でグローバルロジック回路１２２の両側に
は、複数のＤＲＡＭ１２３が配置されている。各ＤＲＡ
Ｍ１２３は、図１、図２と同様に、メモリブロック１３
と隣接するＩ／Ｏ部２０にローカルロジック回路２１が
配置されている。
例えば中央部にはグローバルロジック回路１２２が配置
されている。このグローバルロジック回路１２２は、例
えばＣＰＵ等のロジック回路を含んでいる。このグロー
バルロジック回路１２２の配置方向に線対称の領域、す
なわち、グローバルロジック回路１２２の長手方向と直
交する方向でグローバルロジック回路１２２の両側に
は、複数のＤＲＡＭ１２３が配置されている。各ＤＲＡ
Ｍ１２３は、図１、図２と同様に、メモリブロック１３
と隣接するＩ／Ｏ部２０にローカルロジック回路２１が
配置されている。
【００４８】上記構成によれば、半導体チップ１２０上
の広い領域に、本来グローバルロジック回路に含まれる
ロジック回路をローカルロジック回路１２１として分散
して配置している。このため、グローバルロジック回路
１２１の面積を縮小することができ、グローバルロジッ
ク回路１２１の発熱量を抑えることができる。しかも、
半導体チップ１２１の全体に亘ってロジック回路が分散
して配置されているため、図１１のように、半導体チッ
プの中央部に発熱部が集中することを防止でき、半導体
チップ１２０の放熱効率を向上できる。
の広い領域に、本来グローバルロジック回路に含まれる
ロジック回路をローカルロジック回路１２１として分散
して配置している。このため、グローバルロジック回路
１２１の面積を縮小することができ、グローバルロジッ
ク回路１２１の発熱量を抑えることができる。しかも、
半導体チップ１２１の全体に亘ってロジック回路が分散
して配置されているため、図１１のように、半導体チッ
プの中央部に発熱部が集中することを防止でき、半導体
チップ１２０の放熱効率を向上できる。
【００４９】図１３は、図１２の変形例を示すものであ
り、図１２と同一部分には同一符号を付す。
り、図１２と同一部分には同一符号を付す。
【００５０】図１３において、グローバルロジック回路
１２２は、半導体チップ１２１の一辺に沿って配置さ
れ、グローバルロジック回路１２２の長手方向と直交す
る方向でグローバルロジック回路１２２の片側に複数の
ＤＲＡＭ１２３が配置されている。各ＤＲＡＭ１２３の
構成も図１２と同一である。
１２２は、半導体チップ１２１の一辺に沿って配置さ
れ、グローバルロジック回路１２２の長手方向と直交す
る方向でグローバルロジック回路１２２の片側に複数の
ＤＲＡＭ１２３が配置されている。各ＤＲＡＭ１２３の
構成も図１２と同一である。
【００５１】図１３に示す構成によっても半導体チップ
１２１の広い範囲にロジック回路を分散して配置するこ
とができる。このため、半導体チップ１２１の一部分が
高温となることを防止でき、放熱効率を向上することが
できる。
１２１の広い範囲にロジック回路を分散して配置するこ
とができる。このため、半導体チップ１２１の一部分が
高温となることを防止でき、放熱効率を向上することが
できる。
【００５２】また、図１２、図１３に示す第２の実施形
態に示すように、ローカルロジック回路２１を含むＤＲ
ＡＭ１２３と、例えばＣＰＵを含むグローバルロジック
回路１２２を半導体チップ１２１に混載した場合、ロー
カルロジック回路２１とグローバルロジック回路１２２
を広いバンド幅のバスにより接続することが可能であ
る。このため、ローカルロジック回路２１を駆動するた
めのクロック信号の周波数と、グローバルロジック回路
１２２を駆動するためのクロック信号の周波数とほぼ同
等の周波数により駆動することが可能である。すなわ
ち、メモリブロック１３の動作周波数をｆｍ、ローカル
ロジック回路２１の動作周波数をｆｌ、前記グローバル
ロジック回路の動作周波数をｆｇとした場合、これらの
関係はｆｍ＜ｆｇ≦ｆｌとなる。したがって、半導体チ
ップ全体の動作速度を一層高速化できる。
態に示すように、ローカルロジック回路２１を含むＤＲ
ＡＭ１２３と、例えばＣＰＵを含むグローバルロジック
回路１２２を半導体チップ１２１に混載した場合、ロー
カルロジック回路２１とグローバルロジック回路１２２
を広いバンド幅のバスにより接続することが可能であ
る。このため、ローカルロジック回路２１を駆動するた
めのクロック信号の周波数と、グローバルロジック回路
１２２を駆動するためのクロック信号の周波数とほぼ同
等の周波数により駆動することが可能である。すなわ
ち、メモリブロック１３の動作周波数をｆｍ、ローカル
ロジック回路２１の動作周波数をｆｌ、前記グローバル
ロジック回路の動作周波数をｆｇとした場合、これらの
関係はｆｍ＜ｆｇ≦ｆｌとなる。したがって、半導体チ
ップ全体の動作速度を一層高速化できる。
【００５３】その他、本発明の要旨を変えない範囲にお
いて種々変形実施可能なことは勿論である。
いて種々変形実施可能なことは勿論である。
【００５４】
【発明の効果】以上、詳述したように本発明によれば、
メモリブロック近傍のＩ／Ｏ部に演算回路を設けること
により、メモリブロックと演算回路とのデータ伝送を高
速化することができ、高速動作が可能な半導体記憶装置
及びそれを含む半導体装置を提供できる。
メモリブロック近傍のＩ／Ｏ部に演算回路を設けること
により、メモリブロックと演算回路とのデータ伝送を高
速化することができ、高速動作が可能な半導体記憶装置
及びそれを含む半導体装置を提供できる。
【図１】本発明の第１の実施形態を示すものであり、半
導体記憶装置を示す構成図。
導体記憶装置を示す構成図。
【図２】図１に示す半導体記憶装置と外部回路との接続
関係を示す図。
関係を示す図。
【図３】トライリニアフィルタリングの例を示す図。
【図４】従来のＤＲＡＭを用いたトライリニアフィルタ
リングの動作を示す図。
リングの動作を示す図。
【図５】ローカルロジック回路の第１の実施例を示すも
のであり、フィルタ回路を有する本発明のＤＲＡＭを用
いたトライリニアフィルタリングの動作を示す図。
のであり、フィルタ回路を有する本発明のＤＲＡＭを用
いたトライリニアフィルタリングの動作を示す図。
【図６】図５に示すフィルタ回路の一例を示す構成図。
【図７】従来のＤＲＡＭを用いたリード・モディファイ
・ライト処理の動作を示す図。
・ライト処理の動作を示す図。
【図８】ローカルロジック回路の第２の実施例を示すも
のであり、ブレンド回路を有する本発明のＤＲＡＭを用
いたリード・モディファイ・ライト処理の動作を示す
図。
のであり、ブレンド回路を有する本発明のＤＲＡＭを用
いたリード・モディファイ・ライト処理の動作を示す
図。
【図９】図８に示すブレンド回路の一例を示す構成図。
【図１０】ローカルロジック回路の第３の実施例を示す
ものであり、Ｚ値テスト回路の一例を示す構成図。
ものであり、Ｚ値テスト回路の一例を示す構成図。
【図１１】従来のロジック混載ＤＲＡＭの一例を示す構
成図。
成図。
【図１２】本発明の第２の実施形態を示すものであり、
ロジック混載ＤＲＡＭの一例を示す構成図。
ロジック混載ＤＲＡＭの一例を示す構成図。
【図１３】本発明の第２の実施形態を示すものであり、
ロジック混載ＤＲＡＭの他の例を示す構成図。
ロジック混載ＤＲＡＭの他の例を示す構成図。
【図１４】従来のＤＲＡＭの一例を示す構成図。
【符号の説明】 １０、１２３…ＤＲＡＭ、 １１…半導体チップ、 １３…メモリブロック、 ２０…Ｉ／Ｏ部、 ２１…ローカルロジック回路、 ５１…フィルタ回路、 ６０…バッファ回路、 ８１…ブレンド回路、 １００…Ｚ値テスト回路、 １２２…グローバルロジック回路。
フロントページの続き Ｆターム(参考） 5F083 GA01 ZA12 5M024 AA50 BB30 BB33 BB34 GG20 KK35 LL06 PP01 PP05 PP10
Claims (6)
- 【請求項１】 メモリブロックと、 前記メモリブロックに隣接し、前記メモリブロックに接
続されたバッファ回路を有する入出力部と、 前記入出力部に配置され、前記メモリブロックから読み
出され、前記バッファ回路を介して供給されたデータを
演算する演算回路とを具備することを特徴とする半導体
記憶装置。 - 【請求項２】 半導体チップ上のメモリブロックと、 前記メモリブロックに隣接し、前記メモリブロックに第
１の高さの第１の配線層により接続されたバッファ回路
を有する入出力部と、 前記入出力部に配置され、前記メモリブロックから読み
出され、前記バッファ回路を介して供給されたデータを
演算する第１のロジック回路と、 前記半導体チップ外部で前記入出力部に前記第１の配線
層より高い第２の高さに配置された第２の配線層により
接続された第２のロジック回路が配置される第２の領域
とを具備することを特徴とする半導体装置。 - 【請求項３】 半導体チップ上でメモリが配置される第
１の領域と、 前記半導体チップ上で第１のロジック回路が配置される
第２の領域と、 前記メモリは、 メモリセルアレイを含むメモリブロックと、 前記メモリブロックに隣接し、前記メモリブロックに接
続されたバッファ回路を有する入出力部と、 前記入出力部に配置され、前記メモリブロックから読み
出され、前記バッファ回路を介して供給された信号を演
算する第２のロジック回路とを具備することを特徴とす
る半導体装置。 - 【請求項４】 前記メモリの動作周波数をｆｍ、前記第
１のロジック回路の動作周波数をｆ１、前記第２のロジ
ック回路の動作周波数をｆ２とした場合、これらの関係
が ｆｍ＜ｆ１≦ｆ２ であることを特徴とする請求項３記載の半導体装置。 - 【請求項５】 半導体チップ上の中央部に第１の方向に
沿って配置された第１のロジック回路と、 前記第１のロジック回路に対して対照的に前記半導体チ
ップ上に配置された複数のメモリとを有し、 前記複数のメモリのそれぞれは、 メモリセルアレイを含むメモリブロックと、 前記メモリブロックに隣接し、前記メモリブロックに接
続されたバッファ回路を有する入出力部と、 前記入出力部に配置され、前記メモリブロックから読み
出され、前記バッファ回路を介して供給された信号を演
算する第２のロジック回路とを具備することを特徴とす
る半導体装置。 - 【請求項６】 半導体チップ上に第１の辺に沿って配置
された第１のロジック回路と、 前記第１のロジック回路と直交する方向で、前記第１の
ロジック回路の一方側に配置された複数のメモリとを有
し、 前記複数のメモリのそれぞれは、 メモリセルアレイを含むメモリブロックと、 前記メモリブロックに隣接し、前記メモリブロックに接
続されたバッファ回路を有する入出力部と、 前記入出力部に配置され、前記メモリブロックから読み
出され、前記バッファ回路を介して供給された信号を演
算する第２のロジック回路とを具備することを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001163370A JP2002358777A (ja) | 2001-05-30 | 2001-05-30 | 半導体記憶装置及びそれを含む半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001163370A JP2002358777A (ja) | 2001-05-30 | 2001-05-30 | 半導体記憶装置及びそれを含む半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002358777A true JP2002358777A (ja) | 2002-12-13 |
Family
ID=19006355
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001163370A Pending JP2002358777A (ja) | 2001-05-30 | 2001-05-30 | 半導体記憶装置及びそれを含む半導体装置 |
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|---|---|
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004334114A (ja) * | 2003-05-12 | 2004-11-25 | Seiko Epson Corp | 電気光学パネルの駆動回路並びにこれを備えた電気光学装置及び電子機器 |
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- 2001-05-30 JP JP2001163370A patent/JP2002358777A/ja active Pending
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