JP2940060B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JP2940060B2 JP2940060B2 JP2084049A JP8404990A JP2940060B2 JP 2940060 B2 JP2940060 B2 JP 2940060B2 JP 2084049 A JP2084049 A JP 2084049A JP 8404990 A JP8404990 A JP 8404990A JP 2940060 B2 JP2940060 B2 JP 2940060B2
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- Japan
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- data
- signal
- memory device
- semiconductor memory
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ装置に関する。
従来、ワークステーションやパソコンなどの画像加工
で多く行なわれる、連続的な色または明るさの変化を持
った画像生成（以下シェーディング）は、もとになる画
素データに対し、シェーディングに応じた色または明る
さの変化分のデータ（以下Δデータ）を加算または減算
し、この結果のデータをメモリに書込み、次に結果のデ
ータをもとにしてΔデータを加算、減算するという一連
の動作を繰り返すことで実現している。
で多く行なわれる、連続的な色または明るさの変化を持
った画像生成（以下シェーディング）は、もとになる画
素データに対し、シェーディングに応じた色または明る
さの変化分のデータ（以下Δデータ）を加算または減算
し、この結果のデータをメモリに書込み、次に結果のデ
ータをもとにしてΔデータを加算、減算するという一連
の動作を繰り返すことで実現している。
第６図はこのような画像加工を行なうシステムの概略
構成図である。
構成図である。
CPU30、メモリ31、CRT32はデータバス33を介して互い
に接続され、データのやり取りを行なう。また、メモリ
31は、アドレスおよび制御信号34によりCPU30にデータ
の書込み、読出しが制御されている。そしてCPU30が、
データ演算のもととなるデータの保持、Δデータの保持
を行ない、さらに１画素ずつデータ演算を行ないメモリ
31に書込むという動作を全て行なっており、メモリ31は
単に画像データの保持を行なうだけである。
に接続され、データのやり取りを行なう。また、メモリ
31は、アドレスおよび制御信号34によりCPU30にデータ
の書込み、読出しが制御されている。そしてCPU30が、
データ演算のもととなるデータの保持、Δデータの保持
を行ない、さらに１画素ずつデータ演算を行ないメモリ
31に書込むという動作を全て行なっており、メモリ31は
単に画像データの保持を行なうだけである。
上述した従来のシステムは、データ演算など全ての処
理をCPUで行なっており、１回の処理は非常に簡単、か
つ単純であるが、近年のグラフィックス画素数の増大や
画像加工の高度化、高速化要求に対し、データ処理数の
増大、処理時間の増大、CPU占有時間の増大、CPU稼動率
の低下を生ずるといった欠点がある。
理をCPUで行なっており、１回の処理は非常に簡単、か
つ単純であるが、近年のグラフィックス画素数の増大や
画像加工の高度化、高速化要求に対し、データ処理数の
増大、処理時間の増大、CPU占有時間の増大、CPU稼動率
の低下を生ずるといった欠点がある。
本発明の目的は、データ処理速度が高速化されCPU占
有時間が減少し、CPU稼働率が向上する半導体メモリ装
置を提供することである。
有時間が減少し、CPU稼働率が向上する半導体メモリ装
置を提供することである。
本発明の半導体メモリ装置は、 それぞれ第1,第２のデータラッチ信号により、データ
入力端子から入力されたデータをラッチする第1,第２の
データレジスタと、第1,第２のデータレジスタにラッチ
されているデータに対して所定の演算を行なう演算回路
とからなり、第２のデータレジスタはさらに、演算回路
の演算結果を第２のデータラッチ信号によりラッチする
内部データ発生回路と、 データセレクト信号が第１の論理レベルのときデータ入
力端子から入力されたデータを、第２の論理レベルのと
き内部データ発生回路の演算結果をそれぞれ選択してメ
モリセルアレイへのI/Oバスへ出力するデータセレクタ
と、 第１のモードのとき、データセレクト信号を第１の論
理レベルにして、第1,第２のデータラッチ信号を出力
し、第２のモードのとき、データセレクト信号を第２の
論理レベルにし、第２のデータラッチ信号を出力するコ
ントローラを有している。
入力端子から入力されたデータをラッチする第1,第２の
データレジスタと、第1,第２のデータレジスタにラッチ
されているデータに対して所定の演算を行なう演算回路
とからなり、第２のデータレジスタはさらに、演算回路
の演算結果を第２のデータラッチ信号によりラッチする
内部データ発生回路と、 データセレクト信号が第１の論理レベルのときデータ入
力端子から入力されたデータを、第２の論理レベルのと
き内部データ発生回路の演算結果をそれぞれ選択してメ
モリセルアレイへのI/Oバスへ出力するデータセレクタ
と、 第１のモードのとき、データセレクト信号を第１の論
理レベルにして、第1,第２のデータラッチ信号を出力
し、第２のモードのとき、データセレクト信号を第２の
論理レベルにし、第２のデータラッチ信号を出力するコ
ントローラを有している。
内部データ発生回路でシェーディングを持つ画像デー
タの生成を行なえるので、CPUが画素ごとのデータ演算
を行なう必要がなくなり、データ処理速度が高速化され
CPU占有時間が減少、CPU稼動率が向上する。
タの生成を行なえるので、CPUが画素ごとのデータ演算
を行なう必要がなくなり、データ処理速度が高速化され
CPU占有時間が減少、CPU稼動率が向上する。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の半導体メモリ装置のブロ
ック図である。
ック図である。
メモリセルアレイ１は256行×256列×４ビット構成
で、256キロビットの容量を持っている。アドレス入力
端子A0〜A7から入力したアドレス信号はアドレスバッフ
ァ２を通してＸデコーダ３とＹデコーダ４に供給され、
Ｘデコーダ３とＹデコーダ４はメモリセルアレイ１上の
１アドレスを選択する。出力コントローラ５はメモリセ
ルアレイ１からI/Oバス６を通じて読出されたデータを
データ出力端子Dout0〜Dout3に出力するように構成さ
れ、アウトプットイネーブル信号▼▲によって制御
される。データ入力端子DIN0〜EDIN3からのデータはデ
ータセレクト信号11によって制御されるトランスファゲ
ート10を通してデータセレクタ７と内部データ発生回路
８に入力する。データセレクタ７はデータ入力端子DIN0
〜DIN3からの入力信号と内部データ発生回路８の出力信
号のどちらかをデータセレクト信号11により選択しI/O
バス６に出力する。コントローラ９はロウアドレススト
ローブ信号▼▲、カラムアドレスストローブ信号
▼▲、ライトイネーブル信号▼▲およびシェ
ーディング制御信号▼▲を入力し、これらの制御信
号から各部の制御信号11,12,13を発生する。
で、256キロビットの容量を持っている。アドレス入力
端子A0〜A7から入力したアドレス信号はアドレスバッフ
ァ２を通してＸデコーダ３とＹデコーダ４に供給され、
Ｘデコーダ３とＹデコーダ４はメモリセルアレイ１上の
１アドレスを選択する。出力コントローラ５はメモリセ
ルアレイ１からI/Oバス６を通じて読出されたデータを
データ出力端子Dout0〜Dout3に出力するように構成さ
れ、アウトプットイネーブル信号▼▲によって制御
される。データ入力端子DIN0〜EDIN3からのデータはデ
ータセレクト信号11によって制御されるトランスファゲ
ート10を通してデータセレクタ７と内部データ発生回路
８に入力する。データセレクタ７はデータ入力端子DIN0
〜DIN3からの入力信号と内部データ発生回路８の出力信
号のどちらかをデータセレクト信号11により選択しI/O
バス６に出力する。コントローラ９はロウアドレススト
ローブ信号▼▲、カラムアドレスストローブ信号
▼▲、ライトイネーブル信号▼▲およびシェ
ーディング制御信号▼▲を入力し、これらの制御信
号から各部の制御信号11,12,13を発生する。
第２図は内部データ発生回路８のブロック図である。
Δデータレジスタ21、データレジスタ22はデータ入力
端子DIN0〜DIN3に入力し、トランスファゲート10を通過
したデータをそれぞれΔデータラッチ信号13、データラ
ッチ信号12によりラッチする。演算回路23はΔデータレ
ジスタ21、データレジスタ22がラッチしているデータを
入力して演算（加算、減算）を行ない、演算結果をデー
タセレクタ７とデータレジスタ22に出力する。
端子DIN0〜DIN3に入力し、トランスファゲート10を通過
したデータをそれぞれΔデータラッチ信号13、データラ
ッチ信号12によりラッチする。演算回路23はΔデータレ
ジスタ21、データレジスタ22がラッチしているデータを
入力して演算（加算、減算）を行ない、演算結果をデー
タセレクタ７とデータレジスタ22に出力する。
次に、本実施例の動作について説明する。
第３図は書込みおよび内部データ発生回路８内のΔデ
ータレジスタ21、データレジスタ22の通常データセット
サイクルのタイミング図である。ロウアドレススローブ
信号▼▲、カラムアドレスストローブ信号▼
▲、ライトイネーブル信号▼▲のタイミングは汎
用ダイナミックメモリと同様で、シェーディング制御信
号▼▲はハイレベルである。ロウアドレスストロー
ブ信号▼▲の立ち下がりエッヂでＸアドレスを、
カラムアドレスストローブ信号▼▲の立ち下がり
エッヂでＹアドレスを取り込む。データの取り込みは、
まずロウアドレスストローブ信号▼▲の立ち下が
りエッヂ（Δデータラッチ信号13）でΔデータをΔデー
タレジスタ21にセットし、カラムアドレスストローブ信
号▼▲の立ち下がりエッヂ（データラッチ信号1
2）で、画素データを取り込みメモリセルへの書込みを
行なうとともに、データレジスタ22にセットする。
ータレジスタ21、データレジスタ22の通常データセット
サイクルのタイミング図である。ロウアドレススローブ
信号▼▲、カラムアドレスストローブ信号▼
▲、ライトイネーブル信号▼▲のタイミングは汎
用ダイナミックメモリと同様で、シェーディング制御信
号▼▲はハイレベルである。ロウアドレスストロー
ブ信号▼▲の立ち下がりエッヂでＸアドレスを、
カラムアドレスストローブ信号▼▲の立ち下がり
エッヂでＹアドレスを取り込む。データの取り込みは、
まずロウアドレスストローブ信号▼▲の立ち下が
りエッヂ（Δデータラッチ信号13）でΔデータをΔデー
タレジスタ21にセットし、カラムアドレスストローブ信
号▼▲の立ち下がりエッヂ（データラッチ信号1
2）で、画素データを取り込みメモリセルへの書込みを
行なうとともに、データレジスタ22にセットする。
また、このサイクル中データセレクト信号11はハイレ
ベルであり、トランスファゲート10をオンし、データセ
レクタ７はゲータ入力端子DIN0〜DIN3からのデータを選
択する。
ベルであり、トランスファゲート10をオンし、データセ
レクタ７はゲータ入力端子DIN0〜DIN3からのデータを選
択する。
第４図は内部データ発生回路８のデータを使ってメモ
リセルに書込みを行ない、シェーディングを持った画像
を生成するサイクルのタイミング図である。前述のサイ
クルとの制御上の違いはシェーディング制御信号▼
▲をロウレベルにすることである。これによりデータセ
レクト信号11はロウレベルとなり、トランスファゲート
10がオフし、データセレクタ７は内部データ発生回路８
からのデータを選択し、メモリセルに書込む。サイクル
の終りに演算回路23の演算結果をデータレジスタ22でラ
ッチし、その結果データレジスタ22の保持するデータは
Δデータ分だけ加算または減算されたことになる。
リセルに書込みを行ない、シェーディングを持った画像
を生成するサイクルのタイミング図である。前述のサイ
クルとの制御上の違いはシェーディング制御信号▼
▲をロウレベルにすることである。これによりデータセ
レクト信号11はロウレベルとなり、トランスファゲート
10がオフし、データセレクタ７は内部データ発生回路８
からのデータを選択し、メモリセルに書込む。サイクル
の終りに演算回路23の演算結果をデータレジスタ22でラ
ッチし、その結果データレジスタ22の保持するデータは
Δデータ分だけ加算または減算されたことになる。
本実施例の半導体メモリ装置を用いてシェーディング
のある画像を生成する場合は、第３図のサイクルで内部
データ発生回路８にもととなる画素データとシェーディ
ング量に応じたΔデータをセットし、第４図のサイクル
で順次アドレスを変化させて書込みを行なうだけで良い
ため、CPUが１画素ずつ全画素のデータを演算する必要
がない。
のある画像を生成する場合は、第３図のサイクルで内部
データ発生回路８にもととなる画素データとシェーディ
ング量に応じたΔデータをセットし、第４図のサイクル
で順次アドレスを変化させて書込みを行なうだけで良い
ため、CPUが１画素ずつ全画素のデータを演算する必要
がない。
第５図は本発明の第２の実施例の半導体メモリ装置の
ブロック図である。
ブロック図である。
メモリセルアレイ１、アドレスバッファ２、Ｘデコー
ダ３、Ｙデコーダ４、出力コントローラ５、I/Oバス
６、データセレクタ７、内部テータ発生回路８は第１の
実施例と全く同じ構成であるので説明を省略する。ライ
ンバッファ24はメモリセルアレイ１上の１行分のデータ
である256×４ビットの容量を持ち、トランスファゲー
ト25を介してメモリセルアレイ１のビット線と接続され
ている。アドレスカウンタ26はラインバッファ24の出力
番地を示し、シリアルクロックSCによってカウントアッ
プされる。また、アドレスバッファ２からアドレス信号
が入力される。シリアル出力バッファ28はシリアルアウ
トイネーブル信号▼▲によって制御され、ライン
バッファ24の出力するデータをシリアルアウトSO0〜SO3
に出力する。
ダ３、Ｙデコーダ４、出力コントローラ５、I/Oバス
６、データセレクタ７、内部テータ発生回路８は第１の
実施例と全く同じ構成であるので説明を省略する。ライ
ンバッファ24はメモリセルアレイ１上の１行分のデータ
である256×４ビットの容量を持ち、トランスファゲー
ト25を介してメモリセルアレイ１のビット線と接続され
ている。アドレスカウンタ26はラインバッファ24の出力
番地を示し、シリアルクロックSCによってカウントアッ
プされる。また、アドレスバッファ２からアドレス信号
が入力される。シリアル出力バッファ28はシリアルアウ
トイネーブル信号▼▲によって制御され、ライン
バッファ24の出力するデータをシリアルアウトSO0〜SO3
に出力する。
データトランス▼▲がロウレベルにおいて▼
▲，▼▲サイクルを行なうと、アドレスで示さ
れる行のデータがトランスファゲート25を通してライン
バッファ24に転送され、行アドレスがシリアル出力の開
始番地としてアドレスカウンタ26にリセットされる。そ
の後シリアルクロックSCを入力すると、シリアルロック
SCに従ってアドレスカウンタ26はカウントアップされ、
アドレスカウンタ26が示すアドレスに該当するラインバ
ッファ24のデータがシリアル出力バッファ28を介してシ
リアルアウトSO0〜SO3から出力される。
▲，▼▲サイクルを行なうと、アドレスで示さ
れる行のデータがトランスファゲート25を通してライン
バッファ24に転送され、行アドレスがシリアル出力の開
始番地としてアドレスカウンタ26にリセットされる。そ
の後シリアルクロックSCを入力すると、シリアルロック
SCに従ってアドレスカウンタ26はカウントアップされ、
アドレスカウンタ26が示すアドレスに該当するラインバ
ッファ24のデータがシリアル出力バッファ28を介してシ
リアルアウトSO0〜SO3から出力される。
本実施例は画像用メモリに応用した例であるため、第
１の実施例よりCPUのメモリアクセス占有時間をさらに
短縮できるという利点がある。
１の実施例よりCPUのメモリアクセス占有時間をさらに
短縮できるという利点がある。
以上説明したように本発明は、第1,第２のデータレジ
スタと、これらデータレジスタのデータによってメモリ
セルへの書込みデータを演算し出力する演算回路とを有
する内部データ発生回路を有し、メモリセルアレイへの
書込みデータとして外部入力データと内部データ発生回
路のデータとを選択でき、内部データ発生回路でシェー
ディングを持つ画像データの生成を行なえるので、CPU
が画素ごとにデータ演算を行なう必要がなくなり、デー
タ処理速度の高速化、CPU占有時間の減少、CPU稼動率の
向上の効果がある。
スタと、これらデータレジスタのデータによってメモリ
セルへの書込みデータを演算し出力する演算回路とを有
する内部データ発生回路を有し、メモリセルアレイへの
書込みデータとして外部入力データと内部データ発生回
路のデータとを選択でき、内部データ発生回路でシェー
ディングを持つ画像データの生成を行なえるので、CPU
が画素ごとにデータ演算を行なう必要がなくなり、デー
タ処理速度の高速化、CPU占有時間の減少、CPU稼動率の
向上の効果がある。
第１図は本発明の第１の実施例の半導体メモリ装置のブ
ロック図、第２図は内部データ発生回路８のブロック
図、第３図および第４図は第１図の半導体メモリ装置の
動作を表わすタイミング図、第５図は本発明の第２の実
施例の半導体メモリ装置のブロック図、第６図は画像加
工を行なうシステムの概略構成図である。 １……メモリセルアレイ、 ２……アドレスバッファ、 ３……Ｘデコーダ、 ４……Ｙデコーダ、 ５……出力コントローラ、 ６……I/Oバス、 ７……データセレクタ、 ８……内部データ発生回路、 ９……コントローラ、 10……トランスファゲート、 11……データセレクト信号、 12……データラッチ信号、 13……Δデータラッチ信号、 21……Δデータレジスタ、 22……データレジスタ、 23……演算回路、 24……ラインバッファ、 25……トランスファゲート、 26……アドレスカウンタ、 28……シリアル出力バッファ。
ロック図、第２図は内部データ発生回路８のブロック
図、第３図および第４図は第１図の半導体メモリ装置の
動作を表わすタイミング図、第５図は本発明の第２の実
施例の半導体メモリ装置のブロック図、第６図は画像加
工を行なうシステムの概略構成図である。 １……メモリセルアレイ、 ２……アドレスバッファ、 ３……Ｘデコーダ、 ４……Ｙデコーダ、 ５……出力コントローラ、 ６……I/Oバス、 ７……データセレクタ、 ８……内部データ発生回路、 ９……コントローラ、 10……トランスファゲート、 11……データセレクト信号、 12……データラッチ信号、 13……Δデータラッチ信号、 21……Δデータレジスタ、 22……データレジスタ、 23……演算回路、 24……ラインバッファ、 25……トランスファゲート、 26……アドレスカウンタ、 28……シリアル出力バッファ。
Claims (1)
- 【請求項１】データの書込み、読出しが行なわれる半導
体メモリ装置において、 それぞれ第1,第２のデータラッチ信号により、データ入
力端子から入力されたデータをラッチする第1,第２のデ
ータレジスタと、第1,第２のデータレジスタにラッチさ
れているデータに対して所定の演算を行なう演算回路と
からなり、第２のデータレジスタはさらに、演算回路の
演算結果を第２のデータラッチ信号によりラッチする内
部データ発生回路と、 データセレクト信号が第１の論理レベルのときデータ入
力端子から入力されたデータを、第２の論理レベルのと
き内部データ発生回路の演算結果をそれぞれ選択してメ
モリセルアレイへのI/Oバスへ出力するデータセレクタ
と、 第１のモードのとき、データセレクト信号を第１の論理
レベルにして、第1,第２のデータラッチ信号を出力し、
第２のモードのとき、データセレクト信号を第２の論理
レベルにし、第２のデータラッチ信号を出力するコント
ローラを有することを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084049A JP2940060B2 (ja) | 1990-03-30 | 1990-03-30 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084049A JP2940060B2 (ja) | 1990-03-30 | 1990-03-30 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03283189A JPH03283189A (ja) | 1991-12-13 |
| JP2940060B2 true JP2940060B2 (ja) | 1999-08-25 |
Family
ID=13819647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2084049A Expired - Lifetime JP2940060B2 (ja) | 1990-03-30 | 1990-03-30 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2940060B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011052713A (ja) | 2009-08-31 | 2011-03-17 | Ricoh Co Ltd | 駆動力伝達装置、及び、駆動力伝達機構 |
-
1990
- 1990-03-30 JP JP2084049A patent/JP2940060B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03283189A (ja) | 1991-12-13 |
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Legal Events
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|---|---|---|---|
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