JPH03283189A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH03283189A JPH03283189A JP2084049A JP8404990A JPH03283189A JP H03283189 A JPH03283189 A JP H03283189A JP 2084049 A JP2084049 A JP 2084049A JP 8404990 A JP8404990 A JP 8404990A JP H03283189 A JPH03283189 A JP H03283189A
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000004364 calculation method Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 2
- 241000270730 Alligator mississippiensis Species 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Image Generation (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ装置に関する。
従来、ワークステーションやパソコンなどの画像加工で
多く行なわれる、連続的な色または明るさの変化を持っ
た画像生成（以下シェーディング）は、もとになる画素
データに対し、シェーディングに応じた色または明るさ
の変化分のデータ（以下Δデータ）を加算または減算し
、この結果のデータをメモリに書込み、次に結果のデー
タをもとにしてΔデータを加算、減算するという一連の
動作を繰り返すことで実現している。
多く行なわれる、連続的な色または明るさの変化を持っ
た画像生成（以下シェーディング）は、もとになる画素
データに対し、シェーディングに応じた色または明るさ
の変化分のデータ（以下Δデータ）を加算または減算し
、この結果のデータをメモリに書込み、次に結果のデー
タをもとにしてΔデータを加算、減算するという一連の
動作を繰り返すことで実現している。
第６図はこのような画像加工を行なうシステムの概略構
成図である。
成図である。
ＣＰＵ３０、メモリ３１、ＣＲＴ３２はデータバス３３
を介して互いに接続され、データのやり取りを行なう。
を介して互いに接続され、データのやり取りを行なう。
また、メモリ３１は、アドレスおよび制御信号３４によ
りＣＰＵ３０にデータの書込み、読出しが制御されてい
る。モしてＣＰＵ３０が、データ演算のもとどなるデー
タの保持、Δデータの保持を行ない、さらに１画素ずつ
データ演算を行ないメモリ３１に書込むという動作を全
て行なっており、メモリ３１は単に画像データの保持を
行なうだけである。
りＣＰＵ３０にデータの書込み、読出しが制御されてい
る。モしてＣＰＵ３０が、データ演算のもとどなるデー
タの保持、Δデータの保持を行ない、さらに１画素ずつ
データ演算を行ないメモリ３１に書込むという動作を全
て行なっており、メモリ３１は単に画像データの保持を
行なうだけである。
上述した従来のシステムは、データ演算など全ての処理
をＣＰＵで行なっており、１回の処理は非常に簡単、か
つ単純であるが、近年のグラフィックス画素数の増大や
画像加工の高度化、高速化要求に対し、データ処理数の
増大、処理時間の増大、ｃｐｕ占有時間の増大、ＣＰＵ
稼動率の低下を生ずるといった欠点がある。
をＣＰＵで行なっており、１回の処理は非常に簡単、か
つ単純であるが、近年のグラフィックス画素数の増大や
画像加工の高度化、高速化要求に対し、データ処理数の
増大、処理時間の増大、ｃｐｕ占有時間の増大、ＣＰＵ
稼動率の低下を生ずるといった欠点がある。
本発明の目的は、データ処理速度が高速化されＣＰＵ占
有時間が減少し、ＣＰＵ稼動率が向上する半導体メモリ
装置を提供することである。
有時間が減少し、ＣＰＵ稼動率が向上する半導体メモリ
装置を提供することである。
本発明の半導体メモリ装置は、
それぞれ第１．第２のデータラッチ信号により、データ
入力端子から人力されたデータをラッチする第１．第２
のデータレジスタと、第１．第２のデータレジスタにラ
ッチされているデータに対して所定の演算を行なう演算
回路とからなり、第２のデータレジスタはさらに、演算
回路の演算結果を第２のデータラッチ信号によりラッチ
する内部データ発生回路と、 データセレクト信号が第１の論理レベルのときデータ入
力端子から人力されたデータを、第２の論理レベルのと
き内部データ発生回路の演算結果をそれぞれ選択してメ
モリセルアレイへのＩ／Ｏバスへ出力するデータセレク
タと、 第１のモードのとき、データセレクト信号を第１の論理
レベルにして、第１．第２のデータラッチ信号を出力し
、第２のモートのとき、データセレクト信号を第２の論
理レベルにし、第２のデータラッチ信号を出力するコン
トローラを有している。
入力端子から人力されたデータをラッチする第１．第２
のデータレジスタと、第１．第２のデータレジスタにラ
ッチされているデータに対して所定の演算を行なう演算
回路とからなり、第２のデータレジスタはさらに、演算
回路の演算結果を第２のデータラッチ信号によりラッチ
する内部データ発生回路と、 データセレクト信号が第１の論理レベルのときデータ入
力端子から人力されたデータを、第２の論理レベルのと
き内部データ発生回路の演算結果をそれぞれ選択してメ
モリセルアレイへのＩ／Ｏバスへ出力するデータセレク
タと、 第１のモードのとき、データセレクト信号を第１の論理
レベルにして、第１．第２のデータラッチ信号を出力し
、第２のモートのとき、データセレクト信号を第２の論
理レベルにし、第２のデータラッチ信号を出力するコン
トローラを有している。
内部データ発生回路でシェーディングを持つ画像データ
の生成を行なえるので、ＣＰＵが画素ごとのデータ演算
を行なう必要がなくなり、データ処理速度が高速化され
ｃｐｕ占有時間が減少、ＣＰＵ稼動率が向上する。
の生成を行なえるので、ＣＰＵが画素ごとのデータ演算
を行なう必要がなくなり、データ処理速度が高速化され
ｃｐｕ占有時間が減少、ＣＰＵ稼動率が向上する。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の半導体メモリ装置のブロッ
ク図である。
ク図である。
メモリセルアレイ１は２５６行×２５６列×４ビット構
成で、２５６キロビツトの容量を持っている。アドレス
入力端子ＡＯ〜Ａ７から人力したアドレス信号はアドレ
スバッファ２を通してＸデコーダ３とＹデコーダ４に供
給され、Ｘデコーダ３とＹデコーダ４はメモリセルアレ
イ１上の１アドレスを選択する。出力コントローラ５は
メモリセルアレイ１からＩ／Ｏバス６を通じて読出され
たデータをデータ出力端子り。ｕｔ Ｏ〜Ｄｏｕｔ３に
出力するように構成され、アウトプットイネーブル信号
Ｕ下によって制御される。データ入力端子Ｄ１ＮＯ〜Ｄ
、Ｎ３からのデータはデータセレクト信号１１によっ
て制御されるトランスファゲート／Ｏを通してデータセ
レクタ７と内部データ発生回路８に入力する。データセ
レクタ７はデータ入力端子ＤＩＮＯ〜Ｄ 、Ｎ３からの
入力信号と内部データ発生回路８の出力信号のどちらか
をデータセレクト信号１１により選択しＩ／Ｏバス６に
出力する。コントローラ９はロウアドレスストローブ信
号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライ
トイネーブル信号ＷＥおよびシェーディング制御信号Ｓ
Ｈを入力し、これらの制御信号から各部の制御信号１１
，１２．１３を発生する。
成で、２５６キロビツトの容量を持っている。アドレス
入力端子ＡＯ〜Ａ７から人力したアドレス信号はアドレ
スバッファ２を通してＸデコーダ３とＹデコーダ４に供
給され、Ｘデコーダ３とＹデコーダ４はメモリセルアレ
イ１上の１アドレスを選択する。出力コントローラ５は
メモリセルアレイ１からＩ／Ｏバス６を通じて読出され
たデータをデータ出力端子り。ｕｔ Ｏ〜Ｄｏｕｔ３に
出力するように構成され、アウトプットイネーブル信号
Ｕ下によって制御される。データ入力端子Ｄ１ＮＯ〜Ｄ
、Ｎ３からのデータはデータセレクト信号１１によっ
て制御されるトランスファゲート／Ｏを通してデータセ
レクタ７と内部データ発生回路８に入力する。データセ
レクタ７はデータ入力端子ＤＩＮＯ〜Ｄ 、Ｎ３からの
入力信号と内部データ発生回路８の出力信号のどちらか
をデータセレクト信号１１により選択しＩ／Ｏバス６に
出力する。コントローラ９はロウアドレスストローブ信
号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライ
トイネーブル信号ＷＥおよびシェーディング制御信号Ｓ
Ｈを入力し、これらの制御信号から各部の制御信号１１
，１２．１３を発生する。
第２図は内部データ発生回路８のブロック図である。
Δデータレジスタ２１、データレジスタ２２はデータ入
力端子Ｄ 、ＮＯ〜Ｄ 、Ｎ３に人力し、トランスファ
ゲート／Ｏを通過したデータをそれぞれΔデータラッチ
信号１３、データラッチ信号１２によりラッチする。演
算回路２３はΔデータレジスタ２１、データレジスタ２
２がラッチしているデータを入力して演算（加算、減算
）を行ない、演算結果をデータセレクタ７とデータレジ
スタ２２に出力する。
力端子Ｄ 、ＮＯ〜Ｄ 、Ｎ３に人力し、トランスファ
ゲート／Ｏを通過したデータをそれぞれΔデータラッチ
信号１３、データラッチ信号１２によりラッチする。演
算回路２３はΔデータレジスタ２１、データレジスタ２
２がラッチしているデータを入力して演算（加算、減算
）を行ない、演算結果をデータセレクタ７とデータレジ
スタ２２に出力する。
次に、本実施例の動作について説明する。
第３図は書込みおよび内部データ発生回路８内のΔデー
タレジスタ２１、データレジスタ２２の通常データセッ
トサイクルのタイミング図である。ロウアドレスロープ
信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ラ
イトイネーブル信号ＷＥのタイミングは汎用ダイナミッ
クメモリと同様で、シェーディング制御信号ＳＨはハイ
レベルである。ロウアドレスストローブ信号ＲＡＳの立
ち下かりエッヂでＸアドレスを、カラムアドレスストロ
ーブ信号ＣＡＳの立ち下がりエッヂでＹアドレスを取り
込む。データの取り込みは、まずロウアドレスストロー
ブ信号ＲＡＳの立ち下がりエッヂ（Δデータラッチ信号
１３）でΔデータをΔデータレジスタ２１にセットし、
カラムアトスストロープ化４ＣＡＳの立ち下がりエッヂ
（データラッチ信号１２）で、画素データを取り込みメ
モリセルへの書込みを行なうとともに、データレジスタ
２２にセットする。
タレジスタ２１、データレジスタ２２の通常データセッ
トサイクルのタイミング図である。ロウアドレスロープ
信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ラ
イトイネーブル信号ＷＥのタイミングは汎用ダイナミッ
クメモリと同様で、シェーディング制御信号ＳＨはハイ
レベルである。ロウアドレスストローブ信号ＲＡＳの立
ち下かりエッヂでＸアドレスを、カラムアドレスストロ
ーブ信号ＣＡＳの立ち下がりエッヂでＹアドレスを取り
込む。データの取り込みは、まずロウアドレスストロー
ブ信号ＲＡＳの立ち下がりエッヂ（Δデータラッチ信号
１３）でΔデータをΔデータレジスタ２１にセットし、
カラムアトスストロープ化４ＣＡＳの立ち下がりエッヂ
（データラッチ信号１２）で、画素データを取り込みメ
モリセルへの書込みを行なうとともに、データレジスタ
２２にセットする。
また、このサイクル中データセレクト信号１１はハイレ
ベルであり、トランスファゲート／Ｏをオンし、データ
セレクタ７はゲータ入力端子Ｄ 、ＮＯ〜Ｄ１８３から
のデータを選択する。
ベルであり、トランスファゲート／Ｏをオンし、データ
セレクタ７はゲータ入力端子Ｄ 、ＮＯ〜Ｄ１８３から
のデータを選択する。
第４図は内部データ発生回路８のデータを使フてメモリ
セルに書込みを行ない、シェーディングを持った画像を
生成するサイクルのタイミング図である。前述のサイク
ルとの制御上の違いはシェーディング制御信号ＳＨをロ
ウレベルにすることである。これによりデータセレクト
信号１１はロウレベルとなり、トランスファゲート／Ｏ
がオフし、データセレクタ７は内部データ発生回路８か
らのデータを選択し、メモリセルに書込む。
セルに書込みを行ない、シェーディングを持った画像を
生成するサイクルのタイミング図である。前述のサイク
ルとの制御上の違いはシェーディング制御信号ＳＨをロ
ウレベルにすることである。これによりデータセレクト
信号１１はロウレベルとなり、トランスファゲート／Ｏ
がオフし、データセレクタ７は内部データ発生回路８か
らのデータを選択し、メモリセルに書込む。
サイクルの終りに演算回路２３の演算結果をデータレジ
スタ２２でラッチし、その結果データレジスタ２２の保
持するデータはΔデータ分だけ加算または減算されたこ
とになる。
スタ２２でラッチし、その結果データレジスタ２２の保
持するデータはΔデータ分だけ加算または減算されたこ
とになる。
本実施例の半導体メモリ装置を用いてシェーディングの
ある画像を生成する場合は、第３図のサイクルで内部デ
ータ発生回路８にもとどなる画素データとシェーデイン
グ量に応じたΔデータをセットし、第４図のサイクルで
順次アドレスを変化させて書込みを行なうだけで良いた
め、ＣＰＵが１画素ずつ全画素のデータを演算する必要
がない。
ある画像を生成する場合は、第３図のサイクルで内部デ
ータ発生回路８にもとどなる画素データとシェーデイン
グ量に応じたΔデータをセットし、第４図のサイクルで
順次アドレスを変化させて書込みを行なうだけで良いた
め、ＣＰＵが１画素ずつ全画素のデータを演算する必要
がない。
第５図は本発明の第２の実施例の半導体メモリ装置のブ
ロック図である。
ロック図である。
メモリセルアレイ１、アドレスバッファ２、Ｘデコーダ
３、Ｙデコーダ４、出力コントローラ５、Ｉ／Ｏバス６
、データセレクタ７、内部データ発生回路８は第１の実
施例と全く同じ構成であるので説明を省略する。ライン
バッファ２４はメモリセルアレイ１上の１行分のデータ
である２５６ｘ４ビツトの容量を持ち、トランスファゲ
ート２５を介してメモリセルアレイ１のビット線と接続
されている。アドレスカウンタ２６はラインバッファ２
４の出力番地を示し、シリアルクロックＳＣによってカ
ウントアツプされる。また、アドレスバッファ２からア
ドレス信号が入力される。シリアル出カバ゛ツファ２８
はシリアルアウトイネーブル信号ＳＯＥによって制御さ
れ、ラインバッファ２４の出力するデータをシリアルア
ウトＳＯＯ〜ＳＯ３に出力する。
３、Ｙデコーダ４、出力コントローラ５、Ｉ／Ｏバス６
、データセレクタ７、内部データ発生回路８は第１の実
施例と全く同じ構成であるので説明を省略する。ライン
バッファ２４はメモリセルアレイ１上の１行分のデータ
である２５６ｘ４ビツトの容量を持ち、トランスファゲ
ート２５を介してメモリセルアレイ１のビット線と接続
されている。アドレスカウンタ２６はラインバッファ２
４の出力番地を示し、シリアルクロックＳＣによってカ
ウントアツプされる。また、アドレスバッファ２からア
ドレス信号が入力される。シリアル出カバ゛ツファ２８
はシリアルアウトイネーブル信号ＳＯＥによって制御さ
れ、ラインバッファ２４の出力するデータをシリアルア
ウトＳＯＯ〜ＳＯ３に出力する。
データトランスＤＴがロウレベルにおいてＲＡＳ、ＣＡ
Ｓサイクルを行なうと、アドレスで示される行のデータ
がトランスファケート２５を通してラインバッファ２４
に転送され、行アドレスがシリアル出力の開始番地とし
てアドレスカウンタ２６にリセットされる。その後シリ
アルクロックＳＣを人力すると、シリアルクロックｓｃ
に従ってアドレスカウンタ２６はカウントアツプされ、
アドレスカウンタ２６が示すアドレスに該当するライン
バッファ２４のデ′−夕かシリアル出力バッファ２８を
介してシリアルアウトＳｏＯ〜ＳＯ３から出力される。
Ｓサイクルを行なうと、アドレスで示される行のデータ
がトランスファケート２５を通してラインバッファ２４
に転送され、行アドレスがシリアル出力の開始番地とし
てアドレスカウンタ２６にリセットされる。その後シリ
アルクロックＳＣを人力すると、シリアルクロックｓｃ
に従ってアドレスカウンタ２６はカウントアツプされ、
アドレスカウンタ２６が示すアドレスに該当するライン
バッファ２４のデ′−夕かシリアル出力バッファ２８を
介してシリアルアウトＳｏＯ〜ＳＯ３から出力される。
本実施例は画像用メモリに応用した例であるため、第１
の実施例よりＣＰＵのメモリアクセス占有時間をさらに
短縮できるという利点がある。
の実施例よりＣＰＵのメモリアクセス占有時間をさらに
短縮できるという利点がある。
以上説明したように本発明は、第１．第２のデータレジ
スタと、これらデータレジスタのデータによってメモリ
セルへの書込みデータを演算し出力する演算回路とを有
する内部データ発生回路を有し、メモリセルアレイへの
書込みデータとして外部人力データと内部データ発生回
路のデータとを選択でき、内部データ発生回路でシェー
ディングを持つ画像データの生成を行なえるので、ＣＰ
Ｕが画素ごとにデータ演算を行なう必要がなくなり、デ
ータ処理速度の高速化、ｃｐｕ占有時間の減少、ＣＰＵ
稼動率の向上の効果がある。
スタと、これらデータレジスタのデータによってメモリ
セルへの書込みデータを演算し出力する演算回路とを有
する内部データ発生回路を有し、メモリセルアレイへの
書込みデータとして外部人力データと内部データ発生回
路のデータとを選択でき、内部データ発生回路でシェー
ディングを持つ画像データの生成を行なえるので、ＣＰ
Ｕが画素ごとにデータ演算を行なう必要がなくなり、デ
ータ処理速度の高速化、ｃｐｕ占有時間の減少、ＣＰＵ
稼動率の向上の効果がある。
第１図は本発明の第１の実施例の半導体メモリ装置のブ
ロック図、第２図は内部データ発生回路８のブロック図
、第３図および第４図は第１図の半導体メモリ装置の動
作を表わすタイミング図、第５図は本発明の第２の実施
例の半導体メモリ装置のブロック図、第６図は画像加工
を行なうシステムの概略構成図である。 １・・・メモリセルアレイ、 ２・・・アドレスバッファ、 ３・・・Ｘデコーダ、 ４・・・Ｙデコーダ、 ５・・・出力コントローラ、 ６・・・Ｉ／Ｏバス、 ７・・・データセレクタ、 ８・・・内部データ発生回路、 ９・・・コントローラ、 ／Ｏ・・・トランスファゲート、 １１・・・データセレクト信号、 １２・・・データラッチ信号、 １３・・・Δデータラッチ信号、 ２１・・・Δデータレジスタ、 ２２・・・データレジスタ、 ２３・・・演算回路、 ２４・・・ラインバッファ、 ２５・・・トランスファゲート、 ２６・・・アドレスカウンタ、 ２８・・・シリアル出力バッファ。
ロック図、第２図は内部データ発生回路８のブロック図
、第３図および第４図は第１図の半導体メモリ装置の動
作を表わすタイミング図、第５図は本発明の第２の実施
例の半導体メモリ装置のブロック図、第６図は画像加工
を行なうシステムの概略構成図である。 １・・・メモリセルアレイ、 ２・・・アドレスバッファ、 ３・・・Ｘデコーダ、 ４・・・Ｙデコーダ、 ５・・・出力コントローラ、 ６・・・Ｉ／Ｏバス、 ７・・・データセレクタ、 ８・・・内部データ発生回路、 ９・・・コントローラ、 ／Ｏ・・・トランスファゲート、 １１・・・データセレクト信号、 １２・・・データラッチ信号、 １３・・・Δデータラッチ信号、 ２１・・・Δデータレジスタ、 ２２・・・データレジスタ、 ２３・・・演算回路、 ２４・・・ラインバッファ、 ２５・・・トランスファゲート、 ２６・・・アドレスカウンタ、 ２８・・・シリアル出力バッファ。
Claims (1)
- 【特許請求の範囲】 １、データの書込み、読出しが行なわれる半導体メモリ
装置において、 それぞれ第１、第２のデータラッチ信号により、データ
入力端子から入力されたデータをラッチする第１、第２
のデータレジスタと、第１、第２のデータレジスタにラ
ッチされているデータに対して所定の演算を行なう演算
回路とからなり、第２のデータレジスタはさらに、演算
回路の演算結果を第２のデータラッチ信号によりラッチ
する内部データ発生回路と、 データセレクト信号が第１の論理レベルのときデータ入
力端子から入力されたデータを、第２の論理レベルのと
き内部データ発生回路の演算結果をそれぞれ選択してメ
モリセルアレイへのＩ／Ｏバスへ出力するデータセレク
タと、 第１のモードのとき、データセレクト信号を第１の論理
レベルにして、第１、第２のデータラッチ信号を出力し
、第２のモードのとき、データセレクト信号を第２の論
理レベルにし、第２のデータラッチ信号を出力するコン
トローラを有することを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084049A JP2940060B2 (ja) | 1990-03-30 | 1990-03-30 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084049A JP2940060B2 (ja) | 1990-03-30 | 1990-03-30 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03283189A true JPH03283189A (ja) | 1991-12-13 |
| JP2940060B2 JP2940060B2 (ja) | 1999-08-25 |
Family
ID=13819647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2084049A Expired - Lifetime JP2940060B2 (ja) | 1990-03-30 | 1990-03-30 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2940060B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8348258B2 (en) | 2009-08-31 | 2013-01-08 | Ricoh Company, Ltd. | Driving force transmitting device and driving force transmitting mechanism |
-
1990
- 1990-03-30 JP JP2084049A patent/JP2940060B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8348258B2 (en) | 2009-08-31 | 2013-01-08 | Ricoh Company, Ltd. | Driving force transmitting device and driving force transmitting mechanism |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2940060B2 (ja) | 1999-08-25 |
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