JPH0340072A - アドレス制御機能を備えたメモリ装置 - Google Patents
アドレス制御機能を備えたメモリ装置Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアドレス制御機能を有するコンピュータメモリ
装置に関するものである。
装置に関するものである。
このようなメモリ装置を用いてビットマツプ平面を構成
することにより、ビットマツプ平面のバイト境界に関り
なく、８ビットまたは１６ビットの幅でデータの読み出
し、書き込みことができるので、ビットマツプの間のデ
ータ伝送速度を向上させることができる。
することにより、ビットマツプ平面のバイト境界に関り
なく、８ビットまたは１６ビットの幅でデータの読み出
し、書き込みことができるので、ビットマツプの間のデ
ータ伝送速度を向上させることができる。
従来、コンピュータ技術は数値および文字データ処理に
基づき発展したが、近年、マイクロプロセッサの処理能
力が向上したり、メモリマツプの価格が下落したりして
、カラー情報を含むイメージ情報を処理できるタイプの
ワークステーションとともに発展しつつある。
基づき発展したが、近年、マイクロプロセッサの処理能
力が向上したり、メモリマツプの価格が下落したりして
、カラー情報を含むイメージ情報を処理できるタイプの
ワークステーションとともに発展しつつある。
一般的に、ワークステーションは、文字情報表示のみが
可能なアスキー（ＡＳＣＩＩ）ターミナルの代りに、１
０００ｐｉｘｅｌ Ｘ １０００ｐｉｘｅｌの解像度を
有するカラーおよびモノクロの高解像度モニタを採用し
ているので、多くのイメージ情報を高速度に処理する機
能が必要になる。
可能なアスキー（ＡＳＣＩＩ）ターミナルの代りに、１
０００ｐｉｘｅｌ Ｘ １０００ｐｉｘｅｌの解像度を
有するカラーおよびモノクロの高解像度モニタを採用し
ているので、多くのイメージ情報を高速度に処理する機
能が必要になる。
このようなイメージ処理機能のうちの１つとして、ＢＩ
ＴＢＬＴ（ＢＩＴ Ｂｏｕｎｄａｒｙ Ｂｌｏｃｋ Ｔ
ｒａｎｓｆｅｒ）機能、すなわち、多数のメモリで構成
されたビットマツプの特定な領域を他の領域に移す機能
がある。
ＴＢＬＴ（ＢＩＴ Ｂｏｕｎｄａｒｙ Ｂｌｏｃｋ Ｔ
ｒａｎｓｆｅｒ）機能、すなわち、多数のメモリで構成
されたビットマツプの特定な領域を他の領域に移す機能
がある。
ワークステーションでは、このようなりＩＴＢＬ丁機能
を用いて、ウィンド機能、またはＣＡＤ （Ｃｏｍｐｕ
ｔｅｒＡｉｄｅｄ Ｄｅｓｉｇｎ）等の応用プログラム
でのグラフィック機能が実現され、このＢＩＴＢＬＴ機
能を行う処理速度は、ワークステーションの全般的性能
を決定する重要な要因である。一般的に、これに対する
処理速度を向上させるため、ワークステーションでは、
専用グラフィックプロセッサを利用している。
を用いて、ウィンド機能、またはＣＡＤ （Ｃｏｍｐｕ
ｔｅｒＡｉｄｅｄ Ｄｅｓｉｇｎ）等の応用プログラム
でのグラフィック機能が実現され、このＢＩＴＢＬＴ機
能を行う処理速度は、ワークステーションの全般的性能
を決定する重要な要因である。一般的に、これに対する
処理速度を向上させるため、ワークステーションでは、
専用グラフィックプロセッサを利用している。
しかし、従来のメモリはバイト単位の文字情報を処理す
るのに適したタイプのものとともに発達してきたので、
このようなメモリでビットマツプを構成する場合、ＣＰ
Ｕ（Ｃｅｎｔｒａｌ ＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）
またはグラフィック専用プロセッサは、同一のアドレス
に対して、同時に、８ビットまたは１６ビットのデータ
を取り扱うことができる。そして、必要なデータを取り
出す場合、ＣＰＵまたはグラフィックプロセッサは、８
ビットまたは１６ビットのデータを左または右にシフト
して必要なデータを取り出さなければならなかった。処
理過程が煩わしいので、処理速度および全般的な処理効
率が低下するという問題点があった。
るのに適したタイプのものとともに発達してきたので、
このようなメモリでビットマツプを構成する場合、ＣＰ
Ｕ（Ｃｅｎｔｒａｌ ＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）
またはグラフィック専用プロセッサは、同一のアドレス
に対して、同時に、８ビットまたは１６ビットのデータ
を取り扱うことができる。そして、必要なデータを取り
出す場合、ＣＰＵまたはグラフィックプロセッサは、８
ビットまたは１６ビットのデータを左または右にシフト
して必要なデータを取り出さなければならなかった。処
理過程が煩わしいので、処理速度および全般的な処理効
率が低下するという問題点があった。
〔従来の技術］
第１ａ図は従来の８ビットメモリにより構成されたビッ
トマツプでのＢＩＴＢＬＴ処理のフローを示す図である
。
トマツプでのＢＩＴＢＬＴ処理のフローを示す図である
。
ここで、縦の破線は８ビットで構成されるバイトの区分
を示す。１は８ビットデータＤ、２はデータＤのアドレ
スａａａａに該当する部分、３はデータＤのアドレス（
ａａａａ＋ ｌ ）に該当する部分、４はアドレスａａ
ａａ、５はアドレス（ａａａａ＋１）、６はアドレスｂ
ｂｂｂを示す。
を示す。１は８ビットデータＤ、２はデータＤのアドレ
スａａａａに該当する部分、３はデータＤのアドレス（
ａａａａ＋ ｌ ）に該当する部分、４はアドレスａａ
ａａ、５はアドレス（ａａａａ＋１）、６はアドレスｂ
ｂｂｂを示す。
第１ａ図は、従来のメモリ素子、すなわち、６４に×１
または２５ＫＸ１等のメモリ素子で構成され、イメージ
を表示し、イメージ情報を格納するためのビットマツプ
を示す。このようなビットマツプを制御するＣＰＵやグ
ラフィック専用プロセッサは、１つのアドレスに該当す
る８ビットの整数倍のデータを、−度に処理するように
設計され、ビットマツプの領域Ａのデータ１を領域Ｂに
ＢＩＴＢＬＴする場合、次のような過程を経ることにな
る。
または２５ＫＸ１等のメモリ素子で構成され、イメージ
を表示し、イメージ情報を格納するためのビットマツプ
を示す。このようなビットマツプを制御するＣＰＵやグ
ラフィック専用プロセッサは、１つのアドレスに該当す
る８ビットの整数倍のデータを、−度に処理するように
設計され、ビットマツプの領域Ａのデータ１を領域Ｂに
ＢＩＴＢＬＴする場合、次のような過程を経ることにな
る。
まず、ＣＰＵまたはグラフィック専用プロセッサは、領
域Ａでアドレスａａａａ （４）の８ビットのデータを
読み出し、レジスタＸに格納し、格納されたデータを左
方に６ビットだけシフトし、残りの２ビットのデータ（
２）を再びレジスタＸに格納する。
域Ａでアドレスａａａａ （４）の８ビットのデータを
読み出し、レジスタＸに格納し、格納されたデータを左
方に６ビットだけシフトし、残りの２ビットのデータ（
２）を再びレジスタＸに格納する。
次にアドレス（ａａａａ＋１） （５）の８ビットデー
クを読み出し、レジスタＹに格納し、この格納されたデ
ータを右方に２ビットだけシフトさせ、残りの６ビット
デーク（３）を再びレジスタＹに格納する。そして、レ
ジスタＸとレジスタＹに格納されたデータをＯＲ処理し
、レジスタＺに格納し、この格納されたレジスタＺのデ
ータ（１）を領域Ｂのアドレスｂｂｂｂ （６）に書き
込む。
クを読み出し、レジスタＹに格納し、この格納されたデ
ータを右方に２ビットだけシフトさせ、残りの６ビット
デーク（３）を再びレジスタＹに格納する。そして、レ
ジスタＸとレジスタＹに格納されたデータをＯＲ処理し
、レジスタＺに格納し、この格納されたレジスタＺのデ
ータ（１）を領域Ｂのアドレスｂｂｂｂ （６）に書き
込む。
ついで、アドレスａａａａ（４）とアトｌｚ スｂｂｂ
ｂ （６）とをそれぞれ１番地だけ増加させた後、同様
の過程を繰り返し、領域Ａのデータを領域Ｂに全て移す
。
ｂ （６）とをそれぞれ１番地だけ増加させた後、同様
の過程を繰り返し、領域Ａのデータを領域Ｂに全て移す
。
従って、従来のメモリを用いてイメージ処理をする過程
には、データをシフトする過程と、データをレジスタに
一時的に格納する過程と、再び、データを合成する過程
を含むので、処理速度が下り、全体の効率が低下すると
いう問題点があった。
には、データをシフトする過程と、データをレジスタに
一時的に格納する過程と、再び、データを合成する過程
を含むので、処理速度が下り、全体の効率が低下すると
いう問題点があった。
本発明は、このような問題点を解決するためになされた
もので、その目的とするところは、既存の多重化された
アドレス入力と非多重化されたアドレス入力を有する２
つのタイプのメモリ装置に、アドレス制御機能を付加し
た新しいメモリ装置を用い、ビットマツプを形成し、領
域Ａから領域ＢにＢＩＴＢＬＴする場合、領域Ａにある
近傍のアドレスに該当する８ビットまたは８ビットの整
数倍のデータを一度に読み出すとともに、これと同様の
方法で、−度に書き込むことにより、データの読出／書
込回数が少なくなり、ＣＰＵまたはグラフィック専用プ
ロセッサのレジスタ内部でシフト演算が全く不要になり
、ＢＩＴＢＬＴ処理速度を速くするとともに、全体のイ
メージ処理効率を増大させることにある。
もので、その目的とするところは、既存の多重化された
アドレス入力と非多重化されたアドレス入力を有する２
つのタイプのメモリ装置に、アドレス制御機能を付加し
た新しいメモリ装置を用い、ビットマツプを形成し、領
域Ａから領域ＢにＢＩＴＢＬＴする場合、領域Ａにある
近傍のアドレスに該当する８ビットまたは８ビットの整
数倍のデータを一度に読み出すとともに、これと同様の
方法で、−度に書き込むことにより、データの読出／書
込回数が少なくなり、ＣＰＵまたはグラフィック専用プ
ロセッサのレジスタ内部でシフト演算が全く不要になり
、ＢＩＴＢＬＴ処理速度を速くするとともに、全体のイ
メージ処理効率を増大させることにある。
このような目的を達成するため、本発明は、多重化され
ないアドレス入力ポート、１ビットデータの入力および
出力ポート、データ読み出しおよび書き込み状態を区別
するためのＲ／Ｗ入力ポート、データ書き込みを許可す
るＷＥ入力ポート、および電源入力ポートを有するメモ
リ装置９を含むアドレス制御機能を備えたメモリ装置に
おいて、前記メモリ装置９はその前端にアドレス制御入
力ＡＣポートと、アドレス入力ポートと、アドレス演算
器８とを有するアドレス制御手段１０を備え、前記アド
レス制御手段１０に印加されるアドレス入力およびアド
レス制御入力ＡＣの値を前記アドレス演算器により加算
し、この加算結果を前記メモリ装置９のアドレス信号と
して入力するように構成したことを特徴とする。
ないアドレス入力ポート、１ビットデータの入力および
出力ポート、データ読み出しおよび書き込み状態を区別
するためのＲ／Ｗ入力ポート、データ書き込みを許可す
るＷＥ入力ポート、および電源入力ポートを有するメモ
リ装置９を含むアドレス制御機能を備えたメモリ装置に
おいて、前記メモリ装置９はその前端にアドレス制御入
力ＡＣポートと、アドレス入力ポートと、アドレス演算
器８とを有するアドレス制御手段１０を備え、前記アド
レス制御手段１０に印加されるアドレス入力およびアド
レス制御入力ＡＣの値を前記アドレス演算器により加算
し、この加算結果を前記メモリ装置９のアドレス信号と
して入力するように構成したことを特徴とする。
また、本発明は、上位および下位のアドレスがそれぞれ
入力されるアドレス入力ポート、上位および下位アドレ
スをそれぞれ区別するための行アドレス選択信号（ＲＡ
Ｓ）入力ポートと列アドレス選択信号（ＣＡＳ）入力ポ
ート、１ビットデータの入力および出力ポート、データ
読み出しおよび書き込み状態を区別するためのＲ／Ｗ入
力ポート、データ書き込みを許可するＷＥ入力ポート、
および電源入力ポートを有するメモリ装置１２を含むア
ドレス制御機能を備えたメモリ装置において、前記メモ
リ装置１２は、その前端にアドレス制御入力ＡＣポート
、行アドレス選択信号（ＲＡＳ）入力ポート、アドレス
入力ポート、およびアドレス演算器１３からなるアドレ
ス制御手段１４を備え、かつ、アドレス制御手段１４に
印加される行アドレスおよびアドレス制御入力ＡＣの値
を前記アドレス演算器１３により加算し、その加算結果
を行アドレス選択信号（ＲＡＳ）により前記メモリ装置
１２に行アドレスとして入力し、その際発生するキャリ
をラッチした後、列アドレスが演算器１３に入力される
時、列アドレスと加算し、その加算結果を列アドレス選
択信号（ＣＡＳ）により、前記メモリ装置１２に列アド
レスとして入力するように構成したことを特徴とする。
入力されるアドレス入力ポート、上位および下位アドレ
スをそれぞれ区別するための行アドレス選択信号（ＲＡ
Ｓ）入力ポートと列アドレス選択信号（ＣＡＳ）入力ポ
ート、１ビットデータの入力および出力ポート、データ
読み出しおよび書き込み状態を区別するためのＲ／Ｗ入
力ポート、データ書き込みを許可するＷＥ入力ポート、
および電源入力ポートを有するメモリ装置１２を含むア
ドレス制御機能を備えたメモリ装置において、前記メモ
リ装置１２は、その前端にアドレス制御入力ＡＣポート
、行アドレス選択信号（ＲＡＳ）入力ポート、アドレス
入力ポート、およびアドレス演算器１３からなるアドレ
ス制御手段１４を備え、かつ、アドレス制御手段１４に
印加される行アドレスおよびアドレス制御入力ＡＣの値
を前記アドレス演算器１３により加算し、その加算結果
を行アドレス選択信号（ＲＡＳ）により前記メモリ装置
１２に行アドレスとして入力し、その際発生するキャリ
をラッチした後、列アドレスが演算器１３に入力される
時、列アドレスと加算し、その加算結果を列アドレス選
択信号（ＣＡＳ）により、前記メモリ装置１２に列アド
レスとして入力するように構成したことを特徴とする。
本発明では、このように構成したので、ＢＩＴＢＬＴ処
理時間が短縮され、全体のイメージ処理効果が一層向上
し、ワークステーションのウィンド機能やグラフィック
等の機能がより一層向上する。
理時間が短縮され、全体のイメージ処理効果が一層向上
し、ワークステーションのウィンド機能やグラフィック
等の機能がより一層向上する。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
図において、７はアドレス（ｂｂｂｂ＋１）、８，１３
はアドレス演算器、９，１２は従来のメモリ装置、１０
、１４はアドレス制御手段、１１は公知のメモリ装置、
１５は加算器、１６は芥遅延回路、１７．１８．１９は
時間間隔、ＡＣはアドレス制御入力、ＷＥは書込可能（
Ｗｒｉｔｅ Ｅｎａｂｌｅ）制御入力、 Ｒ／Ｗは読出
／書込、ＲＡＳは行アドレス選択入力 （Ｒｏｗ ａｄ
ｄｒｅｓｓＳｅｌｅｃｔ）、 ＣＡＳは列アドレス選択
入力 （ＣｏｌｕｍｎＡｄｄｒｅｓｓ ５ｅｌｅｃｔ）
である。
はアドレス演算器、９，１２は従来のメモリ装置、１０
、１４はアドレス制御手段、１１は公知のメモリ装置、
１５は加算器、１６は芥遅延回路、１７．１８．１９は
時間間隔、ＡＣはアドレス制御入力、ＷＥは書込可能（
Ｗｒｉｔｅ Ｅｎａｂｌｅ）制御入力、 Ｒ／Ｗは読出
／書込、ＲＡＳは行アドレス選択入力 （Ｒｏｗ ａｄ
ｄｒｅｓｓＳｅｌｅｃｔ）、 ＣＡＳは列アドレス選択
入力 （ＣｏｌｕｍｎＡｄｄｒｅｓｓ ５ｅｌｅｃｔ）
である。
第２図はメモリ装置の構成を示す。メモリ装置は従来の
メモリ装置９に接続されたアドレス制御手段１０を有し
、メモリ装置９は、多重化されないアドレス入力、アド
レス制御入力ＡＣ１１ビットデータの入力および出力、
データの読み出しおよび書き込み状態を指示するＲ／Ｗ
人カ、メモリに書き込み可能にするＷＥ入力、および電
源入力を有する。
メモリ装置９に接続されたアドレス制御手段１０を有し
、メモリ装置９は、多重化されないアドレス入力、アド
レス制御入力ＡＣ１１ビットデータの入力および出力、
データの読み出しおよび書き込み状態を指示するＲ／Ｗ
人カ、メモリに書き込み可能にするＷＥ入力、および電
源入力を有する。
２
このように構成されたメモリ装置において、アドレス制
御手段１０は、アドレス制御入力信号ＡＣと、入力され
たアドレスＡ。−ＡＮとを加算して得られるアドレスＡ
。′ＡＮ’ を、実際のアドレスとし、データをメモリ
に書き込み、イメージ処理に好適なメモリ装置を提供す
る。
御手段１０は、アドレス制御入力信号ＡＣと、入力され
たアドレスＡ。−ＡＮとを加算して得られるアドレスＡ
。′ＡＮ’ を、実際のアドレスとし、データをメモリ
に書き込み、イメージ処理に好適なメモリ装置を提供す
る。
第１図（ｂ）に示したデータのＢＩＴＢＬＴ処理のフロ
ーチャートを参照して、ビットマツプの領域Ａから領域
Ｂにデータを移動させる時の動作を説明する。
ーチャートを参照して、ビットマツプの領域Ａから領域
Ｂにデータを移動させる時の動作を説明する。
ＣＰＵまたは専用グラフィックプロセッサは、データ１
のアドレスａａａａ （４）に割り当てられた部分２と
データＤ（１）のアドレス（ａａａａ＋１） （５）に
割当てられた残りの部分３を一度に読出し、レジスタＸ
に格納し、この格納されたデータにより、上位２ビット
はＢ領域のアドレスｂｂｂｂ（６）に、残りの下位６ビ
ットはアドレス（ｂｂｂｂ＋１） （７）に書き込み、
その後、アドレスａａａａ（４）とアドレスｂｂｂｂ（
６）を各々１番地ずつ増加させ、領域Ａのデータが領域
Ｂに全部移動するまで、この過程を繰り返す。
のアドレスａａａａ （４）に割り当てられた部分２と
データＤ（１）のアドレス（ａａａａ＋１） （５）に
割当てられた残りの部分３を一度に読出し、レジスタＸ
に格納し、この格納されたデータにより、上位２ビット
はＢ領域のアドレスｂｂｂｂ（６）に、残りの下位６ビ
ットはアドレス（ｂｂｂｂ＋１） （７）に書き込み、
その後、アドレスａａａａ（４）とアドレスｂｂｂｂ（
６）を各々１番地ずつ増加させ、領域Ａのデータが領域
Ｂに全部移動するまで、この過程を繰り返す。
このようにすることにより、データのＲ／Ｗの回数が少
なくなり、ＣＰＵやグラフィック専用プロセッサ内部の
シフト演算が全く不要になり、ＢＩＴＢＬＴの処理速度
が相当速くなる。
なくなり、ＣＰＵやグラフィック専用プロセッサ内部の
シフト演算が全く不要になり、ＢＩＴＢＬＴの処理速度
が相当速くなる。
第３図は既存の装置１２にアドレス制御手段１４を付加
して構成されたメモリ装置の構成を示す。
して構成されたメモリ装置の構成を示す。
装置１２は、多重化されたアドレスが上位および下位に
分けて入力され、これら行アドレス選択入力（ＲＡＳ）
および列アドレス選択入力（ＣＡＳ）の信号によってこ
れらアドレスが認識され、１ビットのデータの入力およ
び出力、データの読み出しおよび書き込み状態を指示す
るＲ／Ｗ入力、メモリ１１にデータ書込を可能にする書
込可能制御入力（ＷＥ）、電源入力を有する。この場合
、入力されたＡＯＡＮのアドレス入力は、ＲＡＳおよび
ＣＡＳ信号によりメモリ１１に２回印加されるが、ＲＡ
Ｓ信号以前に入力されたアドレス入力（ＡＯ−ＡＮ）と
制御入力（ＡＣ）は、アドレス演算器１３によって加算
された後、ＲＡＳ信号により、ＡＯ′ＡＮ′ とじて公
知のメモリ１１に入力される。
分けて入力され、これら行アドレス選択入力（ＲＡＳ）
および列アドレス選択入力（ＣＡＳ）の信号によってこ
れらアドレスが認識され、１ビットのデータの入力およ
び出力、データの読み出しおよび書き込み状態を指示す
るＲ／Ｗ入力、メモリ１１にデータ書込を可能にする書
込可能制御入力（ＷＥ）、電源入力を有する。この場合
、入力されたＡＯＡＮのアドレス入力は、ＲＡＳおよび
ＣＡＳ信号によりメモリ１１に２回印加されるが、ＲＡ
Ｓ信号以前に入力されたアドレス入力（ＡＯ−ＡＮ）と
制御入力（ＡＣ）は、アドレス演算器１３によって加算
された後、ＲＡＳ信号により、ＡＯ′ＡＮ′ とじて公
知のメモリ１１に入力される。
アドレス演算器１３によりアドレスが加算されてキャリ
が発生する場合、このキャリは演算器１３のフリップフ
ロップに格納されて、ＣＡＳ信号以前に入力されるアド
レスと加算された後、この加算された結果がＣＡＳ信号
によりアドレスＡ。’ −Ａ、′ としてメモリ１１に
入力される。
が発生する場合、このキャリは演算器１３のフリップフ
ロップに格納されて、ＣＡＳ信号以前に入力されるアド
レスと加算された後、この加算された結果がＣＡＳ信号
によりアドレスＡ。’ −Ａ、′ としてメモリ１１に
入力される。
例えば、アドレス入力としてＦＦＨのアドレスが入力さ
れ、ＡＣ入力が「１」である場合、ＯＯＨアドレスがＲ
ＡＳ信号に従い、メモリ１１に入力され、この時、キャ
リが発生する。アドレス入力が５５８である場合は、５
６Ｈがキャリと加算され、ＣＡＳの信号によって、メモ
リ１１に入力される。
れ、ＡＣ入力が「１」である場合、ＯＯＨアドレスがＲ
ＡＳ信号に従い、メモリ１１に入力され、この時、キャ
リが発生する。アドレス入力が５５８である場合は、５
６Ｈがキャリと加算され、ＣＡＳの信号によって、メモ
リ１１に入力される。
第４図は多重化されたアドレス入力を有するメモリ装置
でのアドレス制御手段１４の構成を示し、第５図はこの
アドレス制御手段１４の動作タイミングを示す。
でのアドレス制御手段１４の構成を示し、第５図はこの
アドレス制御手段１４の動作タイミングを示す。
図において、１５は加算器、２０はラッチ、１６はＲＡ
Ｓ遅延回路、１７はアドレス入力が入力され、ＡＣが入
力されるまでの時間、１８はＲＡＳ信号とＲＡＳ遅延回
路１６の出力信号との時間差、１９は加算器１５により
入力アドレスが加算されＣＡＳ信号が印加されるまでの
遅延時間である。
Ｓ遅延回路、１７はアドレス入力が入力され、ＡＣが入
力されるまでの時間、１８はＲＡＳ信号とＲＡＳ遅延回
路１６の出力信号との時間差、１９は加算器１５により
入力アドレスが加算されＣＡＳ信号が印加されるまでの
遅延時間である。
アドレス演算器１３は入力アドレスを制御するもので、
行アドレス選択信号ＲＡＳの遅延のためのＲＡＳ遅延回
路１６、アドレス制御入力（ＡＣ）とＲＡＳ遅延回路１
６の出力を入力して論理積を行うＡＮＤゲート２２、入
力データが遅延回路前端のＲＡＳ信号の立ち下りにより
トリガーされるラッチ回路２０、ＲＡＳ遅延回路の出力
信号を反転させこの反転出力とラッチ回路２０の出力の
論理積をとるＡＮＤゲート２３、この２つのＡＮＤゲー
トの出力信号を入力して論理和をとるＯＲゲート２４、
このＯＲゲートを通った１ビットの入力と（Ｎ＋１）ビ
ットのアドレス入力を加算して（Ｎ＋１）ビットを出力
し、１ビットのキャリを出力する加算器１５により構成
されている。
行アドレス選択信号ＲＡＳの遅延のためのＲＡＳ遅延回
路１６、アドレス制御入力（ＡＣ）とＲＡＳ遅延回路１
６の出力を入力して論理積を行うＡＮＤゲート２２、入
力データが遅延回路前端のＲＡＳ信号の立ち下りにより
トリガーされるラッチ回路２０、ＲＡＳ遅延回路の出力
信号を反転させこの反転出力とラッチ回路２０の出力の
論理積をとるＡＮＤゲート２３、この２つのＡＮＤゲー
トの出力信号を入力して論理和をとるＯＲゲート２４、
このＯＲゲートを通った１ビットの入力と（Ｎ＋１）ビ
ットのアドレス入力を加算して（Ｎ＋１）ビットを出力
し、１ビットのキャリを出力する加算器１５により構成
されている。
第６図は新しいメモリ方式を有する８個のメモリにより
構成されたビットマツプを示す。各メモリに入力された
ＡＣ□ ＡＣ？のデータに従い、アドレスＡ。−ＡＮ
とアドレス入力 ＡＮや、に、８ビットのデータがデ
ータバスにロードされ、ＣＰＵやグラフィック専用プロ
セッサはこのデータを前述した過程を経てＢＩＴＢＬＴ
する。
構成されたビットマツプを示す。各メモリに入力された
ＡＣ□ ＡＣ？のデータに従い、アドレスＡ。−ＡＮ
とアドレス入力 ＡＮや、に、８ビットのデータがデ
ータバスにロードされ、ＣＰＵやグラフィック専用プロ
セッサはこのデータを前述した過程を経てＢＩＴＢＬＴ
する。
以上説明したように、本発明によれば、上記のように構
成したので、次のような特有の効果がある。
成したので、次のような特有の効果がある。
（１）従来のメモリ装置を用いてビットマツプを構成し
た場合に比べてＢＩＴＢＬＴ処理時間が一層短縮される
。定量的に分析してメモリのＲ／Ｗの周期を３００ｎｓ
とし、同時に、１６ｐｉｘｅｌを読み出すか、あるいは
書き込みができるようにビットマツプを構成した場合、
１ｐｉｘｅｌのＢＩＴＢＬＴ時に要する時間は、１００
０Ｘ １０００ｐｉｘｅｌの高解像度を有するモニタを
１秒間に２５回アップデート（ｕｐ ｄａｔｅ）できる
速度である。
た場合に比べてＢＩＴＢＬＴ処理時間が一層短縮される
。定量的に分析してメモリのＲ／Ｗの周期を３００ｎｓ
とし、同時に、１６ｐｉｘｅｌを読み出すか、あるいは
書き込みができるようにビットマツプを構成した場合、
１ｐｉｘｅｌのＢＩＴＢＬＴ時に要する時間は、１００
０Ｘ １０００ｐｉｘｅｌの高解像度を有するモニタを
１秒間に２５回アップデート（ｕｐ ｄａｔｅ）できる
速度である。
（２）従来のメモリを用いたイメージ処理方式よりも全
体のイメージ処理効果が一層向上し、ワークステーショ
ンのウィンド機能やグラフィック機能等の性能がより一
層向上する。
体のイメージ処理効果が一層向上し、ワークステーショ
ンのウィンド機能やグラフィック機能等の性能がより一
層向上する。
以上述べたように、本発明はＢＩＴＢＬＴ等のイメージ
処理において、従来のメモリ装置にアドレス制御機能実
現手段を付加して、バイト単位の文字情報処理に適切に
構成された従来メモリ装置を用いた場合発生する処理速
度の低下と効率低下等の問題点を解決しイメージ処理に
好適なメモリ装置として実用性とその性能が優れた発明
といえる。
処理において、従来のメモリ装置にアドレス制御機能実
現手段を付加して、バイト単位の文字情報処理に適切に
構成された従来メモリ装置を用いた場合発生する処理速
度の低下と効率低下等の問題点を解決しイメージ処理に
好適なメモリ装置として実用性とその性能が優れた発明
といえる。
第１図は従来の８ビットメモリにより構成されるビット
マツプにおけるＢＩＴＢＬＴ処理と、本発明によるビッ
トマツプにおけるＢＩ丁ＢＬＴ処理を説明する説明図、 第２図は多重化されない入力を有するメモリ装置の構成
を示す図、 第３図は多重化された入力を有するメモリ装置の構成を
示す図、 第４図はアドレス制御手段の一例を示すプロツユ ９ り図、 第５図は第４図示のアドレス制御手段の動作を説明する
ためのタイミング図、 第６図は本発明によるビットマツプの構成を示す図であ
る。 ８．１３・・・アドレス演算器、 １０、１４・・・アドレス制御手段、 １６・・・ＲＡＳ遅延回路。 ０ 特開平３ ４００７２ （７）
マツプにおけるＢＩＴＢＬＴ処理と、本発明によるビッ
トマツプにおけるＢＩ丁ＢＬＴ処理を説明する説明図、 第２図は多重化されない入力を有するメモリ装置の構成
を示す図、 第３図は多重化された入力を有するメモリ装置の構成を
示す図、 第４図はアドレス制御手段の一例を示すプロツユ ９ り図、 第５図は第４図示のアドレス制御手段の動作を説明する
ためのタイミング図、 第６図は本発明によるビットマツプの構成を示す図であ
る。 ８．１３・・・アドレス演算器、 １０、１４・・・アドレス制御手段、 １６・・・ＲＡＳ遅延回路。 ０ 特開平３ ４００７２ （７）
Claims (3)
- （１）多重化されないアドレス入力ポート、１ビットデ
ータの入力および出力ポート、データ読み出しおよび書
き込み状態を区別するためのＲ／Ｗ入力ポート、データ
書き込みを許可するＷＥ入力ポート、および電源入力ポ
ートを有するメモリ装置９を含むアドレス制御機能を備
えたメモリ装置において、 前記メモリ装置９はその前端にアドレス制御入力ＡＣポ
ートと、アドレス入力ポートと、アドレス演算器８とを
有するアドレス制御手段１０を備え、前記アドレス制御
手段１０に印加されるアドレス入力およびアドレス制御
入力ＡＣの値を前記アドレス演算器により加算し、この
加算結果を前記メモリ装置９のアドレス信号として入力
するように構成したことを特徴とするアドレス制御機能
を備えたメモリ装置。 - （２）上位および下位のアドレスがそれぞれ入力される
アドレス入力ポート、上位および下位アドレスをそれぞ
れ区別するための行アドレス選択信号（＠ＲＡＳ＠）入
力ポートと列アドレス選択信号（＠ＣＡＳ＠）入力ポー
ト、１ビットデータの入力および出力ポート、データ読
み出しおよび書き込み状態を区別するためのＲ／Ｗ入力
ポート、データ書き込みを許可するＷＥ入力ポート、お
よび電源入力ポートを有するメモリ装置１２を含むアド
レス制御機能を備えたメモリ装置において、 前記メモリ装置１２は、その前端にアドレス制御入力Ａ
Ｃポート、行アドレス選択信号（＠ＲＡＳ＠）入力ポー
ト、アドレス入力ポート、およびアドレス演算器１３か
らなるアドレス制御手段１４を備え、かつ、アドレス制
御手段１４に印加される行アドレスおよびアドレス制御
入力ＡＣの値を前記アドレス演算器１３により加算し、
その加算結果を行アドレス選択信号（＠ＲＡＳ＠）によ
り前記メモリ装置１２に行アドレスとして入力し、その
際発生するキャリをラッチした後、列アドレスが演算器
１３に入力される時、列アドレスと加算し、その加算結
果を列アドレス選択信号（＠ＣＡＳ＠）により、前記メ
モリ装置１２に列アドレスとして入力するように構成し
たことを特徴とするアドレス制御機能を備えたメモリ装
置。 - （３）請求項２において、前記アドレス演算器１３は、
行アドレス選択信号（＠ＲＡＳ＠）を遅延するための＠
ＲＡＳ＠遅延回路１６と、アドレス制御入力ＡＣと前記
遅延回路１６の出力の論理積を求めるＡＮＤ論理手段と
、出力データが前記遅延回路１６前端の＠ＲＡＳ＠信号
の立ち下がりによりトリガーされるラッチ回路２０と、
前記遅延回路１６の出力を反転させた値とラッチ回路２
０出力の論理積を求めるＡＮＤ論理手段と、前記２つの
ＡＮＤ論理手段の出力信号の論理和を求めるＯＲ論理手
段と、（Ｎ＋１）ビットの入力と１ビットの入力を加算
し、（Ｎ＋１）ビットの出力と１ビットのキャリとして
出力する加算器１５とにより構成したことを特徴とする
アドレス制御機能を備えたメモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1988-17365 | 1988-12-23 | ||
| KR1019880017365A KR910004262B1 (ko) | 1988-12-23 | 1988-12-23 | 어드레스 제어기능을 갖춘 메모리장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0340072A true JPH0340072A (ja) | 1991-02-20 |
Family
ID=19280615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1329773A Pending JPH0340072A (ja) | 1988-12-23 | 1989-12-21 | アドレス制御機能を備えたメモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5058064A (ja) |
| JP (1) | JPH0340072A (ja) |
| KR (1) | KR910004262B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101705490B1 (ko) * | 2016-08-05 | 2017-02-09 | 배영진 | 낚시용 다목적 앞치마 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5251174A (en) * | 1992-06-12 | 1993-10-05 | Acer Incorporated | Memory system |
| US9235452B2 (en) * | 2010-02-05 | 2016-01-12 | Microsoft Technology Licensing, Llc | Graphics remoting using augmentation data |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2577724B2 (ja) * | 1986-07-31 | 1997-02-05 | 三菱電機株式会社 | 半導体記憶装置 |
-
1988
- 1988-12-23 KR KR1019880017365A patent/KR910004262B1/ko not_active IP Right Cessation
-
1989
- 1989-12-21 JP JP1329773A patent/JPH0340072A/ja active Pending
- 1989-12-22 US US07/455,277 patent/US5058064A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101705490B1 (ko) * | 2016-08-05 | 2017-02-09 | 배영진 | 낚시용 다목적 앞치마 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910004262B1 (ko) | 1991-06-25 |
| KR900010568A (ko) | 1990-07-07 |
| US5058064A (en) | 1991-10-15 |
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