JPH02105264A - 図形データ処理用メモリー装置 - Google Patents
図形データ処理用メモリー装置Info
- Publication number
- JPH02105264A JPH02105264A JP63259171A JP25917188A JPH02105264A JP H02105264 A JPH02105264 A JP H02105264A JP 63259171 A JP63259171 A JP 63259171A JP 25917188 A JP25917188 A JP 25917188A JP H02105264 A JPH02105264 A JP H02105264A
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- 238000000034 method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
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- Memory System (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、特に図形データを取扱うデータ処理用装置に
適したメモリー装置に関する。
適したメモリー装置に関する。
(従来技術)
(:AO/CAM等の図形データを処理する装置におい
ては、第5図に示したように、ランダムアクセスメモリ
ー部Aと、シリアルアクセスメモリー部Bを備えたメモ
リー装置を用い、図形データの書込みに際゛してはラン
ダムアクセスメモリー部Aの入出力ポートCを使用し、
また読出し時にはシリアルアクセスメモリー部at介す
るように構成されている。
ては、第5図に示したように、ランダムアクセスメモリ
ー部Aと、シリアルアクセスメモリー部Bを備えたメモ
リー装置を用い、図形データの書込みに際゛してはラン
ダムアクセスメモリー部Aの入出力ポートCを使用し、
また読出し時にはシリアルアクセスメモリー部at介す
るように構成されている。
すなわち、いま、ランダムアクセスメモリー部に図形°
データが格納されている場合、読出し動作は、行アドレ
スデコーダFによりランダムアクセスメモリー部への特
定行を選択し、この1行分の画像データをバスD!介し
てシリアルアクセスメモリー部Bに一旦転送して、ここ
に供給されているクロックEによって出力ボートGがら
出力し、またランダムアクセスメモリー部Aへの書込み
動作は、行アドレスデコーダFにより選択した行にシリ
アルアクセスメモリー部Bから転送するという手法が用
いられでいる。
データが格納されている場合、読出し動作は、行アドレ
スデコーダFによりランダムアクセスメモリー部への特
定行を選択し、この1行分の画像データをバスD!介し
てシリアルアクセスメモリー部Bに一旦転送して、ここ
に供給されているクロックEによって出力ボートGがら
出力し、またランダムアクセスメモリー部Aへの書込み
動作は、行アドレスデコーダFにより選択した行にシリ
アルアクセスメモリー部Bから転送するという手法が用
いられでいる。
ところで、このランダムアクセスメモリー部Aの内容の
消去は、特定のデータ“0”又は“1″をランダムアク
セスメモリー部Aの全ての領域に格納させることである
が、このための手法として、ランダムアクセスメモリー
部Aの入出力ボートCを使用することも考えられるが、
通常は、シリアルアクセスメモリー部Bの全部のセルに
“O”もしくは“1”のいずれかを−旦格納し、次いで
これをランダムアクセスメモリー部への各行に転送する
という方式が採用されている。
消去は、特定のデータ“0”又は“1″をランダムアク
セスメモリー部Aの全ての領域に格納させることである
が、このための手法として、ランダムアクセスメモリー
部Aの入出力ボートCを使用することも考えられるが、
通常は、シリアルアクセスメモリー部Bの全部のセルに
“O”もしくは“1”のいずれかを−旦格納し、次いで
これをランダムアクセスメモリー部への各行に転送する
という方式が採用されている。
すなわち、ランダムアクセスメモリー部A全面(こ格納
されでいる図形データを消去するため、ランダムアクセ
スメモリー部Aの入出力ボートCを介して特定データ“
0”、もしくは“1”を転送する場合と、シリアルアク
セスメモリー部Bを介して転送する場合について比較す
ると、ランダムアクセスメモリー部への入出力ポートC
を利用したときのセルへのアクセス時間@ 300ns
、ランダムアクセスメモリー部へとシリアルアクセスメ
モリー部B間における転送時間を300ns、シリアル
アクセスメモリー部Bの入出力に要する時間を40ns
と標準的なデータを仮定すると、ランダムアクセスメモ
リー部Aの入出力ボートCt利用しでMXNのセルを消
去するには、300XMxNnsが、シリアルアクセス
メモリー部BにN個の特定信号を書込むのに要する時間
は40XNnsシリアルアクセスメモリー部Bからラン
ダムアクセスメモリー部AにM回の転送を行なうのに要
する時間300XMnsとなるから、40X N・30
0 X Mnsとな・る。
されでいる図形データを消去するため、ランダムアクセ
スメモリー部Aの入出力ボートCを介して特定データ“
0”、もしくは“1”を転送する場合と、シリアルアク
セスメモリー部Bを介して転送する場合について比較す
ると、ランダムアクセスメモリー部への入出力ポートC
を利用したときのセルへのアクセス時間@ 300ns
、ランダムアクセスメモリー部へとシリアルアクセスメ
モリー部B間における転送時間を300ns、シリアル
アクセスメモリー部Bの入出力に要する時間を40ns
と標準的なデータを仮定すると、ランダムアクセスメモ
リー部Aの入出力ボートCt利用しでMXNのセルを消
去するには、300XMxNnsが、シリアルアクセス
メモリー部BにN個の特定信号を書込むのに要する時間
は40XNnsシリアルアクセスメモリー部Bからラン
ダムアクセスメモリー部AにM回の転送を行なうのに要
する時間300XMnsとなるから、40X N・30
0 X Mnsとな・る。
例えば、ランダムアクセスメモリー部Aが64行×64
列のセル構成を採るものであれば前者の方式では、1.
23m5sとなり、また後者の方式によれば0.218
usとなって、シリアルアクセスメモリー部Bt利用し
た消去が5.600程度高速化され、この傾向は、セル
の数が多くなるほど著しくなる。
列のセル構成を採るものであれば前者の方式では、1.
23m5sとなり、また後者の方式によれば0.218
usとなって、シリアルアクセスメモリー部Bt利用し
た消去が5.600程度高速化され、この傾向は、セル
の数が多くなるほど著しくなる。
(解決すべき課題)
ところで、この手法は、ランダムアクセスメモリー部A
の行単位の消去には適用できるか、原理的にセル単位で
の実行が不可能であるため、第6図に示したような図形
データ(斜線の部分)を有する場合に、その一部のブロ
ックHの消去には適用することか出来す、セル単位での
害込みが可能な入出力ボートCからの消去データの書込
みによる方法に頼らざるを得ない、このため、特に部分
消去を多用する図形処理装置にあっては大きな問題とな
っていた。
の行単位の消去には適用できるか、原理的にセル単位で
の実行が不可能であるため、第6図に示したような図形
データ(斜線の部分)を有する場合に、その一部のブロ
ックHの消去には適用することか出来す、セル単位での
害込みが可能な入出力ボートCからの消去データの書込
みによる方法に頼らざるを得ない、このため、特に部分
消去を多用する図形処理装置にあっては大きな問題とな
っていた。
(課題を解決するための手段)
このような問題を解消するため、本発明においては、図
形データを格納するランダムアクセスメモリー部と、前
記メモリー部にデータを入出力するためのシリアルアク
セスメモリー部を備えた装置においで、ランダムアクセ
スメモリー部とシリアルアクセスメモリー部とを、行単
位で論理積演算を行なう論理積演算転送回路手段を介し
て接続した。
形データを格納するランダムアクセスメモリー部と、前
記メモリー部にデータを入出力するためのシリアルアク
セスメモリー部を備えた装置においで、ランダムアクセ
スメモリー部とシリアルアクセスメモリー部とを、行単
位で論理積演算を行なう論理積演算転送回路手段を介し
て接続した。
(作用)
消去を必要とするブロックを構成している各行を行単位
データに直すため、ランダムアクセスメモリー部の部分
的な消去にあってもシリアルアクセスメモリー部により
行単位での消去用データの書込みが可能となり、ランダ
ムアクセスメモリー部入出力ボートからの消去データの
1込みを不要としたことにある。
データに直すため、ランダムアクセスメモリー部の部分
的な消去にあってもシリアルアクセスメモリー部により
行単位での消去用データの書込みが可能となり、ランダ
ムアクセスメモリー部入出力ボートからの消去データの
1込みを不要としたことにある。
(実施例)
そこで、以下に本発明の詳細を図示した実施例に基づい
て詳細に説明する。
て詳細に説明する。
第1図は、本発明の一実施例を示すものであって、図中
符号1は、ランダムアクセスメモリー部で、アドレス入
力ポート2からのアドレスデータを行アドレスデコーダ
3によつ行アドレスとして信号線により受けるとともに
、ランダム入出力ボート4を介してのデータの入出力を
可能ならしめるように構成されている。5は、シリアル
アクセスメモリー部で、データ入力ポートロと出力ポー
ドア、及びバス8を備え、入力ポートロからのデータを
クロック信号9に同期させてバス8、もしくは出力ポー
ドアに転送し、またバス8からのデータを出力ポードア
に転送するように構成されている。
符号1は、ランダムアクセスメモリー部で、アドレス入
力ポート2からのアドレスデータを行アドレスデコーダ
3によつ行アドレスとして信号線により受けるとともに
、ランダム入出力ボート4を介してのデータの入出力を
可能ならしめるように構成されている。5は、シリアル
アクセスメモリー部で、データ入力ポートロと出力ポー
ドア、及びバス8を備え、入力ポートロからのデータを
クロック信号9に同期させてバス8、もしくは出力ポー
ドアに転送し、またバス8からのデータを出力ポードア
に転送するように構成されている。
10は、本発明の特徴部分をなす論理積演算転送回路で
、バス8.11を介してシリアルアクセスメモリー部5
とランダムアクセスメモリー部1に接続され、ランダム
アクセスメモリー部1の特定行からの行データの読出し
と、シリアルアクセスメモリー部5に格納されているデ
ータとの論理積演算を実行し、この演算結果を再び、読
出しをおこなった行に転送するように構成されている。
、バス8.11を介してシリアルアクセスメモリー部5
とランダムアクセスメモリー部1に接続され、ランダム
アクセスメモリー部1の特定行からの行データの読出し
と、シリアルアクセスメモリー部5に格納されているデ
ータとの論理積演算を実行し、この演算結果を再び、読
出しをおこなった行に転送するように構成されている。
第2図は、上述した論理積演算転送回路10の周辺のデ
ータ入出力制御方式の一実施例を示すものであって、図
中符号21.22は、それぞれ第1の制御信号により交
互にON、OFFするバッフ?回路で、バ・ンファ回路
21はバス11を介してランダムアクセスメモリ部1に
、バス23を介して論理積演算転送回路10に接続して
論理演算転送回路23のデータをバス11に出力し、ま
たバッファ回路22はバス]1を介してランダムアクセ
スメモリ部1、及びバス24!介しで後述するバッファ
回路26、及び論理積演算転送回路10に接続しでいる
。
ータ入出力制御方式の一実施例を示すものであって、図
中符号21.22は、それぞれ第1の制御信号により交
互にON、OFFするバッフ?回路で、バ・ンファ回路
21はバス11を介してランダムアクセスメモリ部1に
、バス23を介して論理積演算転送回路10に接続して
論理演算転送回路23のデータをバス11に出力し、ま
たバッファ回路22はバス]1を介してランダムアクセ
スメモリ部1、及びバス24!介しで後述するバッファ
回路26、及び論理積演算転送回路10に接続しでいる
。
図中符号25.26は、第2の制御信号により交互にO
N、OFFするバッファ回路で、それぞれバス8を介し
てシリアルアクセスメモリ部5に接続されている。
N、OFFするバッファ回路で、それぞれバス8を介し
てシリアルアクセスメモリ部5に接続されている。
この実施例においで、いま第2の制御信号によりバッフ
ァ回路25がON状態に設定されると、シリアルアクセ
スメモリ部5がらのデータは、バス8を介してバッフ2
25回路を経由し、論理積演算転送回路10に入力する
。
ァ回路25がON状態に設定されると、シリアルアクセ
スメモリ部5がらのデータは、バス8を介してバッフ2
25回路を経由し、論理積演算転送回路10に入力する
。
一方、第1の制御信号によりバッファ回路22がON状
態に設定されると、ランダムアクセスメモリ部1のデー
タは、バス11を介しでバ・ンファ回路22を経由し、
論理積演算転送回路10に入力する。
態に設定されると、ランダムアクセスメモリ部1のデー
タは、バス11を介しでバ・ンファ回路22を経由し、
論理積演算転送回路10に入力する。
この状態で、ランダムアクセスメモリ部1とシリアルア
クセスメモリ部5に格納されたデータは、それぞれ後述
する論理演N%行われ、ラッチ信号により内部のレジス
タにラッチされ、次いてバス23を介してバッファ回路
21を経由してランダムアクセスメモリ部1に書込まれ
る。
クセスメモリ部5に格納されたデータは、それぞれ後述
する論理演N%行われ、ラッチ信号により内部のレジス
タにラッチされ、次いてバス23を介してバッファ回路
21を経由してランダムアクセスメモリ部1に書込まれ
る。
次に、このように構成した装置の動作を第3図に示した
説明図に基づいて説明する。
説明図に基づいて説明する。
いま、ランダムアクセスメモリー部に第3図(a)に示
したような図形データが格納されでいる状態において、
枠Jにより囲まれたブロック、つまり第3行乃至第5行
目までを第3列乃至第5列目の節回で、特定情報“0”
の書込み、つまり正論理により消去する場合を例に採っ
て説明する。
したような図形データが格納されでいる状態において、
枠Jにより囲まれたブロック、つまり第3行乃至第5行
目までを第3列乃至第5列目の節回で、特定情報“0”
の書込み、つまり正論理により消去する場合を例に採っ
て説明する。
まず、シリアルアクセスメモリー部5の各セル81〜8
8に、消去すべきブロックJを形成しでいる列、この実
施例においては、第3乃至第5列に対応する領*S3〜
S5に消去用データ“0”を、また他の領域Sl、S2
、S6〜S8には“1”を格納する。このような準備を
終えた段階で、消去対象となっている最初の行、この実
施例では第3行目金体のデータを論理積演算転送回路1
oに読出し、これとシリアルアクセスメモリー部5のデ
ータとの論理積演算を実行する。これにより、消去の対
象となっていない部分においては、“1”との論理積が
取られるため、元のデータと同一のデータが生成され、
また消去対象となっている領域では、“0″との論理積
が取られるため、この領域全体のデータが0″となる(
同図I)、このような論理積演算が終了した時点で、こ
の演算結果をランダムアクセスメモリー部1の第3行目
に転送する。
8に、消去すべきブロックJを形成しでいる列、この実
施例においては、第3乃至第5列に対応する領*S3〜
S5に消去用データ“0”を、また他の領域Sl、S2
、S6〜S8には“1”を格納する。このような準備を
終えた段階で、消去対象となっている最初の行、この実
施例では第3行目金体のデータを論理積演算転送回路1
oに読出し、これとシリアルアクセスメモリー部5のデ
ータとの論理積演算を実行する。これにより、消去の対
象となっていない部分においては、“1”との論理積が
取られるため、元のデータと同一のデータが生成され、
また消去対象となっている領域では、“0″との論理積
が取られるため、この領域全体のデータが0″となる(
同図I)、このような論理積演算が終了した時点で、こ
の演算結果をランダムアクセスメモリー部1の第3行目
に転送する。
転送が終了した段階で、論理積演算転送回路10のデー
タを変更することなく(第3図)、ランダムアクセスメ
モリー部1の第4行目のデータを論理積演算転送回路1
0に読出し、シリアルアクセスメモリー部5(こ格納さ
れている前述のデータとの論理積演算を実行しく■)、
この結果をランダムアクセスメモリー部1の第5行に転
送する。
タを変更することなく(第3図)、ランダムアクセスメ
モリー部1の第4行目のデータを論理積演算転送回路1
0に読出し、シリアルアクセスメモリー部5(こ格納さ
れている前述のデータとの論理積演算を実行しく■)、
この結果をランダムアクセスメモリー部1の第5行に転
送する。
このような論理積演算、転送を消去領域に対応する行数
だけ実行することにより(■)、消去が終了する(同図
c)、云うまでもなく、この論理積演算と、この演算結
果の転送に要する時間は、極めて少ないため、入出力ポ
ート4がらの消去用データの入力に比較して極めて短時
間で消去を行なうことができる。
だけ実行することにより(■)、消去が終了する(同図
c)、云うまでもなく、この論理積演算と、この演算結
果の転送に要する時間は、極めて少ないため、入出力ポ
ート4がらの消去用データの入力に比較して極めて短時
間で消去を行なうことができる。
なお、この実施例においては、説明を簡素化するため、
消去領域が矩形状の場合に例を採って説明したが、第4
図に示したように凸状部を有する領域の部分消去にあっ
ても、境界部分で2つの矩形の領域X、Yに分割し、各
矩形に対する消去データをシリアルアクセスメモリー部
に入力して前述と同様の論理積演算、及び転送を実行す
ることにより高速度で消去できることは明らかである。
消去領域が矩形状の場合に例を採って説明したが、第4
図に示したように凸状部を有する領域の部分消去にあっ
ても、境界部分で2つの矩形の領域X、Yに分割し、各
矩形に対する消去データをシリアルアクセスメモリー部
に入力して前述と同様の論理積演算、及び転送を実行す
ることにより高速度で消去できることは明らかである。
また、上述の実施例においては、正論理を例に採って説
明したが、負論理の場合には、消去すべき領域に対応す
るシリアルアクセスメモリー部に消去データとして“1
″を格納することにより同様の作用を奏することは明ら
かである。
明したが、負論理の場合には、消去すべき領域に対応す
るシリアルアクセスメモリー部に消去データとして“1
″を格納することにより同様の作用を奏することは明ら
かである。
(発明の効果)
以上説明したように本発明においてはランダムアクセス
メモリー部とシリアルアクセスメモリー部とをランダム
アクセスメモリー部の行単位でのデータと論理積演算を
行なう論理積演算回路手段を介して接続したので、ラン
ダムアクセスメモリー部の部分的な消去にあってもシリ
アルアクセスメモリー部により行単位での消去用データ
の書込みが可能となって、図形データ処理製雪において
多用される部分消去を高速で実行することができる。
メモリー部とシリアルアクセスメモリー部とをランダム
アクセスメモリー部の行単位でのデータと論理積演算を
行なう論理積演算回路手段を介して接続したので、ラン
ダムアクセスメモリー部の部分的な消去にあってもシリ
アルアクセスメモリー部により行単位での消去用データ
の書込みが可能となって、図形データ処理製雪において
多用される部分消去を高速で実行することができる。
第1図は本発明の一実施例を示す装置のブロック図、第
2図 は論理積演算回路の制御方式を示すブロック図、
第3図(a )(b Xc )はそれぞれ同上装置の動
作を示す説明図、第4図は本発明装置を使用した他の消
去方式を示す説明図、第5.6図はそれぞれ図形処理袋
ゴ用における従来のメモリー装置の一例を示すブロック
図と、動作説明図である。 ]・・・・ランダムアクセスメモリー部3・・・・行ア
ドレスデコーダ 5・・・・シリアルランダムアクセスメモリー部10・
・・・論理積演算転送回路 出願人 セイコー電子工業株式会社 代理人 弁理士 木 村 8I 5 同 西用慶治 第1図 モンタΣアクセスメモリ’PI ヘ 第4図
2図 は論理積演算回路の制御方式を示すブロック図、
第3図(a )(b Xc )はそれぞれ同上装置の動
作を示す説明図、第4図は本発明装置を使用した他の消
去方式を示す説明図、第5.6図はそれぞれ図形処理袋
ゴ用における従来のメモリー装置の一例を示すブロック
図と、動作説明図である。 ]・・・・ランダムアクセスメモリー部3・・・・行ア
ドレスデコーダ 5・・・・シリアルランダムアクセスメモリー部10・
・・・論理積演算転送回路 出願人 セイコー電子工業株式会社 代理人 弁理士 木 村 8I 5 同 西用慶治 第1図 モンタΣアクセスメモリ’PI ヘ 第4図
Claims (1)
- 図形データを格納するランダムアクセスメモリー部と、
前記メモリー部にデータを入出力するためのシリアルア
クセスメモリー部を備えた装置において、前記ランダム
アクセスメモリー部とシリアルアクセスメモリー部とを
、行単位で論理積演算を行なう論理積演算転送回路手段
を介して接続したことを特徴とする図形データ処理用メ
モリー装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63259171A JPH02105264A (ja) | 1988-10-13 | 1988-10-13 | 図形データ処理用メモリー装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63259171A JPH02105264A (ja) | 1988-10-13 | 1988-10-13 | 図形データ処理用メモリー装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02105264A true JPH02105264A (ja) | 1990-04-17 |
Family
ID=17330346
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63259171A Pending JPH02105264A (ja) | 1988-10-13 | 1988-10-13 | 図形データ処理用メモリー装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02105264A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6918127B2 (en) | 2000-08-31 | 2005-07-12 | Matsushita Electric Industrial Co., Ltd. | Disk loading apparatus in recording and reproducing apparatus |
-
1988
- 1988-10-13 JP JP63259171A patent/JPH02105264A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6918127B2 (en) | 2000-08-31 | 2005-07-12 | Matsushita Electric Industrial Co., Ltd. | Disk loading apparatus in recording and reproducing apparatus |
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