JPH02105264A - 図形データ処理用メモリー装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、特に図形データを取扱うデータ処理用装置に
適したメモリー装置に関する。

（従来技術） （：ＡＯ／ＣＡＭ等の図形データを処理する装置におい
ては、第５図に示したように、ランダムアクセスメモリ
ー部Ａと、シリアルアクセスメモリー部Ｂを備えたメモ
リー装置を用い、図形データの書込みに際゛してはラン
ダムアクセスメモリー部Ａの入出力ポートＣを使用し、
また読出し時にはシリアルアクセスメモリー部ａｔ介す
るように構成されている。

すなわち、いま、ランダムアクセスメモリー部に図形°
データが格納されている場合、読出し動作は、行アドレ
スデコーダＦによりランダムアクセスメモリー部への特
定行を選択し、この１行分の画像データをバスＤ！介し
てシリアルアクセスメモリー部Ｂに一旦転送して、ここ
に供給されているクロックＥによって出力ボートＧがら
出力し、またランダムアクセスメモリー部Ａへの書込み
動作は、行アドレスデコーダＦにより選択した行にシリ
アルアクセスメモリー部Ｂから転送するという手法が用
いられでいる。

ところで、このランダムアクセスメモリー部Ａの内容の
消去は、特定のデータ“０”又は“１″をランダムアク
セスメモリー部Ａの全ての領域に格納させることである
が、このための手法として、ランダムアクセスメモリー
部Ａの入出力ボートＣを使用することも考えられるが、
通常は、シリアルアクセスメモリー部Ｂの全部のセルに
“Ｏ”もしくは“１”のいずれかを−旦格納し、次いで
これをランダムアクセスメモリー部への各行に転送する
という方式が採用されている。

すなわち、ランダムアクセスメモリー部Ａ全面（こ格納
されでいる図形データを消去するため、ランダムアクセ
スメモリー部Ａの入出力ボートＣを介して特定データ“
０”、もしくは“１”を転送する場合と、シリアルアク
セスメモリー部Ｂを介して転送する場合について比較す
ると、ランダムアクセスメモリー部への入出力ポートＣ
を利用したときのセルへのアクセス時間＠　３００ｎｓ
、ランダムアクセスメモリー部へとシリアルアクセスメ
モリー部Ｂ間における転送時間を３００ｎｓ、シリアル
アクセスメモリー部Ｂの入出力に要する時間を４０ｎｓ
と標準的なデータを仮定すると、ランダムアクセスメモ
リー部Ａの入出力ボートＣｔ利用しでＭＸＮのセルを消
去するには、３００ＸＭｘＮｎｓが、シリアルアクセス
メモリー部ＢにＮ個の特定信号を書込むのに要する時間
は４０ＸＮｎｓシリアルアクセスメモリー部Ｂからラン
ダムアクセスメモリー部ＡにＭ回の転送を行なうのに要
する時間３００ＸＭｎｓとなるから、４０Ｘ　Ｎ・３０
０　Ｘ　Ｍｎｓとな・る。

例えば、ランダムアクセスメモリー部Ａが６４行×６４
列のセル構成を採るものであれば前者の方式では、１．
２３ｍ５ｓとなり、また後者の方式によれば０．２１８
ｕｓとなって、シリアルアクセスメモリー部Ｂｔ利用し
た消去が５．６００程度高速化され、この傾向は、セル
の数が多くなるほど著しくなる。

（解決すべき課題） ところで、この手法は、ランダムアクセスメモリー部Ａ
の行単位の消去には適用できるか、原理的にセル単位で
の実行が不可能であるため、第６図に示したような図形
データ（斜線の部分）を有する場合に、その一部のブロ
ックＨの消去には適用することか出来す、セル単位での
害込みが可能な入出力ボートＣからの消去データの書込
みによる方法に頼らざるを得ない、このため、特に部分
消去を多用する図形処理装置にあっては大きな問題とな
っていた。

（課題を解決するための手段） このような問題を解消するため、本発明においては、図
形データを格納するランダムアクセスメモリー部と、前
記メモリー部にデータを入出力するためのシリアルアク
セスメモリー部を備えた装置においで、ランダムアクセ
スメモリー部とシリアルアクセスメモリー部とを、行単
位で論理積演算を行なう論理積演算転送回路手段を介し
て接続した。

（作用） 消去を必要とするブロックを構成している各行を行単位
データに直すため、ランダムアクセスメモリー部の部分
的な消去にあってもシリアルアクセスメモリー部により
行単位での消去用データの書込みが可能となり、ランダ
ムアクセスメモリー部入出力ボートからの消去データの
１込みを不要としたことにある。

（実施例） そこで、以下に本発明の詳細を図示した実施例に基づい
て詳細に説明する。

第１図は、本発明の一実施例を示すものであって、図中
符号１は、ランダムアクセスメモリー部で、アドレス入
力ポート２からのアドレスデータを行アドレスデコーダ
３によつ行アドレスとして信号線により受けるとともに
、ランダム入出力ボート４を介してのデータの入出力を
可能ならしめるように構成されている。５は、シリアル
アクセスメモリー部で、データ入力ポートロと出力ポー
ドア、及びバス８を備え、入力ポートロからのデータを
クロック信号９に同期させてバス８、もしくは出力ポー
ドアに転送し、またバス８からのデータを出力ポードア
に転送するように構成されている。

１０は、本発明の特徴部分をなす論理積演算転送回路で
、バス８．１１を介してシリアルアクセスメモリー部５
とランダムアクセスメモリー部１に接続され、ランダム
アクセスメモリー部１の特定行からの行データの読出し
と、シリアルアクセスメモリー部５に格納されているデ
ータとの論理積演算を実行し、この演算結果を再び、読
出しをおこなった行に転送するように構成されている。

第２図は、上述した論理積演算転送回路１０の周辺のデ
ータ入出力制御方式の一実施例を示すものであって、図
中符号２１．２２は、それぞれ第１の制御信号により交
互にＯＮ、ＯＦＦするバッフ？回路で、バ・ンファ回路
２１はバス１１を介してランダムアクセスメモリ部１に
、バス２３を介して論理積演算転送回路１０に接続して
論理演算転送回路２３のデータをバス１１に出力し、ま
たバッファ回路２２はバス］１を介してランダムアクセ
スメモリ部１、及びバス２４！介しで後述するバッファ
回路２６、及び論理積演算転送回路１０に接続しでいる
。

図中符号２５．２６は、第２の制御信号により交互にＯ
Ｎ、ＯＦＦするバッファ回路で、それぞれバス８を介し
てシリアルアクセスメモリ部５に接続されている。

この実施例においで、いま第２の制御信号によりバッフ
ァ回路２５がＯＮ状態に設定されると、シリアルアクセ
スメモリ部５がらのデータは、バス８を介してバッフ２
２５回路を経由し、論理積演算転送回路１０に入力する
。

一方、第１の制御信号によりバッファ回路２２がＯＮ状
態に設定されると、ランダムアクセスメモリ部１のデー
タは、バス１１を介しでバ・ンファ回路２２を経由し、
論理積演算転送回路１０に入力する。

この状態で、ランダムアクセスメモリ部１とシリアルア
クセスメモリ部５に格納されたデータは、それぞれ後述
する論理演Ｎ％行われ、ラッチ信号により内部のレジス
タにラッチされ、次いてバス２３を介してバッファ回路
２１を経由してランダムアクセスメモリ部１に書込まれ
る。

次に、このように構成した装置の動作を第３図に示した
説明図に基づいて説明する。

いま、ランダムアクセスメモリー部に第３図（ａ）に示
したような図形データが格納されでいる状態において、
枠Ｊにより囲まれたブロック、つまり第３行乃至第５行
目までを第３列乃至第５列目の節回で、特定情報“０”
の書込み、つまり正論理により消去する場合を例に採っ
て説明する。

まず、シリアルアクセスメモリー部５の各セル８１〜８
８に、消去すべきブロックＪを形成しでいる列、この実
施例においては、第３乃至第５列に対応する領＊Ｓ３〜
Ｓ５に消去用データ“０”を、また他の領域Ｓｌ、Ｓ２
、Ｓ６〜Ｓ８には“１”を格納する。このような準備を
終えた段階で、消去対象となっている最初の行、この実
施例では第３行目金体のデータを論理積演算転送回路１
ｏに読出し、これとシリアルアクセスメモリー部５のデ
ータとの論理積演算を実行する。これにより、消去の対
象となっていない部分においては、“１”との論理積が
取られるため、元のデータと同一のデータが生成され、
また消去対象となっている領域では、“０″との論理積
が取られるため、この領域全体のデータが０″となる（
同図Ｉ）、このような論理積演算が終了した時点で、こ
の演算結果をランダムアクセスメモリー部１の第３行目
に転送する。

転送が終了した段階で、論理積演算転送回路１０のデー
タを変更することなく（第３図）、ランダムアクセスメ
モリー部１の第４行目のデータを論理積演算転送回路１
０に読出し、シリアルアクセスメモリー部５（こ格納さ
れている前述のデータとの論理積演算を実行しく■）、
この結果をランダムアクセスメモリー部１の第５行に転
送する。

このような論理積演算、転送を消去領域に対応する行数
だけ実行することにより（■）、消去が終了する（同図
ｃ）、云うまでもなく、この論理積演算と、この演算結
果の転送に要する時間は、極めて少ないため、入出力ポ
ート４がらの消去用データの入力に比較して極めて短時
間で消去を行なうことができる。

なお、この実施例においては、説明を簡素化するため、
消去領域が矩形状の場合に例を採って説明したが、第４
図に示したように凸状部を有する領域の部分消去にあっ
ても、境界部分で２つの矩形の領域Ｘ、Ｙに分割し、各
矩形に対する消去データをシリアルアクセスメモリー部
に入力して前述と同様の論理積演算、及び転送を実行す
ることにより高速度で消去できることは明らかである。

また、上述の実施例においては、正論理を例に採って説
明したが、負論理の場合には、消去すべき領域に対応す
るシリアルアクセスメモリー部に消去データとして“１
″を格納することにより同様の作用を奏することは明ら
かである。

（発明の効果） 以上説明したように本発明においてはランダムアクセス
メモリー部とシリアルアクセスメモリー部とをランダム
アクセスメモリー部の行単位でのデータと論理積演算を
行なう論理積演算回路手段を介して接続したので、ラン
ダムアクセスメモリー部の部分的な消去にあってもシリ
アルアクセスメモリー部により行単位での消去用データ
の書込みが可能となって、図形データ処理製雪において
多用される部分消去を高速で実行することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す装置のブロック図、第
２図　は論理積演算回路の制御方式を示すブロック図、
第３図（ａ　）（ｂ　Ｘｃ　）はそれぞれ同上装置の動
作を示す説明図、第４図は本発明装置を使用した他の消
去方式を示す説明図、第５．６図はそれぞれ図形処理袋
ゴ用における従来のメモリー装置の一例を示すブロック
図と、動作説明図である。 ］・・・・ランダムアクセスメモリー部３・・・・行ア
ドレスデコーダ ５・・・・シリアルランダムアクセスメモリー部１０・
・・・論理積演算転送回路 出願人　セイコー電子工業株式会社 代理人　弁理士　木　村　８Ｉ　　５ 同　西用慶治 第１図 モンタΣアクセスメモリ’ＰＩ　　ヘ 第４図

Claims (1)

【特許請求の範囲】
1. 図形データを格納するランダムアクセスメモリー部と、
   前記メモリー部にデータを入出力するためのシリアルア
   クセスメモリー部を備えた装置において、前記ランダム
   アクセスメモリー部とシリアルアクセスメモリー部とを
   、行単位で論理積演算を行なう論理積演算転送回路手段
   を介して接続したことを特徴とする図形データ処理用メ
   モリー装置。