JPS6051748B2 - メモリ書き込み方式 - Google Patents
メモリ書き込み方式Info
- Publication number
- JPS6051748B2 JPS6051748B2 JP53049852A JP4985278A JPS6051748B2 JP S6051748 B2 JPS6051748 B2 JP S6051748B2 JP 53049852 A JP53049852 A JP 53049852A JP 4985278 A JP4985278 A JP 4985278A JP S6051748 B2 JPS6051748 B2 JP S6051748B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- written
- writing method
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Landscapes
- Image Processing (AREA)
Description
【発明の詳細な説明】
この発明はメモリにデータを順次重ね書きすることので
きるメモリ書き込み方式に関する。
きるメモリ書き込み方式に関する。
計算機でコントロールされる画像表示装置においてはリ
フレッシュメモリに画像表示のためのデータを蓄えてお
き、この情報を繰り返し読み出して例ば陰極線管に表示
するよう制御される。この場合リフレッシュメモリには
通常データが１ワード分（数ビット）並列に同時に書き
込まれる。これは１ビットずつ書き込んだ場合に比べて
処理スピードが上がるためである。ところがこのような
書き込み方式においては、例えば既に書き込まれたデー
タを消去することなくこのデータに新たなデータを重ね
て書き込みたい場合には次のような問題がある。すなわ
ち第１図ａに示すように例えば８ビット１ワード分のリ
フレッシュメモリ１１に０１００００００のデータが既
に書き込まれていたとし、これに新たに第１図をに示す
ように、００００００１０データを重ね書きし、第１図
ｃに示すような０１００００１０のデータを得ようとす
る場合、従来の書き込み方式においては新たなデータ（
第１図ｂ）を書き込んだとき元のデータ（第１図ａ）は
新たなデータによつて全ビットとも書き換えられてしま
う。
フレッシュメモリに画像表示のためのデータを蓄えてお
き、この情報を繰り返し読み出して例ば陰極線管に表示
するよう制御される。この場合リフレッシュメモリには
通常データが１ワード分（数ビット）並列に同時に書き
込まれる。これは１ビットずつ書き込んだ場合に比べて
処理スピードが上がるためである。ところがこのような
書き込み方式においては、例えば既に書き込まれたデー
タを消去することなくこのデータに新たなデータを重ね
て書き込みたい場合には次のような問題がある。すなわ
ち第１図ａに示すように例えば８ビット１ワード分のリ
フレッシュメモリ１１に０１００００００のデータが既
に書き込まれていたとし、これに新たに第１図をに示す
ように、００００００１０データを重ね書きし、第１図
ｃに示すような０１００００１０のデータを得ようとす
る場合、従来の書き込み方式においては新たなデータ（
第１図ｂ）を書き込んだとき元のデータ（第１図ａ）は
新たなデータによつて全ビットとも書き換えられてしま
う。
従つて最終的にメモリに蓄えられるデータはこの新たな
データ（第１図ｂ）でしかなく、第１図ｃの示すように
両データを合成したデータを得ることはできない。この
ため従来の書き込み方式において上記のような合成した
データを得たいときには、既に書き込まれているデータ
と新たなデータとをその都度計算機によつて合成した上
で、この合成データをメモリに書き込むよう・にしなけ
ればならなかつた。従つてデータ処理時間が長くなり、
画像表示パターン発生スピードが低下するという問題が
あつた。この発明はこのような事情に鑑みてなされたも
ので、メモリにデータを容易に重ね書きすることフので
きるメモリ書き込み方式を提供することを目的とするも
のである。
データ（第１図ｂ）でしかなく、第１図ｃの示すように
両データを合成したデータを得ることはできない。この
ため従来の書き込み方式において上記のような合成した
データを得たいときには、既に書き込まれているデータ
と新たなデータとをその都度計算機によつて合成した上
で、この合成データをメモリに書き込むよう・にしなけ
ればならなかつた。従つてデータ処理時間が長くなり、
画像表示パターン発生スピードが低下するという問題が
あつた。この発明はこのような事情に鑑みてなされたも
ので、メモリにデータを容易に重ね書きすることフので
きるメモリ書き込み方式を提供することを目的とするも
のである。
すなわちこの発明は、複数のメモリ素子に供給される複
数ビット並列データのデータ内容を各ビットごと検出し
、二値状態（’’１’’、゛゛ｏ’’）の所定５の一状
態にあるデータを判定抽出し対応するメモリ素子に書き
込むようにしたメモリ書き込み方式を提供するものであ
る。
数ビット並列データのデータ内容を各ビットごと検出し
、二値状態（’’１’’、゛゛ｏ’’）の所定５の一状
態にあるデータを判定抽出し対応するメモリ素子に書き
込むようにしたメモリ書き込み方式を提供するものであ
る。
従つてこの発明によると、新たなデータを単にメモリに
供給するだけで既に書き込まれているデータと重ね書き
することができ、従来のようにその都度計算機により合
成データを求めこれをメモリに書き込むというような複
雑な処理が不要であり、データの処理スピードを向上さ
せることができる。以下この発明を図面を参照して詳細
に説明する。
供給するだけで既に書き込まれているデータと重ね書き
することができ、従来のようにその都度計算機により合
成データを求めこれをメモリに書き込むというような複
雑な処理が不要であり、データの処理スピードを向上さ
せることができる。以下この発明を図面を参照して詳細
に説明する。
第２図はこの発明のメモリ書き込み方式の一実施例を示
すものである。
すものである。
図において、２１−１，２１−２・・・２１−ｎはリフ
レッシュメモリを構成するメモリ素子である。このメモ
リ素子２１−１，２１−２，・・・２１−ｎには入力デ
ータライン２２−１，２２−２，・・・２２−ｎより複
数ビット並列データが供給される。またこのビットデー
タはインバータ２３−１，２３−２，・・・２３−ｎを
介して各メモリ素子２１−１，２１−２，・・・２１一
ｎ（７）ＷＥ端子に供給される。各メモリ素子２１−１
，２１−２，・・・２１−ｎはＷＥ端子に例えば正論理
で゜゜０゛の状態の信号が印加されたときにのみ書き込
み可能な状態となる。従つて入力データが正論理で゜“
１゛のときメモリ素子が書き込み可能となりこの入力デ
ータはメモリ素子に書き込まれる。しかし入力データが
“０゛のときはメモリ素子が書き込み可能状態にないた
めこの入力データはメモリ素子に書き込まれない。つま
りこの発明の構成によると、入力データ゜゜１゛が供給
されたメモリ素子のみデータが書き換えられ、入力デー
タ゜“０゛が供給されたメモリ素子は元のデーータがそ
のまま蓄えられる。従つて第３図ａに示すように例えば
８ビット１ワード分のリフレッシュメモＩ川に０１００
００００のデータが既に書き込まれていてこれに新たに
第３図ｂに示すような００００１１１０のデータを書き
込んだとすると、“１゛の入カデ．−タが供給されるメ
モリ素子既，Ｂ６，？のみが゛゜１゛に書き換えられ、
その他のメモリ素子Ｂｌ，八，Ｂ３，Ｂ４，Ｂ８にはデ
ータが書き込まれないため元のデータのまま残される。
従つてその結果リフレッシュメモリ３１には第３図ｃに
示すように・元のデータ（第３図ａ）と新たなデータ（
第３図ｂ）とを合成したデータ０１００１１１０が得ら
れる。第４図はこの発明を用いて、リフレッシュメモリ
の１ワード８ビット構成で、７ワード構成のブロックに
画像表示データを書き込んだときの状態を示すものであ
る。まず第４図ａは数字の１を表示するためのデータ（
斜線部が゜“１゛，空白部が゜“０゛）が書き込まれて
いる様子を示している。これに第４図ｂに示すように数
字２を表示するためデータを書き込むと、それだけで第
４図ｃに示すように数字１２を表示するデータが蓄える
ことができる。これに対して従来方式においては、前述
のように数字２を表示するためのデータを書き込ん）だ
のでは数字１２を表示するためのデータを蓄えることは
できないから、数字１２を表示するためのデータを蓄え
たいときには新たに数字１２を表示するためのデータを
計算機によつて計算して求め、これをメモリに書き込ま
なければならない。しかる・にこのようにデータ量が多
い場合にはその処理に比較的長時間を必要とし、全体の
画像表示パターン発生のスピードが低下する。これに対
してこの発明によれば計算機によつて合成データを求め
る必要がなく、全体の画像表示パターン発生スピードが
向上し、特にデータ量が多い場合に有効である。第５図
はこの発明の他の実施例を示す。
レッシュメモリを構成するメモリ素子である。このメモ
リ素子２１−１，２１−２，・・・２１−ｎには入力デ
ータライン２２−１，２２−２，・・・２２−ｎより複
数ビット並列データが供給される。またこのビットデー
タはインバータ２３−１，２３−２，・・・２３−ｎを
介して各メモリ素子２１−１，２１−２，・・・２１一
ｎ（７）ＷＥ端子に供給される。各メモリ素子２１−１
，２１−２，・・・２１−ｎはＷＥ端子に例えば正論理
で゜゜０゛の状態の信号が印加されたときにのみ書き込
み可能な状態となる。従つて入力データが正論理で゜“
１゛のときメモリ素子が書き込み可能となりこの入力デ
ータはメモリ素子に書き込まれる。しかし入力データが
“０゛のときはメモリ素子が書き込み可能状態にないた
めこの入力データはメモリ素子に書き込まれない。つま
りこの発明の構成によると、入力データ゜゜１゛が供給
されたメモリ素子のみデータが書き換えられ、入力デー
タ゜“０゛が供給されたメモリ素子は元のデーータがそ
のまま蓄えられる。従つて第３図ａに示すように例えば
８ビット１ワード分のリフレッシュメモＩ川に０１００
００００のデータが既に書き込まれていてこれに新たに
第３図ｂに示すような００００１１１０のデータを書き
込んだとすると、“１゛の入カデ．−タが供給されるメ
モリ素子既，Ｂ６，？のみが゛゜１゛に書き換えられ、
その他のメモリ素子Ｂｌ，八，Ｂ３，Ｂ４，Ｂ８にはデ
ータが書き込まれないため元のデータのまま残される。
従つてその結果リフレッシュメモリ３１には第３図ｃに
示すように・元のデータ（第３図ａ）と新たなデータ（
第３図ｂ）とを合成したデータ０１００１１１０が得ら
れる。第４図はこの発明を用いて、リフレッシュメモリ
の１ワード８ビット構成で、７ワード構成のブロックに
画像表示データを書き込んだときの状態を示すものであ
る。まず第４図ａは数字の１を表示するためのデータ（
斜線部が゜“１゛，空白部が゜“０゛）が書き込まれて
いる様子を示している。これに第４図ｂに示すように数
字２を表示するためデータを書き込むと、それだけで第
４図ｃに示すように数字１２を表示するデータが蓄える
ことができる。これに対して従来方式においては、前述
のように数字２を表示するためのデータを書き込ん）だ
のでは数字１２を表示するためのデータを蓄えることは
できないから、数字１２を表示するためのデータを蓄え
たいときには新たに数字１２を表示するためのデータを
計算機によつて計算して求め、これをメモリに書き込ま
なければならない。しかる・にこのようにデータ量が多
い場合にはその処理に比較的長時間を必要とし、全体の
画像表示パターン発生のスピードが低下する。これに対
してこの発明によれば計算機によつて合成データを求め
る必要がなく、全体の画像表示パターン発生スピードが
向上し、特にデータ量が多い場合に有効である。第５図
はこの発明の他の実施例を示す。
すなわち前記実施例の方式においては、メモリに単に゜
“１”の状態を書き込むことができるだけあつて、゛０
゛を書き込むことができない。つまりメモリに゜゜０゛
を書き込むことによつてメモリの記憶データ“゜１゛を
消去することができない。この実施例はこれを可能とし
たものでメモリ素子５１一１，５１−２，・・・５１−
ｎの入力データと計算機からの制御信号ＣＣ“０゛又ぱ
゜１゛）とを排他的論理和回路５３−１，５３−２，・
・５３−ｎを通しその出力をメモリ素子５１−１，５１
−２，・・・５１−ｎ（７）ＷＥ端子に印加するように
構成されている。メモリ素子５１−１，５１−２，・・
・５１−ｎの記憶データを消去する場合、計算機より制
御信号Ｃとして“゜０”を供給するとともに各入力デー
タライン５２−１，５２−２，・・５２−ｎに入力デー
タ゜゜０゛を供給する。このとき排他的論理和回路５３
−１，５３−２，・・・５３−ｎの出力は“０゛となる
から各メモリ素子５１−１，５１−２，・・・５１−ｎ
は書き込み可能状態になるから、各メモリ素子５１−１
，５１−２，・・・５１−ｎにはそれぞれ“゜０゛が書
き込まれ、メモリの記憶データが消去される。一方、制
御信号が゜“１゛のときには前記実施例の場合と同様に
入力データが“１゛のメモリ素子のみデータが書き込ま
れる。
“１”の状態を書き込むことができるだけあつて、゛０
゛を書き込むことができない。つまりメモリに゜゜０゛
を書き込むことによつてメモリの記憶データ“゜１゛を
消去することができない。この実施例はこれを可能とし
たものでメモリ素子５１一１，５１−２，・・・５１−
ｎの入力データと計算機からの制御信号ＣＣ“０゛又ぱ
゜１゛）とを排他的論理和回路５３−１，５３−２，・
・５３−ｎを通しその出力をメモリ素子５１−１，５１
−２，・・・５１−ｎ（７）ＷＥ端子に印加するように
構成されている。メモリ素子５１−１，５１−２，・・
・５１−ｎの記憶データを消去する場合、計算機より制
御信号Ｃとして“゜０”を供給するとともに各入力デー
タライン５２−１，５２−２，・・５２−ｎに入力デー
タ゜゜０゛を供給する。このとき排他的論理和回路５３
−１，５３−２，・・・５３−ｎの出力は“０゛となる
から各メモリ素子５１−１，５１−２，・・・５１−ｎ
は書き込み可能状態になるから、各メモリ素子５１−１
，５１−２，・・・５１−ｎにはそれぞれ“゜０゛が書
き込まれ、メモリの記憶データが消去される。一方、制
御信号が゜“１゛のときには前記実施例の場合と同様に
入力データが“１゛のメモリ素子のみデータが書き込ま
れる。
以上のようにこの発明によると、新たなデータを単にメ
モリに供給するだけで既に書き込まれているデータと重
ね書きすることができ、従来のようにその都度計算機に
より重ね書きデータを求め、これをメモリに書き込むと
いうような複雑な処理が不要であり、データの処理スピ
ードを向上させることができる。
モリに供給するだけで既に書き込まれているデータと重
ね書きすることができ、従来のようにその都度計算機に
より重ね書きデータを求め、これをメモリに書き込むと
いうような複雑な処理が不要であり、データの処理スピ
ードを向上させることができる。
第１図は従来のメモリ書き込み方式によるデータの蓄積
される様子を示す図、第２図はこの発明のメモリ書き込
み方式の一実施例を示す図、第３図はこの発明によるデ
ータの蓄積される様子を示す図、第４図はこの発明を用
いて複数ワード構成のメモリブロックに画像表示データ
を書き込んだときの様子を示す図、第５図はこの発明の
他の実施例を示す図てある。 ２１−１，・・・２１−ｎ・・・・・・メモリ素子、２
２一１，・・・２２−ｎ・・・・・・入力データライン
、２３−１，・・・２３−ｎ・・・・・・インバータ、
５１−１，・・・５１−ｎ・・・・・・メモリ素子、５
２−１，・・５２−ｎ・・・・・・入力データライン、
５３−１，・・・５３−ｎ・・・排他的論理和回路。
される様子を示す図、第２図はこの発明のメモリ書き込
み方式の一実施例を示す図、第３図はこの発明によるデ
ータの蓄積される様子を示す図、第４図はこの発明を用
いて複数ワード構成のメモリブロックに画像表示データ
を書き込んだときの様子を示す図、第５図はこの発明の
他の実施例を示す図てある。 ２１−１，・・・２１−ｎ・・・・・・メモリ素子、２
２一１，・・・２２−ｎ・・・・・・入力データライン
、２３−１，・・・２３−ｎ・・・・・・インバータ、
５１−１，・・・５１−ｎ・・・・・・メモリ素子、５
２−１，・・５２−ｎ・・・・・・入力データライン、
５３−１，・・・５３−ｎ・・・排他的論理和回路。
Claims (1)
- １ 複数ビット並列データを同時に書き込むことができ
るように設けられた複数のメモリ素子と、これらのメモ
リ素子に供給される複数ビット並列データのデータ内容
を各ビットごと検出し、判定処理を行ない、所定の状態
にあるデータのみ対応する前記メモリ素子に書き込むよ
う制御する手段とを備えることを特徴とするメモリ書き
込み方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53049852A JPS6051748B2 (ja) | 1978-04-28 | 1978-04-28 | メモリ書き込み方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53049852A JPS6051748B2 (ja) | 1978-04-28 | 1978-04-28 | メモリ書き込み方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54142943A JPS54142943A (en) | 1979-11-07 |
| JPS6051748B2 true JPS6051748B2 (ja) | 1985-11-15 |
Family
ID=12842582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53049852A Expired JPS6051748B2 (ja) | 1978-04-28 | 1978-04-28 | メモリ書き込み方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6051748B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61275977A (ja) * | 1985-05-07 | 1986-12-06 | Panafacom Ltd | ダイレクト・メモリ・アクセス制御方式 |
| JPH07120259B2 (ja) * | 1987-02-26 | 1995-12-20 | 日本電気株式会社 | デ−タ処理装置 |
| JPH0161760U (ja) * | 1987-10-12 | 1989-04-19 |
-
1978
- 1978-04-28 JP JP53049852A patent/JPS6051748B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54142943A (en) | 1979-11-07 |
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