JPH0492298A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に係り、特にデータの読出し、
書込みをシリアルに行う半導体記憶装置の欠陥救済方法
に関する。

〔従来の技術〕

半導体記憶装置において、欠陥のあるメモリセルあるい
はワード線、データ線を、予めチップ上に設けておいた
予備のメモリセルあるいはワード線、データ線と置換す
ることによって、少数の欠陥のあるチップを良品とする
技術、いわゆる欠陥救済技術がよく知られている。例え
ば、全メモリセルを任意の順序で選択できる半導体記憶
装置に関しては、エレクトロニクス（１，９８１年７月
２８日）第１１７頁から第１３４頁（Ｅｌｅｃｔｒｏｎ
ｉｃｓ（Ｊｕｌｙ　２８，１９８１）、ｐｐ、１１７−
１３４）、あるいはプロシーディング　オン　ザ　フォ
ーティーンス　カンファレンス　オン　ソリッド　ステ
ーツデバイシズ（１９８２年）第６３頁から第６７頁（
Ｐｒｏｃｅｅｄｉｎｇｏｆ　ｔｈｅ　１４ｔｈ　Ｃｏｎ
ｆｅｒｅｎｓｅｏｎ　５ｏｌｉｄ　５ｔａｔｅ　Ｄｅｖ
ｉｃｅｓ、　Ｔｏｋｙｏ（１９８２）、ｐｐ。

６３−６７）に述べられている。またデータの読出し、
書込みをシリアルに行う半導体記憶装置に関しては、例
えば特開昭６１．−２０３（１０などに述べられている
。しかしこれらはいずれも前記したように、欠陥のある
メモリセルあるいはワード線、データ線を、予めチップ
上に設けておいた予備のメモリセルあるいはワード線、
データ線と置換することによって救済を行っているため
、予め設けておいた予備のメモリセルあるいはワード線
、データ線の数の範囲内でしか救済を行えない。また逆
に欠陥のないチップにおいては、この予備のメモリセル
あるいはワード線、データ線は全く使われないことにな
り、無駄となる。

〔発明が解決しようとする課題〕

本発明は従来のこのような問題点を解決するためになさ
れたものである。すなわち本発明の目的は、データの読
出し、書込みをシリアルに行う半導体記憶装置において
、欠陥のあるメモリセル。

ワード線、データ線の数に依存せず救済可能な欠陥救済
手段を有する半導体記憶装置を提供することにある。ま
た欠陥のない場合には半導体記憶装置内に設けられたメ
モリセルを全て有効に使うことが可能な半導体記憶装置
を提供することにある。

〔課題を解決するための手段〕

シリアルなデータを扱う半導体記憶装置では、データの
読出し、書込みを予め定められた順序でシリアルに行う
ことができる。したがって、欠陥のあるメモリセルある
いはワード線、データ線をスキップしながらデータの読
出し、４Ｆ込みを行ってやればよい。そこで、上記目的
は、半導体記憶装置内にデータを記憶するための第１の
記憶手段とは別に、上記第１の記憶手段の読出しあるい
は書込みのためのアドレス情報を記憶した第２の記憶手
段を設け、上記第２の記憶手段の内容に従い上記第１の
記憶手段のデータの読出しあるいは書込みを行うことに
より達成される。

〔作用〕

上記第２の記憶手段には、上記第１の記憶手段に記憶し
たデータをシリアルに読出すあるいは書き込むためのア
ドレスの順序に関する情報を記憶しておく。そしてその
情報は欠陥のあるメモリセルあるいはワード線、データ
線をスキップするように構成しておく。この第２の記憶
手段に記憶しておいたアドレス情報に従って、第１の記
憶手段のデータの読出し、書込みを行う。このようにす
ることにより、第１の記憶手段内に欠陥のあるメモリセ
ルあるいはワード線、データ線がある場合、それをスキ
ップしながらデータの読出し、書込みが行えるため、み
かけ上欠陥のない半導体記憶装置として動作させること
ができる。また、欠陥のあるメモリセルなどをスキップ
させることにより救済を行っているので、欠陥のない場
合はスキップする必要がなく、第１の記憶手段内の全て
のメモリセルをデータの記憶に用いることができる。

〔実施例〕

以下、本発明を実施例により説明する。

第１図に本発明の概念を示す。同図において、Ｍｌがデ
ータを記憶するための第１の記憶手段で、複数のメモリ
セルで構成されるメモリ部ＭＡと、入力されたアドレス
に従い対応するメモリセルを選択するためのデコーダＤ
ＥＣと、メモリセルに入力データＤＩｎを書き込んだり
、メモリセルからデータを読出し出力データＤｏｕｔと
して出力したりするための入出力回路ＩＯＣとで構成さ
れる。

Ｍ２が第２の記憶手段で、第１の記憶手段Ｍ１に記憶し
たデータをシリアルに読出すあるいは書き込むためのア
ドレスの順序に関する情報を記憶しておく。すなわち、
ｔサイクル目の上記第１の記憶手段のアドレスＡ　（ｔ
）を入力とし、ｔ＋１サイクル目に読出したり書き込ん
だりする上記第１の記憶手段のアドレスＡ　（ｔ＋１）
を出力するように第２の記憶手段を構成する。この入力
と出力の関係については後で詳しくのべる。ＡＲは第２
の記憶手段に入力すべきアドレスを一時的に保持してお
くためのアドレスレジスタである。ＳＷは、アドレスレ
ジスタＡＲに保持するアドレスを、半導体記憶装置の外
部から入力するアドレスと第２の記憶手段の出力として
得られるアドレスとの間で切替るための切替手段である
。

以下本実施例の動作を説明する。まず、切替手段ＳＷを
端子ａに接続し、外部から入力されたアドレスの初期値
Ａ　（０）をアドレスレジスタＡＲにセットする。この
アドレスレジスタＡＲにセットされたアドレスの初期値
Ａ　（０）は第２の記憶手段Ｍ２に入力され、１サイク
ル目のアドレスＡ（１）が出力される。アドレスＡ（１
）は、デコーダＤＥＣに入力され、そのアドレスに対応
するメモリセルが選択される。そして入出力回路ＩＯＣ
によりデータが読出されたり書き込まれたりする。

また上記アドレスＡ（１）は、切替手段ＳＷを端子すに
接続することにより、切替手段ＳＷを介してアドレスレ
ジスタＡＲに保持される。その後、アドレスレジスタＡ
Ｒに保持されたアドレスＡ（１）は第２の記憶手段Ｍ２
に入力され、２サイクル目のアドレスＡ（２）が出力さ
れる。出力されたアドレスＡ（２）はデコーダＤＥＣに
入力され、そのアドレスに対応するメモリセルの読出し
あるいは書込みが行われるとともに、アドレスＡ（２）
は切替手段ＳＷを介してアドレスレジスタＡＲに格納さ
れる。以下同様にして、第２の記憶手段から出力される
アドレスに従い、第１の記憶手段の読出しあるいは書込
みが行われる。

第２の記憶手段を構成する方法として、通常用いられて
いるダイナミック型メモリやスタティック型メモリ、あ
るいはＲＯＭなどの不揮発性メモリで構成することがで
きるが、第２の記憶手段は第１の記憶手段のアドレスの
順序を記憶するためのものであり、電源遮断時にも情報
を保持しておいてほしい。そのため不揮発性メモリで構
成する方がよい。また第２の記憶手段に記憶する情報は
予め第１の記憶手段をテストし、欠陥のあるメモリセル
を検出しておくことにより、情報を作ることができる。

この情報を第２の記憶手段に予め書き込んでおけばよい
。

一方第１の記憶手段は、ダイナミック型メモリやスタテ
ィック型メモリ、あるいはＥＰＲＯＭなどの不揮発性メ
モリでもよい。また第１の記憶手段Ｍ１と第２の記憶手
段Ｍ２、アドレスレジスタＡＲを一つのチップ上に構成
してもよいし、これらを別のチップ上に構成してもよい
。なお、同一チップ上に構成した場合、第１の記憶手段
をテストするために、第１の記憶手段に外部から直接ア
ドレスを入力できるような端子を設けておけばよい。

本実施例によれば、第１の記憶手段内に欠陥のあるメモ
リセルがある場合、それをスキップしながらデータの読
出し、書込みが行えるため、みかけ上欠陥のない半導体
記憶装置として動作させることができる。しかも欠陥の
あるメモリセルの数に依存せず救済が可能である。また
、欠陥のあるメモリセルをスキップさせることにより救
済を行っているので、欠陥のない場合はスキップする必
要がなく、第１の記憶手段内の全てのメモリセルをデー
タの記憶に用いることができる。さらにアドレスレジス
タＡＲに外部よりアドレスの初期値を設定できるので、
第１の記憶手段の任意の個所から読出すあるいは書き込
むことが可能である。

以上の説明では、欠陥のあるメモリセルをメモリセル単
位でスキップしていくような説明をしたが、複数のメモ
リセルよりなるメモリセル群を一つのブロックとして考
え、ブロック単位でスキップしていくような方法もある
。この場合ブロックに割り当てられるアドレスを第２の
記憶手段を用いて発生してやればよい。その１例が同じ
ワード線に接続されるメモリセルを１つのブロックとし
た場合である。

第２図が、その−例で、ワード線の救済に本発明を適用
した例である。第１の記憶手段Ｍｌ内のメモリ部ＭＡは
、ｍ本のワード線Ｗ１〜Ｗ、と、ｎ本のデータ線Ｄｉ〜
Ｄ０と、その交点に配置されたｍ　ｘ　ｎ個のメモリセ
ルＭＣ１□〜ＭＣ，ｎより構成される。ＸＤＥＣはワー
ド線を選択するためのデコーダであり、ＹＤＥＣはデー
タ線を選択するためのデコーダである。ＹＡＣはデータ
線を順次選択していくためのアドレスカウンタで、その
出力はデコーダＹＤＥＣに入力される。また本実施例で
は第２の記憶手段Ｍ２の出力はデコーダＸＤＥＣに入力
される。

以下本実施例の動作を説明する。まず、切替手段ＳＷを
端子ａに接続し、外部から入力されたＸ系アドレスの初
期値ＸＡ　（０）をアドレスレジスタＡＲにセットする
。このアドレスレジスタＡＲにセットされたアドレスの
初期値ＸＡ　（０）は第２の記憶手段Ｍ２に入力され、
１番目のＸ系アドレスＸＡ　（１）が出力される。アド
レスＡ（１）は、デコーダＸＤＥＣに入力され、そのア
ドレスに対応するワード線が選択される。そしてアドレ
スカウンタＹＡＣを動作させ、デコーダＹＤＥＣにより
データ線を順次選択し、上記選択されたワード線に接続
されたメモリセルからデータを読出したり、あるいはメ
モリセルにデータを書き込んだりする。一方上記アドレ
スＸＡ（Ｌ）は、切替手段ＳＷを端子すに接続すること
により、切替手段ＳＷを介してアドレスレジスタＡＲに
保持される。その後、アドレスレジスタＡＲに保持され
たアドレスＸＡ　（１）は第２の記憶手段Ｍ２に入力さ
れ、２番目のＸ系アドレスＸＡ　（２）が出力される。

出力されたアドレスＸＡ　（２）はデコーダＸＤＥＣに
入力され、そのアドレスに対応するワード線が選択され
るとともに、アドレスＸＡ（２）は切替手段ＳＷを介し
てアドレスレジスタＡＲに格納される。以下同様にして
、第２の記憶手段から出力されるアドレスに従い、ワー
ド線が順次選択され、第１の記憶手段の読出しあるいは
書込みが行われる。

さてここで第２の記憶手段の入力と出力の関係について
第３図を用いて説明する。説明を容易にするために、第
３図（ａ）に示すように、８本のワード線Ｗがあるとす
る。この８本のワード線を選択するためには３ビツトの
Ｘ系アドレス（ａ、ａ、ａｌ）を用いることで可能であ
り、今冬ワード線とアドレスが第３図（ａ）に示すよう
に対応づけられているとする。またｘ印を付けたワード
線は欠陥のあるワード線、あるいは接続されたメモリセ
ルに欠陥があるワード線とする。このようなワード線を
シリアルに選択する場合、例え↓ｆデコーダＸＤＥＣに
入力されるアドレスを（０００）”＞　（００１）＝＞
　（０１１）Ｒ（１００）中（１１１）＝＞　（０００
）というように＠環的な固定した順序で入力されるよう
にすればよい。しかも欠陥のあるワード線に対応するア
ドレスをスキップするように順序をきめておけばよい。

このために第２の記憶手段の入力と出方は、第３図（ｂ
）に示すような関係を持たせればよい。例えば、アドレ
ス（０００）が入力されるとアドレス（００１）を、ま
たアドレス（００１）が入力されるとアドレス（０１１
）を出力するように、第２の記憶手段に情報を記憶して
おけばよい。またアドレスレジスタＡＲに最初セットさ
れるアドレスの初期値が、欠陥のあるワード線に対応す
るアドレスであっても動作するように、例えば欠陥のあ
るワード線に対応するアドレス（０１０）の入力に対し
選択可能なワード線に対応するアドレス（０１１）を出
方するようにしておく。

第２の記憶手段Ｍ２にこのように入力と出方の関係を持
たせることにより、欠陥のあるワード線をスキップしな
がらワード線をシリアルに選択することが可能となる。

なお第３図に示した実施例では、データ線側の救済につ
いては示していないが、データ線を選択するためのアド
レスの発生に、ワード線と同様の方法を用いることもで
きる。この場合アドレスカウンタＹＡＣの代わりにワー
ド線側と同様の回路を設ければよい。また、上記方法の
代わりに、ワード線側は本発明を適用し、データ線側は
従来のように予備のデータ線を設けておき、欠陥のある
データ線を置き換える方法にしてもよい。また逆にデー
タ線側に本発明を、ワード線側に従来方法を用いてもよ
い。本発明の特徴は欠陥の数に依存せず救済可能である
ことから、欠陥の発生する確率の高い方に本発明を適用
するのがよい。

第３図に示した実施例において、第１の記憶手段Ｍ１は
ダイナミック型メモリやスタティック型メモリ、あるい
はＥＰＲＯＭなどの不揮発性メモリでもよい。ダイナミ
ック型メモリ、例えば１トランジスタ１キヤパシタメモ
リセルで構成されたようなメモリでは、メモリセルに記
憶させた情報をある周期でリフレッシュしてやる必要が
ある。

この動作は通常、リフレッシュカウンタと呼ばれるカウ
ンタから発生されるアドレスの順番に従い、周期的に読
出し動作を行い、その読出し結果を再書込みすることに
より行われる。またリフレッシュ動作はワード線単位に
行われる。その際、欠陥のあるワード線については、リ
フレッシュする必要がなく、それをスキップしてやる必
要がある。

第４図に示した実施例はそれを実現するための一実施例
である。同図において、ＲＣがリフレッシュカウンタで
、リフレッシュ用のアドレスが出力される。その出力は
切替手段ＳＷ２の端子Ｃに接続される。この構成におい
てリフレッシュ動作は以下のようにして行う。まずリフ
レッシュする時刻になったとき、切替手段ＳＷ２を端子
Ｃに接続し、リフレッシュカウンタＲＣの出力をアドレ
スレジスタＡＲに入力し、さらに第２の記憶手段Ｍ２に
入力する。第２の記憶手段Ｍ２からは入力されたアドレ
スに対応したアドレスが出力され。

デコーダＸＤＥＣに入力される。そしてそれに対応した
ワード線が選択されリフレッシュが行われる。同様にし
て周期的に切替手段ＳＷ２を端子Ｃに接続し、リフレッ
シュカウンタＲＣの出力を取り込むことにより、欠陥の
あるワード線を除く全てのワード線についてリフレッシ
ュを行うことができる。

なお本実施例では、リフレッシュカウンタＲＣから出力
されるアドレスと、実際にリフレッシュされるワード線
に対応するアドレスとが異なる。

しかしリフレッシュ動作は周期的にしかも循環的に行わ
れるため、上記のようにアドレスが異なっても、−回り
した結果全てのワード線のリフレッシュが行われるので
問題はない。

本実施例によれば、欠陥のあるワード線をスキップしな
がらリフレッシュ動作が行えるため、無駄なリフレッシ
ュ動作を省くことができ、消費電力やリフレッシュに要
する時間を低減できる。

第５図は本発明の他の実施例である。これまで述べてき
た実施例では、第２の記憶手段Ｍ２に入力アドレスに対
する出力アドレスを記憶させていた。本実施例では、入
力アドレスに対して出力すべきアドレスと、入力アドレ
スとの差を、記憶手段Ｍ２に記憶させた例である。その
ために、加算器ＡＤＤを設け、第２の記憶手段Ｍ２の出
力、すなわちアドレスの差ΔＸＡ　（ｔ）と、入力アド
レスＸＡ　（ｔ）とを加算し、出方アドレスＸＡ　（ｔ
＋１）を発生させるようにした。

この場合の第２の記憶手段の入力と出方の関係を、第３
図（ａ）に示した場合を例に説明する。第３図で説明し
たときと同様に、デコーダＸＤＥＣに入力されるアドレ
スを（０００）＝＞　（００１）＝＞（０１１）ａ（１
００）＝＞（１１１）　：３（０００）というように循
環的な固定した順序で入力されるとする。そのときの入
力と出方の関係を第６図に示す。すなわちアドレス（０
００）が入力されると出力データとして（ｏｌ）を出力
するようにし、これらを加算するとアドレス（００１）
が得られるようにすればよい。また第３図で説明したの
と同様に、アドレスレジスタＡＲに最初セットされるア
ドレスの初期値が、欠陥のあるワード線に対応するアド
レスであっても動作するように、例えば欠陥のあるワー
ド線に対応するアドレス（０１０）の入力に対し選択可
能なワード線に対応するアドレス（０１１）が得られる
ように、その差である（０１）を出力するようにしてお
く。

このように第２の記憶手段Ｍ２に入力アドレスと出力ア
ドレスの差を記憶させることにより、第３図（ｂ）と第
６図の比較からも明らかなように、第２の記憶手段Ｍ２
に記憶しておく情報量を少なくすることができる。すな
わち第２の記憶手段に必要とする記憶容量を低減できる
。

なお第５図で示した実施例では、加算器ＡＤＤを用いた
例を示したが、もちろん減算器を用いて構成することも
できる。あるいは、加算器と減算器の両方を設けておき
、さらに第２の記憶手段に順方向と逆方向の二方向につ
いてアドレスの差を記憶させておくことにより、順方向
と逆方向の両方にシリアルな動作を行わせることができ
る。

第７図は第２の記憶手段の構成例を示す図で、第１の記
憶手段と同様に、複数のメモリセルで構成されるメモリ
部ＭＡ２と、入力されたアドレスに従い対応するメモリ
セルを選択するためのデコーダＤＥＣ２と、メモリセル
に入力データを書き込んだり、メモリセルからデータを
読出し出力データとして出力したりするための入出力回
路ｌ０Ｃ２とで構成される。但し、入力データや出力デ
ータはこれまでの説明から明らかなように複数ビットで
構成される。第１図から第４図に示した実施例では、第
２の記憶手段に入力されるアドレスがＰビットであれば
、入力データや出力データもｐビットになるように構成
される。また第５図から第６図に示した実施例では、第
２の記憶手段に入力されるアドレスがｐビットであれば
、入力データや出力データはｐビットより少ないビット
数で構成される。

〔発明の効果〕

本発明によれば、データの読出し、書込みをシリアルに
行う半導体記憶装置において、欠陥のあるメモリセルあ
るいはワード線、データ線をスキップしながらデータの
読出し、書込みが行えるため、みかけ上欠陥のない半導
体記憶装置として動作させることができ、歩留まりを向
上させることができる。また、欠陥のあるメモリセルな
どをスキップさせることにより救済を行っているので、
欠陥のない場合はスキップする必要がなく、半導体記憶
装置を有効に利用することができる。

【図面の簡単な説明】

第１図は本発明による半導体記憶装置の概略図、第２図
は記憶手段のワード線の救済に本発明を適用した場合の
半導体記憶装置の概略図、第３図（ａ）はワード線とア
ドレスの対応関係の一例を示す図、第３図（ｂ）は第２
の記憶手段の入力と出力の関係の一例を示す図、第４図
はリフレッシュ動作に適した本発明の実施例を示す図、
第５図は本発明による他の実施例を示す図、第６図は第
５図の実施例における第２の記憶手段の入力と出力の関
係の一例を示す図、第７図は第２の記憶手段の構成例を
示す図である。 Ｍｌ・・・第１の記憶手段、Ｍ２・・・第２の記憶手段
。 ＡＲ・・・アドレスレジスタ、ＳＷ、ＳＷ２・・・切替
手段、ＤＥＣ，ＸＤＥＣ，ＹＤＥＣ・・・デコーダ、Ｍ
Ａ・・・メモリ部、ＩＯＣ・・・入出力回路、Ａ　（０
）　。 Ａ　（ｔ）、Ａ　（ｔ＋１）＝−７ドレス、Ｗ□〜Ｗ、
−＝ワード線、Ｄ工〜Ｄ、・・・データ線、ＭＣ□１〜
ＭＣ，ｎ・・・メモリセル、ＲＣ・・・リフレッシュカ
ウンタ、第 図 Ａ（Ｑ） 第 図 （し） 固 間 ￥、Ａ　（０） 策 牛 図 ？−４１ スＡ　（０）

Claims (1)

1. 【特許請求の範囲】 １、データを記憶するための第１の記憶手段を有し、デ
   ータの読出しもしくは書込みをクロックパルスに同期し
   てシリアルに行う半導体記憶装置において、上記第１の
   記憶手段の読出しあるいは書込みのためのアドレス情報
   を記憶した第２の記憶手段を設け、上記第２の記憶手段
   の内容に従い上記第１の記憶手段のデータの読出しある
   いは書込みが行われることを特徴とする半導体記憶装置
   。 ２、特許請求の範囲第１項記載の半導体記憶装置におい
   て、上記第２の記憶手段はｔサイクル目の上記第１の記
   憶手段のアドレスを入力とし、ｔ＋１サイクル目の上記
   第１の記憶手段のアドレスを出力するように構成された
   ことを特徴とする半導体記憶装置。 ３、データを記憶するための第１の記憶手段を有し、デ
   ータの読出しもしくは書込みをクロックパルスに同期し
   てシリアルに行う半導体記憶装置において、加算器ある
   いは減算器と、上記第１の記憶手段のｔサイクル目の読
   出しあるいは書込みのためのアドレスを入力とし、ｔ＋
   １サイクル目に読出しあるいは書込みを行う第１の記憶
   手段のアドレスとの差を出力するように構成された第２
   の記憶手段を設け、上記第２の記憶手段と上記加算器あ
   るいは減算器により得られるアドレス情報に従い上記第
   １の記憶手段のデータの読出しあるいは書込みが行われ
   ることを特徴とする半導体記憶装置。 ４、特許請求の範囲第１項から第３項記載の半導体記憶
   装置において、第１の記憶手段は複数のワード線と複数
   のデータ線とそれらの交点に設けられた複数のメモリセ
   ルとから構成され、上記複数のワード線あるいは上記複
   数のデータ線を選択するためのアドレスを、上記第２の
   記憶手段を用いて発生することを特徴とする半導体記憶
   装置。