JPH04134789A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明（戴　同一パターンデータの書込みに適したメモ
リ装置に関するものであも 従来の技術 従来のメモリ装置としてζ戴　１Ｍビットのデュアルポ
ートメモリがあった（例えζ１　１９８８集積回路技術
資料東芝ＭＯＳメモリ第９Ｋ　　ＴＣ５２４２５６，６
６８〜７００頁）。

第３図（よ　この従来のメモリ装置のブロック図を示す
ものであも　１は行アドレスを保持する行アドレスバッ
ファ、　２は列アドレスを保持する列アドレスバッファ
、　３０３は前記行アドレスバッファｌの出力をデコー
ドする行アドレスデコーダ、２０５は前記列アドレスバ
ッファ２の出力をデコードする列アドレスデコーダ、　
６はデータの入出力を切り換えるデータ入出力バッファ
、　７はデータを保持するメモリセルで構成されるメモ
リセルアレイ、　８は書込み時には前記列アドレスデコ
ーダ２０５と前記データ入出力バッファ６の出力に基づ
いて前記メモリセルアレイ７内のメモリセルにデータを
出力し　読み出し時には前記メモリセルアレイ７内のメ
モリセルと前記列アドレスデコーダ２０５の出力に基づ
いて前記データ入出力バッフ７６にデータを出力するセ
ンスアンス２０９はシリアルデータの入出力を切り換え
るシリアル入出力バッファ、　２１０はシリアル書込み
時には前記シリアル入出力バッファ２０９からの出力デ
ータをシリアルクロックに同期して取り込み、シリアル
読み出し時には前記シリアル入出力バッファ２０９に対
してシリアルクロックに同期してシリアルデータを出力
し　書込み転送時には前記メモリセルアレイ７内のメモ
リセルに対してデータを出力し　読み出し転送時には前
記メモリセルアレイ７内のメモリセルからのデータを取
り込むシリアルクロック　２１１は前記シリアルレジス
タ２１０に対して読み出し書き込み位置を指示するポイ
ン久　２１２は外部制御信号を入力し　内部制御信号に
変換して出力する内部タイミング発生回路であム 以上のように構成された従来のメモリ装置について、以
下その動作を説明する。

まず、データ入出力バッフ７６を用いた書き込み、　読
み出し動作について説明する。

内部タイミング発生回路２１２１ｉＸＲＡＳ信号降下時
に行アドレス（ｋ）を行アドレスバッファ１に取り込む
ための制御信号を出力Ｌ　　ＸＣＡＳ信号降下時に列ア
ドレス（１）を列アドレスバッファ２に取り込むための
制御信号を出力し　行アドレス（ｋ）及び列アドレス（
１）力叉　各々行アドレスバッファｌ、列アドレスバッ
ファ２に保持されａ　　行アドレスデコーダ３０３は行
アドレスバッファ１の出力をデコードしてに行を選択す
る信号を発生し　列アドレスデコーダ２０５は列アドレ
スバッファ２の出力をデコードして１列を選択する信号
を発生ず本　書込み時ににｔ、、ＸＷＥ信号を低レベル
！Ｑ　　ＸＤＴ／ＸＯＥ信号を高レベルにすれば　内部
タイミング発生回路２１２１；！。

外部からデータ入出力バッファ６及び、センスアンプ８
を通してメモリセルアレイ７内に行１列のメモリセルに
データを格納するための書き込み信号を出力しデータが
書き込まれも　読み出し時に番よ　ＸＷＥ信号を高レベ
ル番″−、ＸＤＴ／ＸＯＥ信号を低レベルにすれば　内
部タイミング発生回路２１２　ｉ＆　　メモリセルアレ
イ７に読みだし信号を出力し　メモリセルアレイ７内に
行１列のメモリセルのデータがセンスアンプ８及び、デ
ータ入出力バッファ６を通して外部に読み出されも次く
　シリアル人出力バッファ２０９を用いた読み出し動作
について説明すも 内部タイミング発生回路２１２４；！、、ＸＲＡＳ信号
の降下時凶　ＸＤＴ／ＸＯＥ信号が低しベ／［ｚ。

ＸＷＥ信号が高レベルであれば　行アドレス（Ｒ）を行
アドレスバッファ１に取り込むための制御信号を出力し
　行アドレス（Ｒ）が行アドレスバッファ１に保持され
　その出力を基に行アドレスデコーダ３０３は（Ｒ）の
１行だけを選択する信号を発生すも　内部タイミング発
生回路２１２はシリアルレジスタ２１０に書き込み信号
を出力しメモリセルアレイ７の選択された（Ｒ）の１行
分のデータカ丈　シリアルレジスタ２１０に保持されも
　内部タイミング発生回路２１２１友　ＸＣＡＳ信号の
降下時に列アドレスバッファ２及仏　ポインタ２１１に
書き込み信号を出力し　ポインタ２１１にシリアルレジ
スタ２１０の読みだし書き込み位置が保持されも　内部
タイミング発生回路２１２に＆ＸＳＥ信号を低レベルに
すれ４′Ｌ　ＳＣ信号に同期してシリアルレジスタ２１
０へ読みだし信号を出力し　ポインタ２１１によって示
されたシリアルデータがシリアル人出力バッファ２０９
を通して読み出されも　このＮ　　ＳＣ信号の入力によ
ってポインタ２１１は更新されも シリアル人出力バッファ２０９を用いた書き込み動作に
ついて説明すも 内部タイミング発生回路２１２ζ；Ｌ　　ＸＳＥ信号を
低レベルにすれｊｅｔ、ＳＣ信号に同期してシリアルレ
ジスタ２１０へ書き込み信号を出力し　ポインタ２１１
によって示された位置にシリアルデータがシリアル人出
力バッファ２０９を通して書き込まれも このＮ　　ＳＣ信号の入力によってポインタ２１１は更
新されも シリアルレジスタ２１０に書き込まれたデータのメモリ
セルアレイ７内メモリセルへの転送を説明すも 内部タイミング発生回路２１２！；ＬＸＲＡＳ信号の降
下時ｉ：、ＸＤＴ／ＸＯＥ信号が低しベ）ｋＸＷＥ信号
が低レベルであれＣｉ　　行アドレス（Ｒ）を行アドレ
スバッファ１に取り込むための制御信号を出力し　行ア
ドレス（Ｒ）が行アドレスバッファ１に保持され　その
出力を基に行アドレスデコーダ３０３はＲの１行だけを
選択する信号を発生すａ　内部タイミング発生回路２１
２＆＆　　メモリセルアレイ７に格納信号を出力し　メ
モリセルアレイ７の選択された（Ｒ）の１行に対してシ
リアルレジスタ２１０のデータが格納されも　内部タイ
ミング発生回路２１２＆友　ＸＣＡＳ信号の降下時に列
アドレスバッファ２及びポインタ２１１に書き込み信号
を出力し　ポインタ２１１にシリアルレジスタ２１０の
読みだし書き込み位置が格納されも 発明が解決しようとする課題 しかしながら上記のような構成で（よ　メモリセルアレ
イ内の全メモリセルのデータをある特定のデータで書換
えようとする場合、シリアル人出力バッファを用いて行
なうとすればｍ行ｎ列のメモリセルアレイであれば１回
につき１行分しか書換えれないので、シリアルレジスタ
からメモリセルアレイへのデータ転送がｍ回必要で、時
間を要するという課題を有していた 本発明はかかる点に鑑へ　ある特定のデータでメモリセ
ルアレイ内の全メモリセルデータを書き換える＃Ｆ、１
回の書き込み動作でメモリセルアレイ内の全メモリセル
に特定のデータを書き込むことができるメモリ装置を提
供することを目的とすム 課題を解決するための手段 請求項１記載の発明（友　行アドレスと列アドレスによ
って選択されるメモリセルから構成されるメモリセルア
レイと、第１のタイミングで行アドレスを保持する行ア
ドレスバッファと、第２のタイミングで列アドレスを保
持する列アドレスバッファと、モード信号と、前記モー
ド信号が第１のレベルのときには前記行アドレスバッフ
ァの出力をデコードして、前記メモリセルアレイの１行
を選択する信号を発生し　前記モード信号が第２のレベ
ルのときには前記行アドレスバッファの出力に関係なく
前記メモリセルアレイの全ての行を選択する信号を発生
する行アドレスデコーダと、前記モード信号が第１のレ
ベルのときには前記列アドレスバッファの圧力をデコー
ドして、前記メモリセルアレイの１列を選択する信号を
発生し　前記モード信号が第２のレベルのときには前記
列アドレスバッファの出力に関係なく前記メモリセルア
レイの全ての列を選択する信号を発生する列アドレスデ
コーダを備えたメモリ装置であ本請求項２記載の発明（
よ　行アドレスと列アドレスによって選択されるメモリ
セルから構成されるメモリセルアレイと、第１のタイミ
ングで行アドレスを保持する行アドレスバッファと、第
２のタイミングで列アドレスを保持する列アドレスバッ
ファと、モード信号と、前記モード信号が第１のレベル
のときには前記行アドレスバッファの出力をデコードし
て、前記メモリセルアレイの１行を選択する信号を発生
し　前記モード信号が第２のレベルのときには前記行ア
ドレスバッファの出力に関係なく前記メモリセルアレイ
の全ての行を選択する信号を発生する行アドレスデコー
ダと、前記列アドレスバッファの出力をデコードして、
前記メモリセルアレイの１列を選択する信号を発生する
列アドレスデコーダと、　シリアル書込み時には外部か
らのデータをシリアルクロックに同期して取り込み、　
シリアル読み出し時には外部に対してシリアルクロック
に同期してシリアルデータを出力し　書込み転送時には
書き込み転送信号に同期して前記メモリセルアレイに対
してデータを出力し　読み出し転送時には読みだし転送
信号に同期して前記メモリセルアレイからのデータを取
り込むシリアルレジスタを備えたメモリ装置である。

作　　　用 請求項１記載の本発明は上記した構成により、モード信
号が第２のレベルの啄　行アドレスバッファ、列アドレ
スバッファの値に関係なく行アドレスデコーダｚ　列ア
ドレスデコーダ各々は全ての行及び列を選択する信号を
発生Ｌ　１回の書き込み動作でメモリセルアレイ内の全
メモリセルに外部からのデータを書き込ａ 請求項２記載の本発明は上記した構成により、モード信
号が第２のレベルの隊　行アドレスバッファの値に関係
なく行アドレスデコーダは全ての行を選択する信号を発
生り、、１回の書き込み動作でメモリセルアレイ内の全
てのメモリセルに外部から取り込まれたシリアルレジス
タの内容を書き込む。

実施例 第１図（藪　請求項１記載の発明のメモリ装置の実施例
を示すブロック図であム　第１図の１は行アドレスバッ
ファ、　２は列アドレス／り・ンファ、　３はモード信
号　４はモード信号３が第１のレベルのときには行アド
レスバッファ１の出力をデコードしその結果１行だけを
選択する信号を発生しモード信号３が第２のレベルのと
きには行アドレスバッファ１の出力に関係なく全ての行
を選択する信号を発生する行アドレスデコーダ′、　５
はモード信号３が第１のレベルのときには列アドレスバ
ッファ２の出力をデコードしその結果１列だけを選択す
る信号を発生じ　モード信号３が第２のレベルのときに
は列アドレスバッファ２の出力に関係なく全ての列を選
択する信号を発生する列アドレスデコータ″、　６はデ
ータ人出力バツファ、　７はデータを保持するメモリセ
ルで構成されるメモリセルアレイ、　８は書込み時に列
アドレスデコーダ５とデータ人出力バッファ６の出力に
基づいてメモリセルアレイ７内メモリセルにデータを出
力―読み出し時にメモリセルアレイ７内メモリセルと列
アドレスデコーダ５の出力に基づいてデータ入出力バッ
ファ６にデータを出力するセンスアンプ９は外部制御信
号を入カレ　内部制御信号に変換して出力する内部タイ
ミング発生回路であム１の行アドレスバッファ、　２の
列アドレスバッファ、６のデータ入出力バッファ、７の
メモリセルアレイ、　８のセンスアンプは第３図と同じ
構成である。

以上のように構成された本実施例のメモリ装置について
、以下その動作について、第４医　第５は　第６図を用
いて説明する。

モード信号３が第１のレベルの時について説明すも　内
部タイミング発生回路９ζ；１．、ＸＲＡＳ信号降下時
に行アドレス（ｋ）を行アドレスバッファｌに取り込む
ための制御信号を出力Ｌ　　ＸＣＡＳ信号降下時に列ア
ドレス（１）を列アドレスバッファ２に取り込むための
制御信号を出力Ｌ　行アドレス（ｋ）、列アドレス（１
）が各々行アドレスバッファ１及び、列アドレスバッフ
ァ２に保持され４　行アドレスデコーダ４は行アドレス
バッファ１の出力をデコードしてに行を選択する信号を
発生し　列アドレスデコーダ５は列アドレスバッファ２
の出力をデコードして１列を選択する信号を発生すａ　
書込み時にζ；Ｌ　　ＸＷＥ信号を低レベルに　ＸＯＥ
信号を高レベルにすれば　内部タイミング発生回路９（
友　外部からデータ入出力バッファ６及び、センスアン
プ８を通してメモリセルアレイ７内に行１列のメモリセ
ルにデータを格納するための書き込み信号を出力し　デ
ータか書き込まれる。読み出し時に１ｉＸＷＥ信号を高
レベルｉ；ｘｏＦ、信号を低レベルにすれは　内部タイ
ミング発生回路９（よ　メモリセルアレイ７に読みだし
信号を出力し　メモリセルアレイ７内のに行１列のメモ
リセルのデータがセンスアンプ８及び、データ入出力バ
ッファ６を通して外部に読み出されも 次にモード信号３が第２のレベルの時について説明する
。

内部タイミング発生回路９はＸＲＡＳ信号降下時に行ア
ドレス（ｋ）を行アドレスバッファ１に取り込むための
制御信号を出力ＬＡ　ＸＣＡＳ信号降下時に列アドレス
（１）を列アドレスバッファ２に取り込むための制御信
号を出力し　行アドレス（ｋ）及び列アドレス（１）力
丈　各々行アドレスバッファ１、列アドレスバッファ２
に保持されも　しかし　第３＠　第４図において、モー
ド信号が第２のレベルであるので、行アドレスデコーダ
４、及び、列アドレスデコーダ５　ＣＬ　　行アドレス
バッファｌの出力　及び、列アドレスバッファ２の出力
とは関係なく全行、及び全列を選択する信号を発生す本
　書込み時ににｌ、ＸＷＥ信号を低レベルＧ、：、ＸＯ
Ｅ信号を高レベルにすれば　内部タイミング発生回路９
ζ友　メモリセルアレイ７に格納信号を出力し　外部か
らデータ入出力バッファ６及び、センスアンプ８を通し
てメモリセルアレイ７内金メモリセルに同一データが書
き込まれも　タイミングチャートを第６図に示す。

以上のように本実施例によれば　モード信号が第２のレ
ベルの時にＣヨ′　行アドレスバッファ、及び、列アド
レスバッファの出力に関係なく全行、全列を選択する信
号を発生する行アドレスデコーダと列アドレスデコーダ
とを設けることにより、１回の書き込み動作でメモリセ
ルアレイ内全メモリセルに対して、ワード単位の同一デ
ータを書き込むことができも 第２図は請求項２記載の発明のメモリ装置の実施例を示
すブロック図である。

第２図の１は行アドレスバッファ、　２は列アドレスバ
ッファ、　３はモード信号　４は行アドレスデコーダ−
２０５は列アドレスデコーダ、　６はデータ入出力バッ
ファ、　７はメモリセルアレイ、　８はセンスアンプ、
　２０９はシリアルデータの入出力を切り換えるシリア
ル人出力バッファ、　２１０はシリアル書込み時にはシ
リアル人出力バッフ７２′０９からの出力データをシリ
アルクロックに同期して取り込み、　シリアル読み出し
時にはシリアル人出力バッファ２０９に対してシリアル
クロックに同期してシリアルデータを出力し　書込み転
送時にはメモリセルアレイ７に対してデータを出力し　
読み出し転送時にはメモリセルアレイ７がらのデータを
取り込むシリアルレジス久　２１１はシリアルレジスタ
２１０に対して読み出し書き込み位置を指示するポイン
久　２１２は外部制御信号を入力し　内部制御信号に変
換して出力する内部タイミング発生回路であム ■の行アドレスバッファ、　２の列アドレスバッファ、
　６のデータ入出力バッファ、７のメモリセルアレイ、
　８のセンスアンズ　２０５の列アドレスデコーダ、　
２０９のシリアル入出力バッファ、２１０のシリアルレ
ジス久　２１１のポイン久２１２の内部タイミング発生
回路は第３図と同じ構成であム ３のモード信号　４の行アドレスデコーダは第１図と同
じ構成である。

以上のように構成された本実施例のメモリ装置について
、以下その動作を説明すも モード信号３が第１のレベルの時のデータ入出力バッフ
ァ６を用いた読み出し　書き込み動作（よ請求項１記載
の発明の実施例と同じ動作をすム次に　シリアル入出力
バッファ２０９を用いた読み出し動作について説明すも まず、モード信号３が第１のレベルの時について説明す
も　内部タイミング発生回路９ｉ１ＸＲＡＳ信号の降下
時）、、　　Ｘ　Ｄ　Ｔ　／　Ｘ　ＯＥ信号が低しベ／
ｋＸＷＥ信号が高レベルであれば　行アドレス（Ｒ）を
行アドレスバッファ１に取り込むための制御信号を出力
Ｌ　行アドレス（Ｒ）が行アドレスバッファ１に保持さ
れ　その出力を基に行アドレスデコーダ４はＲの１行だ
けを選択する信号を発生する。内部タイミング発生回路
９はシリアルレジスタ２１０に書き込み信号を出力し　
メモリセルアレイ７の選択された（Ｒ）の１行分のデー
タカ（シリアルレジスタ２１０に保持されも内部タイミ
ング発生回路１１ＸｃＡｓ信号の降下時に列アドレスバ
ッファ２及び、ポインタ２１１に書き込み信号を出力し
　ポインタ２１１にシリアルレジスタ２１０の読みだし
書き込み位置が保持されも　内部タイミング発生回路９
ζ表ＸＳＥ信号を低レベルにすれｉ瓜　ＳＣ信号に同期
してシリアルレジスタ２１０に読みだし信号を出力しポ
インタ２１１によって示されたシリアルデータがシリア
ル入出力バッファ２０９を通して読み出されも　この時
、ＳＣ信号の入力によってポインタ２１１は更新されも シリアル入出力バッファ２０９を用いた書き込み動作に
ついて説明すも 内部タイミング発生回路９（よ　ＸＳＥ信号を低レベル
にすれば　ＳＣ信号に同期してシリアルレジスタ２１０
へ書き込み信号を出力し　ポインタ２１１によって示さ
れた位置にシリアルデータがシリアル入出力バッファ２
０９を通して書き込まれも この啄　ＳＣ信号の入力によってポインタ２１１は更新
されも シリアルレジスタ２１０に書き込まれたデータのメモリ
セルアレイ７への転送を説明すもモード信号３が第１の
レベルの線　内部タイミング発生回路９は　ＸＲＡＳ信
号の降下特番ミＸＤＴ／ＸＯＥ信号が低レベル、ＸＷＥ
信号が低レベルであれば　行アドレス（Ｒ）を行アドレ
スバッファ１に取り込むための制御信号を出力し　行ア
ドレス（Ｒ）が行アドレスバッファｌに保持され　その
出力を基に行アドレスデコーダ４はＲの１行だけを選択
する信号を発生すも　内部タイミング発生回路９（戴　
メモリセルアレイ７に格納信号を出力しメモリセルアレ
イ７の選択された（Ｒ）の１行に対してシリアルレジス
タ２１０のデータが格納されも　内部タイミング発生回
路９１ＬＸＣＡＳ信号の降下時に　列アドレスバッファ
２及び、ポインタ２１１に書き込み信号を出力し　ポイ
ンタ２１１にシリアルレジスタ２１０の読み出し書き込
み位置が格納されも 次にモード信号３が第２のレベルの時について説明すも
　内部タイミング発生回路９？１ＸＲＡＳ信号の降下時
に　ＸＤＴ／ＸＯＥ信号が低しベ／ｌ、、ＸＷＥ信号が
低レベルであれば　行アドレス（Ｒ）を行アドレスバッ
ファ１に取り込むための制御信号を出力し行アドレス（
Ｒ）が行アドレスバッファｌに保持されも　しかし　第
３阻第４図においてモード信号が第２のレベルであるの
で、行アドレスデコーダ４Ｃヨ　　行アドレスバッファ
１の出力とは関係なく全行を選択する信号を発生し　内
部タイミング発生回路９＆よ　メモリセルアレイ７に格
納信号を出力し　シリアルレジスタ２１０のデータがメ
モリセルアレイ７内金メモリセルに１行単位の同一デー
タで書き込まれも内部タイミング発生回路９４；ＬＸＣ
ＡＳ信号の降下時に列アドレスバッファ２及び、ポイン
タ２１１に書き込み信号を出力し　ポインタ２１１へシ
リアルレジスタ２１０の読み出し書き込み位置を格納す
も 以上のように本実施例によれば　モード信号が第２のレ
ベルの時には　行アドレスバッファの出力に関係なく全
行を選択する信号を発生する行アドレスデコーダとシリ
アルレジスタとを設けことにより、　１回の書き込み動
作によって、メモリセルアレイ内全メモリセルに対して
１行単位の同一データを書き込むことができも 発明の詳細 な説明したよう艮　本発明の第１の発明によれば　１回
の書き込み動作によって、メモリセルアレイ内メモリセ
ルに対して同一データを書き込むことができも また　本発明の第２の発明によれば　１回の書き込み動
作によって、メモリセルアレイ内メモリセルに対して１
行単位の同一データを書き込むことができも このよう置　ある特定データによるメモリセルアレイ内
のメモリセルへの書き込みを高速に実行でき、その実用
的効果は太き一一

【図面の簡単な説明】

第１図は請求項１記載の発明における一実施例のメモリ
装置のブロック医　第２図は請求項２記載の発明におけ
る一実施例のメモリ装置のブロック医　第３図は従来の
メモリ装置の一例を示すブロックは　第４図は行アドレ
スデコーダの一例を示す構成医　第５図は列アドレスデ
コーダの一例を示す構成医　第６図は内部タイミング発
生回路の生成するタイミングチャートであ４ １・・・行アドレスバッファ、　２・・・列アドレスバ
ッファ、　３・・・モード信号　４・・・行アドレスデ
コーダ、５・・・列アドレスデコーダ、　６・・・デー
タ人出力バッファ、　７・・・メモリセルアレイ、　８
・・・センスアンプ、９・・・内部タイミング発生同区
　２０５・・・データ人出力バッファ、　２０９・・・
シリアル人出力バッファ、２１０・・・シリアルレジス
タ　２１１・・・ポイン久２１２・・・内部タイミング
発生同区　３０３・・・行アドレスデコーダ、　４０１
・・・デコード訊　４０２・・・ＯＲゲー　ト。 代理人の氏名　弁理士　小鍜治　明 ほか２名 第 図 第 図

Claims (2)

【特許請求の範囲】
1. （１）行アドレスと列アドレスによって選択されるメモ
   リセルから構成されるメモリセルアレイと、第１のタイ
   ミングで行アドレスを保持する行アドレスバッファと、
   第２のタイミングで列アドレスを保持する列アドレスバ
   ッファと、モード信号と、前記モード信号が第１のレベ
   ルのときには前記行アドレスバッファの出力をデコード
   して、前記メモリセルアレイの１行を選択する信号を発
   生し、前記モード信号が第２のレベルのときには前記行
   アドレスバッファの出力に関係なく前記メモリセルアレ
   イの全ての行を選択する信号を発生する行アドレスデコ
   ーダと、前記モード信号が第１のレベルのときには前記
   列アドレスバッファの出力をデコードして、前記メモリ
   セルアレイの１列を選択する信号を発生し、前記モード
   信号が第２のレベルのときには前記列アドレスバッファ
   の出力に関係なく前記メモリセルアレイの全ての列を選
   択する信号を発生する列アドレスデコーダとを備え書込
   み時には前記行アドレスデコーダの出力と前記列アドレ
   スデコーダの出力とによって選択される前記メモリセル
   アレイ内のメモリセルに対して、外部からのデータを書
   き込み、読み出し時には前記行アドレスデコーダの出力
   と前記列アドレスデコーダの出力とによって選択される
   前記メモリセルアレイ内のメモリセルのデータを読み出
   すことを特徴とするメモリ装置。
2. （２）行アドレスと列アドレスによって選択されるメモ
   リセルから構成されるメモリセルアレイと、第１のタイ
   ミングで行アドレスを保持する行アドレスバッファと、
   第２のタイミングで列アドレスを保持する列アドレスバ
   ッファと、モード信号と、前記モード信号が第１のレベ
   ルのときには前記行アドレスバッファの出力をデコード
   して、前記メモリセルアレイの１行を選択する信号を発
   生し、前記モード信号が第２のレベルのときには前記行
   アドレスバッファの出力に関係なく前記メモリセルアレ
   イの全ての行を選択する信号を発生する行アドレスデコ
   ーダと、前記列アドレスバッファの出力をデコードして
   、前記メモリセルアレイの１列を選択する信号を発生す
   る列アドレスデコーダと、シリアル書込み時には外部か
   らのデータをシリアルクロックに同期して取り込み、シ
   リアル読み出し時には外部に対してシリアルクロックに
   同期してシリアルデータを出力し、書込み転送時には書
   き込み転送信号に同期して前記メモリセルアレイに対し
   てデータを出力し、読み出し転送時には読みだし転送信
   号に同期して前記メモリセルアレイからのデータを取り
   込むシリアルレジスタとを備え、書込み時には前記行ア
   ドレスデコーダの出力と前記列アドレスデコーダの出力
   とによって選択される前記メモリセルアレイ内のメモリ
   セルに対して、外部からのデータを書き込み、読み出し
   時には前記行アドレスデコーダの出力と前記列アドレス
   デコーダの出力とによって選択される前記メモリセルア
   レイ内のメモリセルのデータを読み出し、書き込み転送
   時には前記行アドレスデコーダの出力によって選択され
   る前記メモリセルアレイ内のメモリセルに対して、行単
   位で前記シリアルレジスタのデータを書き込み、読みだ
   し転送時には前記行アドレスデコーダの出力によって選
   択される前記メモリセルアレイ内のメモリセルからのデ
   ータを行単位で前記シリアルレジスタに書き込むことを
   特徴とするメモリ装置。