JPH0554655A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0554655A JPH0554655A JP3209699A JP20969991A JPH0554655A JP H0554655 A JPH0554655 A JP H0554655A JP 3209699 A JP3209699 A JP 3209699A JP 20969991 A JP20969991 A JP 20969991A JP H0554655 A JPH0554655 A JP H0554655A
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- Japan
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- memory cell
- write
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Abstract
(57)【要約】
【目的】信号の入出力端子の数を低減する。
【構成】ライトアドレス信号ＷＡ及びリードアドレス信
号ＲＡをそれぞれ入力するアドレス入力端子（Ｔｗａ，
Ｔｒａ）をそれぞれ１本ずつとする。これらアドレス入
力端子Ｔｗａ，Ｔｒａにシリアルに伝達されるライトア
ドレス信号ＷＡ，リードアドレス信号ＲＡを順次取込み
後段側へシフトするライトアドレスレジスタ２，リード
アドレスレジスタ４を設ける。ライトアドレスレジスタ
２，リードアドレスレジスタ４の各段からのパラレルの
信号を同時に取込み選択回路７を介して列アドレスデコ
ーダ８，行アドレスデコーダ９へ供給するライトアドレ
スラッチ回路３，リードアドレスラッチ回路５を設け
る。
号ＲＡをそれぞれ入力するアドレス入力端子（Ｔｗａ，
Ｔｒａ）をそれぞれ１本ずつとする。これらアドレス入
力端子Ｔｗａ，Ｔｒａにシリアルに伝達されるライトア
ドレス信号ＷＡ，リードアドレス信号ＲＡを順次取込み
後段側へシフトするライトアドレスレジスタ２，リード
アドレスレジスタ４を設ける。ライトアドレスレジスタ
２，リードアドレスレジスタ４の各段からのパラレルの
信号を同時に取込み選択回路７を介して列アドレスデコ
ーダ８，行アドレスデコーダ９へ供給するライトアドレ
スラッチ回路３，リードアドレスラッチ回路５を設け
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特にシリアルデータをパラレルデータに変換してメ
モリセルアレイへ供給し、メモリセルアレイからのパラ
レルデータをシリアルデータに変換して外部へ出力する
構成の半導体メモリ装置に関する。
し、特にシリアルデータをパラレルデータに変換してメ
モリセルアレイへ供給し、メモリセルアレイからのパラ
レルデータをシリアルデータに変換して外部へ出力する
構成の半導体メモリ装置に関する。
【０００２】
【従来の技術】従来、この種の半導体メモリ装置は図５
に示すように、複数のメモリセル、並びにこれらメモリ
セルを所定の単位で選択する複数のワード線及びビット
線を含み選択されたメモリセルに対してデータの書込
み，読出しを行うメモリセルアレイ１と、複数ビットの
行アドレス信号ＲＯＡ及び列アドレス信号ＣＡを並列に
それぞれ入力するための複数のアドレス入力端子Ｔｒｏ
ａ，Ｔｃａと、メモリセルアレイ１のメモリセルを所定
の単位で順次リフレッシュするリフレッシュアドレス信
号を発生するリフレッシュカウンタ６と、選択信号ＳＥ
Ｌａによりリフレッシュアドレス信号及び行アドレス信
号のうちの一方を選択して出力する選択回路７ａと、列
アドレス信号ＣＡ及び選択回路７ａの出力信号によりメ
モリセルアレイ１のメモリセルを選択する列アドレスデ
コーダ８及び行アドレスデコーダ９と、メモリセルアレ
イ１から読出された複数ビットのデータ及びメモリセル
アレイ１へ書込む複数ビットのデータを伝達する入出力
バス回路１７と、この入出力バス回路１７からの複数ビ
ットのデータを同時に取込み出力するリードラッチ回路
１２、及びこのリードラッチ回路１２からのデータを各
段に取込み順次シフトしてシリアルデータ（Ｄｏｕｔ）
として出力するリードシフトレジスタ１３を備えたパラ
レル・シリアル変換回路１１と、シリアルに入力される
データ（Ｄｉｎ）を順次取込み後段へシフトし各段から
出力するライトシフトレジスタ１５、及びこのライトシ
フトレジスタ１５からの複数ビットのデータを同時に取
込み入出力バス回路１７へ伝達するライトラッチ回路１
６を備えたシリアル・パラレル変換回路１４と、各部の
動作を制御する制御回路１０ｂとを有する構成となって
いる。
に示すように、複数のメモリセル、並びにこれらメモリ
セルを所定の単位で選択する複数のワード線及びビット
線を含み選択されたメモリセルに対してデータの書込
み，読出しを行うメモリセルアレイ１と、複数ビットの
行アドレス信号ＲＯＡ及び列アドレス信号ＣＡを並列に
それぞれ入力するための複数のアドレス入力端子Ｔｒｏ
ａ，Ｔｃａと、メモリセルアレイ１のメモリセルを所定
の単位で順次リフレッシュするリフレッシュアドレス信
号を発生するリフレッシュカウンタ６と、選択信号ＳＥ
Ｌａによりリフレッシュアドレス信号及び行アドレス信
号のうちの一方を選択して出力する選択回路７ａと、列
アドレス信号ＣＡ及び選択回路７ａの出力信号によりメ
モリセルアレイ１のメモリセルを選択する列アドレスデ
コーダ８及び行アドレスデコーダ９と、メモリセルアレ
イ１から読出された複数ビットのデータ及びメモリセル
アレイ１へ書込む複数ビットのデータを伝達する入出力
バス回路１７と、この入出力バス回路１７からの複数ビ
ットのデータを同時に取込み出力するリードラッチ回路
１２、及びこのリードラッチ回路１２からのデータを各
段に取込み順次シフトしてシリアルデータ（Ｄｏｕｔ）
として出力するリードシフトレジスタ１３を備えたパラ
レル・シリアル変換回路１１と、シリアルに入力される
データ（Ｄｉｎ）を順次取込み後段へシフトし各段から
出力するライトシフトレジスタ１５、及びこのライトシ
フトレジスタ１５からの複数ビットのデータを同時に取
込み入出力バス回路１７へ伝達するライトラッチ回路１
６を備えたシリアル・パラレル変換回路１４と、各部の
動作を制御する制御回路１０ｂとを有する構成となって
いる。
【０００３】次にこの半導体メモリ装置の動作について
説明する。
説明する。
【０００４】ライトシフトレジスタ１５，ライトラッチ
回路１６，リードシフトレジスタ１３，リードラッチ回
路１２はそれぞれｍビットのデータがたくわえられる容
量をもっているものとする。また、ライトクロック信号
ＷＣＫの立上がりによってライトシフトレジスタ１５に
入力データＤｉｎが順次取込まれ、チップイネーブル信
号ＣＥを活性化し、ライトイネーブル信号ＷＥを活性化
することでライトラッチ回路１６にたくわえられている
入力データを、入出力バス回路１７を介してメモリセル
アレイ１へ転送する。
回路１６，リードシフトレジスタ１３，リードラッチ回
路１２はそれぞれｍビットのデータがたくわえられる容
量をもっているものとする。また、ライトクロック信号
ＷＣＫの立上がりによってライトシフトレジスタ１５に
入力データＤｉｎが順次取込まれ、チップイネーブル信
号ＣＥを活性化し、ライトイネーブル信号ＷＥを活性化
することでライトラッチ回路１６にたくわえられている
入力データを、入出力バス回路１７を介してメモリセル
アレイ１へ転送する。
【０００５】リードクロック信号ＲＣＫの立上がりによ
ってリードシフトレジスタ１３にたくわえられていたデ
ータが順次出力される。チップイネーブル信号ＣＥの立
下がりによってアドレスを取込み、該当するブロックの
メモリセルのデータを読出し、リードラッチ回路１２に
転送し、又、ライトラッチ回路１２のデータをメモリセ
ルアレイ１へ転送する。ライトロード信号ＷＬを活性化
することでライトシフトレジスタ１５のデータがライト
ラッチ回路１６へ一度に転送される。リードロード信号
ＲＬを活性化することでリードラッチ回路１２のデータ
がリードシフトレジスタ１３へ一度に転送される。
ってリードシフトレジスタ１３にたくわえられていたデ
ータが順次出力される。チップイネーブル信号ＣＥの立
下がりによってアドレスを取込み、該当するブロックの
メモリセルのデータを読出し、リードラッチ回路１２に
転送し、又、ライトラッチ回路１２のデータをメモリセ
ルアレイ１へ転送する。ライトロード信号ＷＬを活性化
することでライトシフトレジスタ１５のデータがライト
ラッチ回路１６へ一度に転送される。リードロード信号
ＲＬを活性化することでリードラッチ回路１２のデータ
がリードシフトレジスタ１３へ一度に転送される。
【０００６】次にデータの読出し，書込み動作について
図６のタイミング図を参照しながら説明する。
図６のタイミング図を参照しながら説明する。
【０００７】アドレス信号ＲＯＡ，ＣＡはｎビットと
し、アドレス信号Ｂ1〜Ｂn によって選択されるメモリ
セルの読出しデータをｂ1，ｂ2 ，…，ｂn とし、アド
レス信号Ｃ1 〜Ｃn によって選択されるメモリセルへの
入力データＤｉｎをＣ1 ，Ｃ2 ，…，Ｃm とする。
し、アドレス信号Ｂ1〜Ｂn によって選択されるメモリ
セルの読出しデータをｂ1，ｂ2 ，…，ｂn とし、アド
レス信号Ｃ1 〜Ｃn によって選択されるメモリセルへの
入力データＤｉｎをＣ1 ，Ｃ2 ，…，Ｃm とする。
【０００８】まずデータの読出し動作について説明す
る。
る。
【０００９】読出し用のアドレス信号Ｂ1 〜Ｂn はチッ
プイネーブル信号ＣＥの立下がり（ｔ6 ）で取込まれ、
該当するメモリセルのデータを読出しデータｂ1 〜ｂm
をリードラッチ回路１２へ転送する。リードラッチ回路
１２へ転送されたデータｂ1 〜ｂm は内部リードロード
信号ＲＬ１の立下がり（ｔ7 ）でリードシフトレジスタ
１３へ転送されリードクロック信号ＲＣＫに同期して出
力（Ｄｏｕｔ）される。
プイネーブル信号ＣＥの立下がり（ｔ6 ）で取込まれ、
該当するメモリセルのデータを読出しデータｂ1 〜ｂm
をリードラッチ回路１２へ転送する。リードラッチ回路
１２へ転送されたデータｂ1 〜ｂm は内部リードロード
信号ＲＬ１の立下がり（ｔ7 ）でリードシフトレジスタ
１３へ転送されリードクロック信号ＲＣＫに同期して出
力（Ｄｏｕｔ）される。
【００１０】次に書込み動作について説明する。
【００１１】入力データＤｉｎ（Ｃ1 ，Ｃ2 ，…，
Ｃm ）はライトクロック信号ｗｃｋの立上がりで順次ラ
イトシフトレジスタ１５へ取込まれる。ライトロード信
号ＷＬの立下がり（ｔ9 ）でライトシフトレジスタ１５
にたくわえられているデータＣ1 〜Ｃm がライトラッチ
回路１６へ一度に転送される。
Ｃm ）はライトクロック信号ｗｃｋの立上がりで順次ラ
イトシフトレジスタ１５へ取込まれる。ライトロード信
号ＷＬの立下がり（ｔ9 ）でライトシフトレジスタ１５
にたくわえられているデータＣ1 〜Ｃm がライトラッチ
回路１６へ一度に転送される。
【００１２】ライトラッチ回路１６にラッチされたデー
タはライトイネーブル信号ＷＥの立下がり（ｔ10）でメ
モリセルアレイ１へ転送され各メモリセルへ書込まれ
る。
タはライトイネーブル信号ＷＥの立下がり（ｔ10）でメ
モリセルアレイ１へ転送され各メモリセルへ書込まれ
る。
【００１３】一方、書込み用のアドレス信号Ｃ1 〜Ｃn
はチップイネーブル信号ＣＥの立下がり（ｔ8 ）で取込
まれ該当するメモリセルを選択し、ライトラッチ回路１
６のデータがこれらメモリセルへ転送される。
はチップイネーブル信号ＣＥの立下がり（ｔ8 ）で取込
まれ該当するメモリセルを選択し、ライトラッチ回路１
６のデータがこれらメモリセルへ転送される。
【００１４】
【発明が解決しようとする課題】上述した従来の半導体
メモリ装置は、複数ビットのアドレス信号ＲＯＡ，ＣＡ
を複数のアドレス入力端子Ｔｒｏａ，Ｔｃａから同時に
並列に取込む構成となっているので、入出力端子の数が
多くなるという欠点があった。
メモリ装置は、複数ビットのアドレス信号ＲＯＡ，ＣＡ
を複数のアドレス入力端子Ｔｒｏａ，Ｔｃａから同時に
並列に取込む構成となっているので、入出力端子の数が
多くなるという欠点があった。
【００１５】本発明の目的は、入出力端子の数を低減す
ることができる半導体メモリ装置を提供することにあ
る。
ることができる半導体メモリ装置を提供することにあ
る。
【００１６】
【課題を解決するための手段】本発明の半導体メモリ装
置は、外部からのアドレス信号を入力するためのアドレ
ス入力端子と、複数段のレジスタを備え前記アドレス入
力端子にシリアルに伝達されるアドレス信号を順次取込
み後段側へシフトして各段の前記レジスタから出力する
アドレスレジスタ回路と、このアドレスレジスタ回路の
各段のレジスタの出力信号を所定のタイミングで同時に
取込み出力するアドレスラッチ回路と、複数のメモリセ
ル、並びにこれらメモリセルを所定の単位で選択する複
数のワード線及びビット線を含み選択された前記メモリ
セルに対しデータの書込み，読出しを行うメモリセルア
レイと、前記アドレスラッチ回路の出力信号により前記
メモリセルアレイのメモリセルを選択するメモリセル選
択回路とを有している。
置は、外部からのアドレス信号を入力するためのアドレ
ス入力端子と、複数段のレジスタを備え前記アドレス入
力端子にシリアルに伝達されるアドレス信号を順次取込
み後段側へシフトして各段の前記レジスタから出力する
アドレスレジスタ回路と、このアドレスレジスタ回路の
各段のレジスタの出力信号を所定のタイミングで同時に
取込み出力するアドレスラッチ回路と、複数のメモリセ
ル、並びにこれらメモリセルを所定の単位で選択する複
数のワード線及びビット線を含み選択された前記メモリ
セルに対しデータの書込み，読出しを行うメモリセルア
レイと、前記アドレスラッチ回路の出力信号により前記
メモリセルアレイのメモリセルを選択するメモリセル選
択回路とを有している。
【００１７】また、メモリセルアレイのメモリセルを所
定の単位で順次リフレッシュするリフレッシュアドレス
を発生するリフレッシュカウンタを設け、入力された前
記リフレッシュカウンタからのリフレッシュアドレスと
アドレスラッチ回路の出力信号とを外部からの制御信号
に従って調停しこれらを所定のタイミングで選択的にメ
モリセル選択回路へ供給するアービタを設けて構成され
る。
定の単位で順次リフレッシュするリフレッシュアドレス
を発生するリフレッシュカウンタを設け、入力された前
記リフレッシュカウンタからのリフレッシュアドレスと
アドレスラッチ回路の出力信号とを外部からの制御信号
に従って調停しこれらを所定のタイミングで選択的にメ
モリセル選択回路へ供給するアービタを設けて構成され
る。
【００１８】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１９】図１は本発明の第１の実施例を示すブロッ
ク図である。
ク図である。
【００２０】この実施例が図５に示された従来の半導体
メモリ装置と相違する点は、リードアドレス信号ＲＡ，
ライトアドレス信号ＷＡを入力するアドレス入力端子を
それぞれ１本ずつ（Ｔｒａ，Ｔｗａ）とし、それぞれ複
数段のレジスタを備え、これらアドレス入力端子Ｔｒ
ａ，Ｔｗａにシリアルに伝達されるリードアドレス信号
ＲＡ，ライトアドレス信号ＷＡを、リードクロック信号
ＲＣＫ，ライトクロック信号ＷＣＫに従って順次取込み
後段側へシフトして各段から出力するリードアドレスレ
ジスタ４及びライトアドレスレジスタ２を設け、内部リ
ードロード信号ＲＬＩに従ってリードアドレスレジスタ
４の複数ビットの出力信号を並列に取込み出力するリー
ドアドレスラッチ回路５を設け、内部ライトロード信号
ＷＬＩに従ってライトアドレスレジスタ２の複数ビット
の出力信号を並列に取込み出力するライトアドレスラッ
チ回路３を設け、選択回路７を介してリードアドレスラ
ッチ回路５からの複数ビットのリードアドレス信号を行
アドレスデコーダ９及び列アドレスデコーダ８へ供給
し、ライトアドレスラッチ回路３からの複数ビットのラ
イトアドレス信号を行アドレスデコーダ９及び列アドレ
スデコーダ８へ供給するようにした点にある。
メモリ装置と相違する点は、リードアドレス信号ＲＡ，
ライトアドレス信号ＷＡを入力するアドレス入力端子を
それぞれ１本ずつ（Ｔｒａ，Ｔｗａ）とし、それぞれ複
数段のレジスタを備え、これらアドレス入力端子Ｔｒ
ａ，Ｔｗａにシリアルに伝達されるリードアドレス信号
ＲＡ，ライトアドレス信号ＷＡを、リードクロック信号
ＲＣＫ，ライトクロック信号ＷＣＫに従って順次取込み
後段側へシフトして各段から出力するリードアドレスレ
ジスタ４及びライトアドレスレジスタ２を設け、内部リ
ードロード信号ＲＬＩに従ってリードアドレスレジスタ
４の複数ビットの出力信号を並列に取込み出力するリー
ドアドレスラッチ回路５を設け、内部ライトロード信号
ＷＬＩに従ってライトアドレスレジスタ２の複数ビット
の出力信号を並列に取込み出力するライトアドレスラッ
チ回路３を設け、選択回路７を介してリードアドレスラ
ッチ回路５からの複数ビットのリードアドレス信号を行
アドレスデコーダ９及び列アドレスデコーダ８へ供給
し、ライトアドレスラッチ回路３からの複数ビットのラ
イトアドレス信号を行アドレスデコーダ９及び列アドレ
スデコーダ８へ供給するようにした点にある。
【００２１】次に書込み動作について図２のタイミング
図を参照しながら説明する。
図を参照しながら説明する。
【００２２】アドレス信号はｎビットとし、アドレス信
号Ａ1 〜Ａn によって選択されるメモリセルへの書込み
データをａ1 ，ａ2 ，…，ａm とする。またアドレス信
号Ｂ1 〜Ｂn によって活性化されるメモリセルへの書込
みデータをｂ1，ｂ2 ，〜，ｂm とする。
号Ａ1 〜Ａn によって選択されるメモリセルへの書込み
データをａ1 ，ａ2 ，…，ａm とする。またアドレス信
号Ｂ1 〜Ｂn によって活性化されるメモリセルへの書込
みデータをｂ1，ｂ2 ，〜，ｂm とする。
【００２３】書込み用のアドレス信号Ａ1 〜Ａn （Ｗ
Ａ）はアドレス入力端子Ｔｗａから順次ライトクロック
信号ＷＣＫに周期してライトアドレスレジスタ２に取込
まれる。ライトロード信号ＷＬが低レベルの時のライト
クロック信号ＷＣＫの立上がり（ｔ1 ）でライトアドレ
スレジスタ２のアドレスデータ（Ａ1 〜Ａn ）はライト
アドレスラッチ回路３に転送される。
Ａ）はアドレス入力端子Ｔｗａから順次ライトクロック
信号ＷＣＫに周期してライトアドレスレジスタ２に取込
まれる。ライトロード信号ＷＬが低レベルの時のライト
クロック信号ＷＣＫの立上がり（ｔ1 ）でライトアドレ
スレジスタ２のアドレスデータ（Ａ1 〜Ａn ）はライト
アドレスラッチ回路３に転送される。
【００２４】入力データＤｉｎ（ａ1 〜ａm ）はライト
クロック信号ＷＣＫの後半の立上がりで順次ライトシフ
トレジスタ１５に取込まれ、ライトロード信号ＷＬが低
レベルの時のライトクロック信号ＷＣＫの立上がり（ｔ
1 ）でライトシフトレジスタ１５のデータ（ａ1 〜ａ
m）はライトラッチ回路１６に転送される。
クロック信号ＷＣＫの後半の立上がりで順次ライトシフ
トレジスタ１５に取込まれ、ライトロード信号ＷＬが低
レベルの時のライトクロック信号ＷＣＫの立上がり（ｔ
1 ）でライトシフトレジスタ１５のデータ（ａ1 〜ａ
m）はライトラッチ回路１６に転送される。
【００２５】ライトラッチ回路１６にラッチされた入力
データ（ａ1 …ａm ）は、制御信号ＤＴが低レベルの期
間にチップイネーブル信号ＣＥを立下げることによって
（ｔ2 ）ライトアドレスラッチ回路３にたくわえられて
いるアドレスデータで選択されるメモリセルへ書込まれ
る。
データ（ａ1 …ａm ）は、制御信号ＤＴが低レベルの期
間にチップイネーブル信号ＣＥを立下げることによって
（ｔ2 ）ライトアドレスラッチ回路３にたくわえられて
いるアドレスデータで選択されるメモリセルへ書込まれ
る。
【００２６】次に読出し動作について図３のタイミング
図を参照しながら説明する。
図を参照しながら説明する。
【００２７】アドレス信号Ｃ1 〜Ｃn によって選択され
るメモリセルからの読出しデータをｃ1 ，ｃ2 , 〜，ｃ
m とし、また読出しするデータのアドレス信号の順序を
Ａ1 〜Ａn の次にＢ1 〜Ｂn 、以下Ｃ1 〜Ｃn ，Ｄ1 〜
Ｄn , Ｅ1 〜Ｅn とする。
るメモリセルからの読出しデータをｃ1 ，ｃ2 , 〜，ｃ
m とし、また読出しするデータのアドレス信号の順序を
Ａ1 〜Ａn の次にＢ1 〜Ｂn 、以下Ｃ1 〜Ｃn ，Ｄ1 〜
Ｄn , Ｅ1 〜Ｅn とする。
【００２８】読出し用のアドレス信号ＲＡはアドレス入
力端子Ｔｒａから順次リードクロック信号ＲＣＫに同期
してリードアドレスレジスタ４に取込まれる。
力端子Ｔｒａから順次リードクロック信号ＲＣＫに同期
してリードアドレスレジスタ４に取込まれる。
【００２９】リードロード信号ＲＬが低レベルの時のリ
ードクロック信号ＲＣＫの立上がり（ｔ3 ）でリードア
ドレスレジスタ４のアドレスデータ（Ｃ1 〜Ｃn ）はリ
ードアドレスラッチ回路５に転送される。
ードクロック信号ＲＣＫの立上がり（ｔ3 ）でリードア
ドレスレジスタ４のアドレスデータ（Ｃ1 〜Ｃn ）はリ
ードアドレスラッチ回路５に転送される。
【００３０】出力データＤｏｕｔは、制御信号ＤＴが高
レベルの期間にチップイネーブル信号ＣＥを立ち下げる
ことによって（ｔ4 ）リードアドレスラッチ回路５にた
くわえられているアドレスデータで選択されるメモリセ
ルのデータｃ1 〜ｃm をリードラッチ回路１２に転送す
る。
レベルの期間にチップイネーブル信号ＣＥを立ち下げる
ことによって（ｔ4 ）リードアドレスラッチ回路５にた
くわえられているアドレスデータで選択されるメモリセ
ルのデータｃ1 〜ｃm をリードラッチ回路１２に転送す
る。
【００３１】リードロード信号ＲＬが低レベルの時のリ
ードクロック信号ＲＣＫの立上がり（ｔ5 ）でリードラ
ッチ回路１２のデータｃ1 〜ｃm がリードシフトレジス
タ１３に転送され、リードクロック信号ＲＣＫに同期し
てｃ1 ，ｃ2 ，…，ｃm と順次出力される。
ードクロック信号ＲＣＫの立上がり（ｔ5 ）でリードラ
ッチ回路１２のデータｃ1 〜ｃm がリードシフトレジス
タ１３に転送され、リードクロック信号ＲＣＫに同期し
てｃ1 ，ｃ2 ，…，ｃm と順次出力される。
【００３２】このように、この実施例においては、アド
レス入力端子を２本にすることができる。
レス入力端子を２本にすることができる。
【００３３】またこの実施例では、アドレス入力端子を
ライト用，リード用の各１本ずつにしているが、これに
限らず例えばライト用，リード用各２本ずつとしてもか
まわないし、列アドレス，行アドレスで各１本ずつとし
てもかまわない。何れにしても従来例より大幅に入出力
端子を低減することができる。
ライト用，リード用の各１本ずつにしているが、これに
限らず例えばライト用，リード用各２本ずつとしてもか
まわないし、列アドレス，行アドレスで各１本ずつとし
てもかまわない。何れにしても従来例より大幅に入出力
端子を低減することができる。
【００３４】図４は本発明の第２の実施例を示すブロッ
ク図である。
ク図である。
【００３５】この実施例は、第１の実施例の選択回路７
に変えてアービタ１８を設けたものである。アービタ１
８は、制御回路１０ａの制御のもとに、ライトデータ転
送サイクルとリードデータ転送サイクルとリフレッシュ
サイクルとの要求信号を調停し、リフレッシュカウンタ
６，リードアドレスラッチ回路５，ライトアドレスラッ
チ回路３の出力信号を選択的に、かつ所定のタイミング
で供給する回路である。
に変えてアービタ１８を設けたものである。アービタ１
８は、制御回路１０ａの制御のもとに、ライトデータ転
送サイクルとリードデータ転送サイクルとリフレッシュ
サイクルとの要求信号を調停し、リフレッシュカウンタ
６，リードアドレスラッチ回路５，ライトアドレスラッ
チ回路３の出力信号を選択的に、かつ所定のタイミング
で供給する回路である。
【００３６】このアービタ１８を設けることにより、制
御回路１０ａへのチップイネーブル信号ＣＥ，リフレッ
シュ信号ＲＥＦ，制御信号ＰＴの入力が不要となる。す
なわち、入出力端子の数を更に低減することができる。
御回路１０ａへのチップイネーブル信号ＣＥ，リフレッ
シュ信号ＲＥＦ，制御信号ＰＴの入力が不要となる。す
なわち、入出力端子の数を更に低減することができる。
【００３７】
【発明の効果】以上説明したように本発明は、アドレス
信号を１本の端子からシリアルに入力する構成とするこ
とにより、入出力端子の数を低減することができる効果
がある。また、アービタを設けることにより、制御信号
の入力端子の数も低減することができる効果がある。
信号を１本の端子からシリアルに入力する構成とするこ
とにより、入出力端子の数を低減することができる効果
がある。また、アービタを設けることにより、制御信号
の入力端子の数も低減することができる効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】図１に示された実施例の動作を説明するための
各部信号のタイミング図である。
各部信号のタイミング図である。
【図３】図１に示された実施例の動作を説明するための
各部信号のタイミング図である。
各部信号のタイミング図である。
【図４】本発明の第２の実施例を示すブロック図であ
る。
る。
【図５】従来の半導体メモリ装置の一例を示すブロック
図である。
図である。
【図６】図５に示された半導体メモリ装置の動作を説明
するための各部信号のタイミング図である。
するための各部信号のタイミング図である。
１ メモリセルアレイ ２ ライトアドレスレジスタ ３ ライトアドレスラッチ回路 ４ リードアドレスレジスタ ５ リードアドレスラッチ回路 ６ リフレッシュカウンタ ７，７ａ 選択回路 ８ 列アドレスデコーダ ９ 行アドレスデコーダ １０，１０ａ，１０ｂ 制御回路 １１ パラレル・シリアル変換回路 １２ リードラッチ回路 １３ リードシフトレジスタ １４ シリアル・パラレル変換回路 １５ ライトシフトレジスタ １６ ライトラッチ回路 １７ 入出力バス回路 １８ アービタ
Claims (2)
- 【請求項１】 外部からのアドレス信号を入力するため
のアドレス入力端子と、複数段のレジスタを備え前記ア
ドレス入力端子にシリアルに伝達されるアドレス信号を
順次取込み後段側へシフトして各段の前記レジスタから
出力するアドレスレジスタ回路と、このアドレスレジス
タ回路の各段のレジスタの出力信号を所定のタイミング
で同時に取込み出力するアドレスラッチ回路と、複数の
メモリセル、並びにこれらメモリセルを所定の単位で選
択する複数のワード線及びビット線を含み選択された前
記メモリセルに対しデータの書込み，読出しを行うメモ
リセルアレイと、前記アドレスラッチ回路の出力信号に
より前記メモリセルアレイのメモリセルを選択するメモ
リセル選択回路とを有することを特徴とする半導体メモ
リ装置。 - 【請求項２】 メモリセルアレイのメモリセルを所定の
単位で順次リフレッシュするリフレッシュアドレスを発
生するリフレッシュカウンタを設け、入力された前記リ
フレッシュカウンタからのリフレッシュアドレスとアド
レスラッチ回路の出力信号とを外部からの制御信号に従
って調停しこれらを所定のタイミングで選択的にメモリ
セル選択回路へ供給するアービタを設けた請求項１記載
の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3209699A JPH0554655A (ja) | 1991-08-22 | 1991-08-22 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3209699A JPH0554655A (ja) | 1991-08-22 | 1991-08-22 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0554655A true JPH0554655A (ja) | 1993-03-05 |
Family
ID=16577172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3209699A Pending JPH0554655A (ja) | 1991-08-22 | 1991-08-22 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0554655A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001511559A (ja) * | 1997-07-28 | 2001-08-14 | ネグザビット・ネットワークス，リミテッド・ライアビリティー・カンパニー | マルチポート内部キャッシュｄｒａｍ |
-
1991
- 1991-08-22 JP JP3209699A patent/JPH0554655A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001511559A (ja) * | 1997-07-28 | 2001-08-14 | ネグザビット・ネットワークス，リミテッド・ライアビリティー・カンパニー | マルチポート内部キャッシュｄｒａｍ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010508 |