JP2682026B2 - ファーストインファーストアウト型半導体メモリ - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は１ビット単位で書込み・読み出しが自由に行
え、書き込んだデータを直ちにリードすることが可能
な、大容量ファーストインファーストアウト型（以下、
単にFIFOと称す）構成の半導体メモリに関する。

［従来の技術］ 従来、ライト／リード番地が連続的に一方向に変化す
るように構成されたメモリとしてはFIFOメモリがある。
この種のメモリとしては、シフトレジスタやあるいはバ
イポートメモリセルを用いた小容量のものが多かった
が、大容量のものを作るとなると、通常のダイナミック
メモリセルとデータレジスタを用いた回路が、従来考え
られてる。このことを第４図を用いて、まず構成から説
明する。１および２はダイナミックメモリセルより構成
された第１メモリセルアレイである。３および４は第１
メモリセルアレイ1,2とデータ入力端子Dinの中間に設け
られたライトデータレジスタでライトデータを一次格納
し、トランスファーイネーブル信号81によりレジスタ単
位で一括して第１メモリセルアレイへデータを書き込む
ように構成される。31,41はライトデータレジスタに選
択的にライトデータを書き込むためのライトスイッチで
あり、32,42はライトデータレジスタの内容を第１メモ
リセルアレイへ転送するのを制御するトランスファーゲ
ートである。５および６は第１メモリセルアレイ1,2と
データ出力端子Doutの中間に設けられているリードデー
タレジスタで第１メモリセルアレイから一括して転送さ
れるリードデータを一時格納し、Dout端子から外部に読
み出される。52,62は第１メモリセルアレイからのデー
タをレジスタ単位で一括してリードデータレジスタへ転
送するのを制御するトランスファーゲートである。51,6
1はリードデーレジスタから選択的にデータを読み出す
ためのリードスイッチである。３〜６のデータレジスタ
の容量は好ましくは第１のメモルセルアレイ１あるいは
２の１行分のデータ容量に相当している。７はリフレッ
シュタイマでダイナミックメモリセルを定期的にリフレ
ッシュするための要求信号71を発生する。８はアービト
レーション回路で、ライトデータレジスタ３または４の
データをメモリセルに書き込むために、トランスファー
イネーブル信号81をトランスファーゲート32,42に供給
している。また第１メモリセルアレイからリードデータ
をリードデータレジスタ5,6に転送するためのトランス
ファーイネーブル信号82をトランスファーゲート52,62
に供給し、さらにリフレッシュ信号83をそれぞれ選択的
に供給している。

９はライトアドレス発生回路でライトスイッチ用のカ
ラムアドレス信号91と行選択用のロウアドレス信号92を
発生している。10はリードアドレス発生回路でリードス
イッチ用のカラムアドレス信号101と行選択用のロウア
ドレス信号102を発生している。11はリフレッシュアド
レス発生回路でリフレッシュ行選択用のロウアドレス信
号111を出力する。12はライト，リード，リフレッシュ
アドレスを選択的にデコードして行を１つのみ選択する
回路である。13は読み出しデータを増幅するセンスアン
プである。

次のこの従来の大容量FIFOメモリの動作を説明する。
Din端子からのライトデータは、スイッチ31,41により選
択的に、ライトデータレジスタ３かあるいは４に直接書
き込まれる。例えばスイッチによりライトデータレジス
タ３が選択されたと仮定すると、ライトデータレジスタ
３に書込みが行われる。複数回書込みが行われるとライ
トデータレジスタ３は書込みデータで満杯となるためス
イッチが切り替わり、今度はライトデータレジスタ４へ
書込みが行われると同時にライトレジスタ３から、ライ
トレジスタフル信号84がアービトレーション回路に転送
される。第１メモリセルアレイ1,2がアクセスされてい
ないときにはアービトレーション回路からトランスファ
ーゲート32にイネーブル信号81が返信され、ライトデー
タレジスタ３の内容が第１のメモリセルアレイ１に転送
され書き込まれる。しばらくしてライトデータレジスタ
４がライトデータで満杯になるとスイッチが切り替わ
り、再びライトデータレジスタ３へ書込みが行われると
同時にライトデータレジスタ４のデータが３の場合と同
様の手順を踏んで第１のメモリセルアレイ２へ転送され
書き込まれる。以下この動作が繰り返して行われる。こ
の時ライトアドレスカウンタよりライトレジスタ内のア
ドレス信号91（カラムアドレス）とメモリセル内の行の
選択のためのアドレス信号92（ロウアドレス）が供給さ
れる。ライトデータレジスタのデータ容量はダイナミッ
クメモリセルアレイへの転送に必要な時間を十分確保で
きる大きさに選ばれる。Dout端子への読み出しデータ
は、リードスイッチ51,61によりリードデータレジスタ
５または６から直接得られる。例えばスイッチによりリ
ードデータレジスタ５が選択されるときには、予め第１
メモリセルアレイ１の選択された行のデータが一括して
転送されている。リードデータレジスタ５からの読み出
しが複数回行われると、リードデータレジスタ５のリー
ドデータは空となるため、スイッチが切り替わり、今度
はリードデータレジスタ６からの読出しが行われると同
時に、リードレジスタ５からリードレジスタエンプティ
信号85がアービトレーション回路に転送される。第１メ
モリセルアレイ1,2がアクセスされていないときには、
アービトレーション回路からトランスファーゲート52に
トランスファーイネーブル信号82が返信され、リードデ
ータレジスタ５へ新しいデータが第１メモリセルアレイ
１からレジスタ単位で一括して転送される。しばらくし
てリードデータレジスタ６のデータがすべて読み出させ
るとスイッチが切り替わり再びリードデータレジスタ５
からの読出し行われると同時に第１メモリセルアレイ２
の選択行のデータがリードレジスタ６に５の場合と同様
の手順を踏んで転送される。以下この動作が繰り返され
る。この時リードアドレスカウンタよりリードレジスタ
5,6内のアドレス信号101（カラムアドレス）とメモリセ
ル内の行の選択のためのアドレス信号102（ロウアドレ
ス）が供給される。リードデータレジスタ5,6のデータ
容量はライトデータレジスタと同じでダイナミックメモ
リセルアレイからのデータ転送に必要な時間を十分確保
できる大きさに選ばれる。リフレッシュはリフレッシュ
タイマーからの要求信号71がアービトレーション回路に
入力し、その時第１メモリセルアレイがアクセスされて
いなければただちに、またアクセスされていれば、それ
が終了してから行われる。このときリフレッシュカウン
タからのアドレスがリフレッシュアドレス111（ロウ）
として使用される。

以上をまとめるとライトしたデータはライトデータレ
ジスタを通して第１メモリセルアレイ１へ転送され、そ
こで蓄積されると共にリードデータは第１メモリセルア
レイ１からリードデータレジスタを通して外部へ読み出
される。この時リードアドレスをライトアドレスと同じ
順序で発生させることにより、ライトされたデータはラ
イトと同じ順序で読み出されFIFO構成となる。またメモ
リセルアレイはダイナミック構成でよく、大容量が実現
できる。

［発明が解決しようとする問題点］ 上述した従来のFIFOメモリの例では、ダイナミックセ
ルを使用しているので大容量という点では満足できる
が、ライト／リードデータのアクセスにはライト／リー
ドデータレジスタを経て行っているので、レジスタの容
量以下のデータ量の扱い、例えば１〜２ビット単位のデ
ータの取り扱いに関しては、不都合である。

すなわち、ライトデータはまずライトデータレジスタ
に格納され、それが満杯になると一括して第１メモリセ
ルアレイに転送され、さらにそのデータがリードデータ
レジスタに格納され、読み出されるという手順のため、
ライトしたデータをすぐには読み出せないという欠点が
ある。

［発明の従来技術に対する相違点］ 上述した従来のFIFOメモリに対し、本発明は直接第２
メモリセルアレイに書き込み・読み出しが行える小容量
のFIFOメモリを組み合わせ、さらにこのデバイスへの書
込み・読み出し回数を比較するコンパレータとの出力信
号により制御される読み出しデータ切り換えスイッチを
付け加える構成により、書き込んだデータをすぐに読み
出すことが可能な大容量FIFOメモリを提供できるという
相違点を有する。

［問題点を解決するための手段］ 本発明はかかる問題点に鑑み、大メモリ容量でありな
がら、ライトしたデータをすぐに読み出すことが可能な
FIFOメモリを提供する。本願発明の要旨は、データ入力
端子からの書込みデータを複数個格納する第１のデータ
レジスタと、該第１のデータレジスタのデータを一括し
て第１メモリセルアレイへ転送する手段と、上記第１メ
モリセルアレイからデータを第２のデータレジスタに一
括して転送する手段と、上記第２データレジスタからデ
ータを読み出す手段とを設け、上記データ入力端子から
の書込みデータを直接第２メモリセルアレイに書込む手
段と、上記第２メモリセルアレイから直接データを読み
出す手段と、データの書込み回数と読み出し回数を比較
するコンパレータと、該コンパレータの書込み回数と読
み出し回数の差がｎ（ｎ＝１以上の規定数）以上である
場合は上記第２のデータレジスタからのデータをデータ
出力端子から読み出しデータとして出力し、該コンパレ
ータの書込み回数と読み出し回数の差がｎ（ｎ＝１以上
の規定数）未満である場合は、該第２メモリセルアレイ
からのデータを読み出しデータとして出力する切り換え
手段とを設けたことである。

［実施例］ 次に本発明について実施例を通して説明する。第１図
は本発明の一実施例の構成図である。第４図に示す従来
例と同じところは同じ数字が用いられていて、動作も同
じであるので、以下特に第１図については、第４図と異
なる所を中心にして説明する。

16は従来の第１メモリセルアレイ1,2と別に設けられ
た第２メモリセルアレイで、15はライトアドレス91に基
づき、第２メモリセルアレイに選択的に151のライトデ
ータを書き込むためのライトスイッチである。17はリー
ドアドレス101に基づき、第２メモリセルアレイから選
択的にデータを読み出し、バス171に出力するためのリ
ードスイッチである。スイッチ回路18は従来のリードデ
ータレジスタ５または６から得られたバス601上のデー
タと第２メモリセルアレイ16から得られたバス171上の
データをライトアドレスカウンタ９とリードアドレスカ
ウンタ10のライト・リードアドレスを比較するアドレス
コンパレータ14から出力するバス141上の制御信号に従
って切り換え、選択的にバス131に出力するスイッチで
ある。

以下本発明の一実施例についてその動作を説明する。
この実施例は第１メモリセルアレイ１あるいは２からリ
ードデータレジスタ５または６に転送されるべきデータ
がなくなった場合、すなわちこのメモリ全体で例えばデ
ータレジスタ（ライトあるいはリード）長以下のデータ
蓄積量しかないような事態が生じる場合をアドレスコン
パレータ14により前もって検出し、その場合にはスイッ
チ回路によりバス171とバス131を接続し、外部からの書
込み・読出し要求信号により、直接書き込み・読み出し
が行われる第２メモリセルアレイからのデータをDout端
子から読出すようにしたものである。アドレスコンパレ
ータ14はデータ蓄積量の検出回路で、ライトアドレスカ
ウンタ９の出力とリードアドレスカウンタ10の出力を比
較し、その差をとることによって書込み回数と読み出し
回数の差、すなわちデータ蓄積量を計算する。アドレス
コンパレータ14からバス141に出力される出力信号は計
算した結果を判断し、Dout端子からの読み出しデータを
バス601からのデータにするか、バス171からのデータに
するかを切り換えるスイッチ回路18の制御信号として用
いられる。例えばライト回数とリード回数の差がある設
定値ｎ（ｎ＝１以上の規定数）より大きい場合には高レ
ベル信号をｎ未満の場合は低レベル信号をバス141に出
力し、スイッチ回路18によりバス141の信号が高レベル
の場合はバス601とバス131を接続し、低レベルの場合は
バス171とバス131を接続するようにする。

次に直接データの書込み・読み出しを行う第２メモリ
セルアレイ16と、ライトスイッチ15及びリードスイッチ
17の構成例を第２図を参照にして説明する。第２メモリ
セルアレイ16は１行,m（ｍは２以上の整数）列で構成さ
れたメモリセル部と、ビット線164、その負荷回路162お
よびワード線161で構成されている。161は単位メモリセ
ルを表し、第２図では６素子により構成されたスタティ
ックメモリが使われている。ワード線161は電源に接続
されており、メモリセルは常に選択レベルになってい
る。ライトスイッチ15はライトアドレスデコード回路15
2とそのデコード信号154によってライトバス155と各ビ
ット線164を選択的に接続するライト用スイッチ回路153
により構成されている。リードスイッチ17はリードアド
レスデコード回路172と、そのデコード信号174によって
リードバス176と各ビット線164を選択的に接続するリー
ド用スイッチ回路173により構成されている。

以下動作を簡単に説明する。まず書込みの場合はライ
トアドレスカウンタ９からのアドレス信号91に基づいて
ライト用スイッチ回路153を選択的に１つだけ導通レベ
ルとし、バス155上のライトデータを選択された列のメ
モリセル161に書き込む。書込みが終了すると次の書込
みデータは例えば隣の列のメモリセルに書き込まれるよ
うに移動し順次アドレスが移動しながら、ｍ回書込みが
行われると最初の列に戻って新しいデータが書き込まれ
るという動作を繰り返す。読み出しの場合は、リードア
ドレスカウンタ10からのアドレス信号101に基づいてリ
ード用スイッチ回路173を選択的に１つだけ導通レベル
とし、選択された列のビット線164上のリードデータを
バス176に出力する。読み出しが終了すると次の読み出
しデータは書込みの場合と同じ順序で移動し、ｍ回読出
しが行われると最初の列に戻って新しいデータの読み出
しが行われるという動作を繰り返す。以上説明したよう
にバス151からの書込みデータはライトアドレス91にし
たがって直接メモリセル161に書き込まれ、リードアド
レス101にしたがってメモリセル161のデータは直接バス
171に読出される。

次に第２メモリセルアレイ16とライトスイッチ15及び
リードスイッチ17の別の構成例を第３図を参照にして説
明する。第３図はバイポート型メモリセルを使用した他
の実施例である。第２メモリセルアレイ16はＫ行,L列
（Ｋ×Ｌは２上の整数）で構成されたバイポート型メモ
リセル部とライト用ビット線166、その負荷回路1621,及
びライト用ワード線168とリード用ビット線167,その負
荷回路1622及びリード用ワード線169で構成されてい
る。165はバイポート型の単位メモリセルを表し、８素
子により構成されたスタティックメモリが使われてい
る。第２図に示したメモリセルに比べてセルトランスフ
ァゲートがライト用、リード用に２組分用意されてお
り、それにしたがってライト・リード用のワード線とビ
ット線がそれぞれ２組分用意されている。ライト用のワ
ード線はライトアドレスデコード回路1522に接続されて
おり、リードの用のワード線はリードアドレスデコード
回路1722に接続されている。ライトスイッチ15はカラム
選択用ライトアドレスデコード回路1521と、そのデコー
ド信号154によってライトバス155と各ライト用ビット線
166を選択的に接続するライト用スイッチ回路153とロウ
選択用ライトアドレスデコード回路1522により構成され
ている。リードスイッチ17はカラム選択用リードアドレ
スデコード回路1721と、そのデコード信号174によって
リードバス176と各リード用ビット線167を選択的に接続
するリード用スイッチ回路173とロウ選択用リードアド
レスデコード回路1722により構成されている。

以下第３図に示される他の実施例の動作を簡単に説明
する。まず書込みの場合はライトアドレスカウンタ９か
らのアドレス信号91に基づいてライト用スイッチ回路15
3を選択的に１つだけ導通レベルにし、バス155上のライ
トデータを選択した列のビット線に伝えると共に、ライ
ト用ワード線168の１本を選択レベルとして、選択され
た行・列の交点に位置するメモリセル165にライトデー
タを書き込む。書込みが終了すると次の書込みデータは
例えば隣の列あるいは行のメモリセルに書き込まれるよ
うに移動し、順次アドレスが移動しながらＫ×Ｌ回の書
込みが行われると最初のアドレスに戻って新しいデータ
が書き込まれるという動作を繰り返す。

読出しの場合は、リードアドレスカウンタ10からのア
ドレス信号101に基づいてリード用スイッチ回路173とリ
ード用ワード線169を選択的に導通レベル及び選択レベ
ルとし、選択された行・列の交点に位置するメモリセル
165のデータをリード用バス176に出力する。読出しが終
了すると次の読出しデータは書込みと同じ順序で移動
し、Ｋ×Ｌ回読出しが行われると最初のアドレスに戻っ
て新しいデータの読出しが行われるという動作を繰り返
す。

以上説明したようにバス151からの書込みデータはラ
イトアドレス91にしたがって直接メモリセル165に書き
込まれ、リードアドレス101に従ってメモリセル165のデ
ータは直接バス171に読出される。第２図の実施例に比
べて第３図の実施例が異なるところは、バイポート型メ
モリセルを使用すると行の数が複数にとれることで、メ
モリセル数を多く必要とする場合に構成が楽になるメリ
ットがある。以上第１図に示す実施例においては、書込
み回数と読出し回数を比較するコンパレータとしてライ
トアドレスカウンタとリードアドレスカウンタのアドレ
スを比較するアドレスコンパレータを用いたが、スイッ
チ回路18の切り替えを制御する制御信号の発生回路とし
て、ライトデータレジスタ３または４のデータを第１メ
モリセルアレイ１または２に転送した回数と、第１メモ
リセルアレイ１または２の中のデータをリードデータレ
ジスタ５または６に転送した回数を比較するコンパレー
タなどでも応用が可能である。また第２メモリセルアレ
イへのライトアドレスおよびリードアドレスの選択用と
して、第１メモリセルアレイのカラム選択用アドレス9
1,101を用いたが、第２メモリセルアレイ16のメモリ容
量によってはロウ（行）選択用アドレス92,102を加える
ことも可能である。また書き込みデータ読出しデータの
ビットサイズは１ビット構成でもＪビット構成（Ｊ＝２
以上の整数）でも可能である。第２メモリセルアレイの
メモリ容量は好ましくはライトデータレジスタ３及び４
あるいはリードデータレジスタ５及び６の合計メモリ容
量に等しく構成した方がよいがそれ以上でも、それ以下
でも構成することが可能である。

［発明の効果］ 以上説明したように本発明は大容量メモリセルアレイ
とライト・リードデータレジスタを用いたFIFOメモリ構
成と小容量ながら直接メモリセルアレイ書込み・読出が
行えるFIFOメモリ構成を組合せ、さらに書込み・読出し
回数を比較するコンパレータとその出力信号により制御
される読出しデータ切り換えスイッチを付け加えるだけ
の簡単な構成でもって、従来の欠点であった書き込んだ
データをすぐに読出せないという点を改良した操作性の
優れた大容量FIFOメモリを提供できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は一実施例中の第２メモリセルアレイ部の構成例を
示すブロック図、第３図は他の実施例中の第２メモリセ
ルアレイ部を示すブロック図、第４図は従来の大容量FI
FOメモリを示すブロック図である。 1,2……第１メモリセルアレイ、Din……データ入力端
子、Dout……データ出力端子、3,4……ライトデータレ
ジスタ、31,41……ライトスイッチ、32,42……トランス
ファーゲート、5,6……リードデータレジスタ、51,61…
…リードスイッチ、52,62……トランスファーゲート、
７……リフレッシュタイマー、71……リフレッシュ要求
信号、８……アービトレーション回路、81,82……トラ
ンスファーゲートイネーブル信号、83……リフレッシュ
信号、84……ライトデータレジスタフル信号、85……リ
ードデータレジスタエンプティ信号、９……ライトアド
レスカウンタ、10……リードアドレスカウンタ、11……
リフレッシュアドレスカウンタ、91……ライトカラムア
ドレス信号、92……ライトロウアドレス信号、101……
リードカラムアドレス信号、102……リードロウアドレ
ス信号、111……リフレッシュロウアドレス信号、12…
…行（ロウ）選択回路、13……センスアンプ、601,171,
131……リードバス、14……アドレスコンパレータ、141
……スイッチ回路制御信号バス、15……ライトスイッ
チ、16……第２メモリセルアレイ、17……リードスイッ
チ、151……ライトデータバス、152……ライトアドレス
デコード回路、153……ライト用スイッチ回路、154,174
……デコード信号、155……ライトバス、161,165……メ
モリセル、162……ビット線負荷、163……ワード線、16
4……ビット線、176……リードバス、172……リードア
ドレスデコード回路、173……リード用スイッチ回路、1
75……アンプ、1521,1522……ライトアドレスデコード
回路、1621……ライト用ビット線負荷、1622……リード
用ビット線負荷、166……ライト用ビット線、167……リ
ード用ビット線、168……ライト用ワード線、169……リ
ード用ワード線、1721,1722……リードアドレスデコー
ド回路。

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】データ入力端子からの書込みデータを複数
   個格納する第１のデータレジスタと、 該第１のデータレジスタのデータを一括して第１メモリ
   セルアレイへ転送する手段と、 上記第１メモリセルアレイからデータを第２のデータレ
   ジスタに一括して転送する手段と、 上記第２データレジスタからデータを読み出す手段とを
   設け、 上記データ入力端子からの書込みデータを直接第２メモ
   リセルアレイに書込む手段と、 上記第２メモリセルアレイから直接データを読み出す手
   段と、 データの書込み回数と読み出し回数を比較するコンパレ
   ータと、 該コンパレータの書込み回数と読み出し回数の差がｎ
   （ｎ＝１以上の規定数）以上である場合は上記第２のデ
   ータレジスタからのデータをデータ出力端子から読み出
   しデータとして出力し、該コンパレータの書込み回数と
   読み出し回数の差がｎ（ｎ＝１以上の規定数）未満であ
   る場合は、該第２メモリセルアレイからのデータを読み
   出しデータとして出力する切り換え手段とを設けたこと
   を特徴とするファーストインファーストアウト型半導体
   メモリ。
2. 【請求項２】該第１のデータレジスタは複数のライトデ
   ータレジスタで構成され、該複数のライトデータレジス
   タ中の一つのライトデータレジスタのデータが該第１メ
   モリセルアレイへ転送されるときには他のライトデータ
   レジスタに対して書込みが続けられ、上記第２のデータ
   レジスタも複数のリードデータレジスタで構成され、該
   複数のリードデータレジスタのうちの一つのリードデー
   タレジスタに上記第１メモリセルアレイからデータが転
   送されるときには、他のリードデータレジスタから読み
   出しが行われるような構成とした特許請求範囲第１項記
   載のファーストインファーストアウト型半導体メモリ。
3. 【請求項３】上記第１メモリセルアレイはダイナミック
   メモリセルにより構成され、かつリフレッシュ回路を内
   蔵した特許請求の範囲第１項または第２項記載のファー
   ストインファーストアウト型半導体メモリ。
4. 【請求項４】上記第２メモリセルアレイはスタティック
   型メモルセルで構成された特許請求範囲第１、２または
   ３項記載のファーストインファーストアウト型半導体メ
   モリ。
5. 【請求項５】上記第２メモリセルアレイは、バイポート
   型スタティックセルで構成された特許請求範囲第１、２
   または３項に記載のファーストインファーストアウト型
   半導体メモリ。
6. 【請求項６】上記第１メモリセルアレイを構成するメモ
   リセルの数は該第２メモリセルアレイを構成するメモリ
   セルの数より多い特許請求の範囲第１、２、３、４また
   は５項記載のファーストインファーストアウト型半導体
   メモリ。