JPH0236417A

JPH0236417A - ファーストインファーストアウト型半導体メモリ

Info

Publication number: JPH0236417A
Application number: JP63186009A
Authority: JP
Inventors: Koji Ozawa; 小沢　孝司
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-07-26
Filing date: 1988-07-26
Publication date: 1990-02-06
Anticipated expiration: 2012-11-26
Also published as: JP2682026B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は１ビット単位で書込み・読み出しが自由に行え
、書き込んだデータを直ちにリードすることが可能な、
大容量ファーストインファーストアウト型（以下、単に
ＦＩＦＯと称す）構成の半導体メモリに関する。

［従来の技術］従来、ライト／リード番地が連続的に一方向に変化する
ように構成されたメモリとしてはＦＩＦＯメモリがある
。この種のメモリとしては、シフトレジスタやあるいは
バイポートメモリセルを用いた小容量のものが多かった
が、大容量のものを作るとなると、通常のダイナミック
メモリセルとデータレジスタを用いた回路が、従来考え
られてる。このことを第４図を用いて、まず構成から説
明する。１および２はダイナミックメモリセルより構成
された第１メモリセルアレイである。３および４は第１
メモリセルアレイ１，２とデータ入力端子Ｄｉｎの中間
に設けられたライトデータレジスタでライトデータを一
時格納し、トランスファーイネーブル信号８１によりレ
ジスタ単位で一括してメモリセルアレイタを書き込むよ
うに構成される。３１．４１はライトデータレジスタに
選択的にデータを書き込むためのライトスイッチであり
、３２．４２はライトデータレジスタの内容をメモリセ
ルへ転送するのを制御するトランスファーゲートである
。５および６は第１メモリセルアレイ１，２とデータ出
力端子Ｄｏｕｔの中間に設けられているリードデータレ
ジスタでメモリセルから一括して転送されるリードデー
タを一時格納し、Ｄｏｕ　を端子から外部に読み出され
る。５２．６２はメモリセルからのデータをレジスタ単
位で一括してリードデータレジスタへ転送するのを制御
するトランスファーゲートである。５１゜６１はリード
デーレジスタから選択的にデータを読み出すためのリー
ドスイッチである。３〜６のデータレジスタの容量は好
ましくは第１のメモリセルアレイ１あるいは２０１行分
のデータ容量に相当している。７はリフレッシュタイマ
ーでダイナミックメモリセルを定期的にリフレッシュす
るための要求信号７Ｉを発生する。８はアービトレーシ
ョン回路で、ライトデータレジスタ３または４のデータ
をメモリセルに書き込むために、トランスファーイネー
ブル信号８１をトランスファーゲー）３２．４２に供給
している。またメモリセルからリートデータをリードデ
ータレジスタ５゜６に転送するためのトランスファーイ
ネーブル信号８２をトランスファーゲート５２，６２に
供給し、さらにリフレッシュ信号８３をそれぞれ選択的
に供給している。

９はライトアドレス発生回路でライトスイッチ用のカラ
ムアドレス信号９１と行選択用のロウアドレス信号９２
を発生している。１０はリートアドレス発生回路でリー
ドスイッチ用のカラムアドレス信号１０１と行選択用の
ロウアドレス信号１０２を発生している。１１はリフレ
ッシュアドレス発生回路でリフレッシュ行選択用のロウ
アドレス信号１１１を出力する。１２はライト、リード
。

リフレッシュアドレスを選択的にデコードして行を１つ
のみ選択する回路である。１３は読み出しデータを増幅
するセンスアンプである。

次にこの従来の大容量ＦＩＦＯメモリの動作を説明する
。Ｄｉｎ端子からのライトデータは、スイッチ３１．４
１により選択的に、ライトデータレジスタ３かあるいは
４にリアルタイムに書き込まれる。例えばスイッチによ
りライトデータレジスタ３が選択されたと仮定すると、
ライトデータレジスタ３に書込みが行われる。複数回書
込みが行われるとライトデータレジスタ３は書込みデー
タで満杯となるためスイッチが切り替わり、今度はライ
トデータレジスタ４へ書込みが行われると同時にライト
レジスタ３から、ライトレジスタフル信号８４がアービ
トレーション回路に転送される。ダイナミックメモリセ
ルアレイ１，２がアクセスされていないときにはアービ
トレーション回路からトランスファーゲート３２にイネ
ーブル信号８１が返信され、ライトデータレジスタ３の
内容が第１のメモリセルアレイ１に転送され書き込まれ
る。しばらくしてライトデータレジスタ４がライトデー
タで満杯になるとスイッチが切り替わり、再びライトデ
ータレジスタ３へ書込みが行われると同時にライトデー
タレジスタ４のデータが３の場合と同様の手順を踏んで
第１のメモリセルアレイ２へ転送され書き込まれる。以
下この動作が繰り返して行われる。この時ライトアドレ
スカウンタよりライトレジスタ内のアドレス信号９１（
カラムアドレス）とメモリセル内の行の選択のためのア
ドレス信号９２（ロウアドレス）が供給される。ライト
データレジスタのデータ容量はダイナミックメモリセル
アレイへの転送に必要な時間を十分確保できる大きさに
選ばれる。Ｄｏｕｔ端子への読み出しデータは、リード
スイッチ５１゜６１によりリードデータレジスタ５また
は６からリアルタイムに得られる。例えばスイッチによ
りリードデータレジスタ５が選択されるときには、予め
ダイナミックメモリセルアレイの選択された行のデータ
が一括して転送されている。リードデータレジスタ５か
らの読み出しが複数回行われると、リードデータレジス
タ５のリードデータは空となるため、スイッチが切り替
わり、今度はり−ドデータレジスタ６からの読出しが行
われると同時に、リードレジスタ５からリードレジスタ
エンプティ信号８５がアービトレーション回路に転送さ
れろ。ダイナミックメモリセルアレイ１，２がアクセス
されていないときには、アービトレーション回路からト
ランスファーゲート５２にトランスファーイネーブル信
号８２が返信され、リードデータレジスタ５へ新しいデ
ータがメモリセルアレイ１からレジスタ単位で一括して
転送される。

しばらくしてリードデータレジスタ６のデータがすべて
読み出させるとスイッチが切り替わり再びリードデータ
レジスタ５からの読出しが行われると同時にメモリセル
アレイ２の選択行のデータがリードレジスタ６に５の場
合と同様の手順を踏んで転送される。以下この動作が繰
り返される。この時リードアドレスカウンタよりリード
レジスタδ、６内のアドレス信号１０１（カラムアドレ
ス）とメモリセル内の行の選択のためのアドレス信号１
０２（ロウアドレス）が供給される。リードデータレジ
スタ５，６のデータＷｌｋはライトデータレジスタと同
じでダイナミックメモリセルアレイからのデータ転送に
必要な時間を十分確保できる大きさに選ばれる。リフレ
ッシュはリフレッシュタイマーからの要求信号７１がア
ービトレーション回路に入力し、その時第１のメモリセ
ルアレイがアクセスされていなければただちに、またア
クセスされていれば、それが終了してから行われる。

このときリフレッシュカウンタからのアドレスがリフレ
ッシュアドレスＩＩＩ（ｒ：１つ）として明月される。

以上をまとめるとライトしたデータはライトデータレジ
スタを通してメモリセルへ転送され、そこで蓄積される
と共にリードデータはメモリセルからリードデータレジ
スタを通して外部へ読み出される。この時リードアドレ
スをライトアドレスと同じ順序で発生させることにより
、ライトされたデータはライトと同じ順序で読み出され
ＦＩＦＯ構成となる。またメモリセルアレイはダイナミ
ック構成でよく、大容量が実現できる。

［発明が解決しようとする問題点］上述した従来のＦＩＦＯメモリの例では、ダイナミック
セルを使用しているので大容量という点ては満足できる
が、ライト／リートデータのアクセスにはライト／リー
ドデータレジスタを経て行−）でいるので、レジスタの
容量以下のデータ蚤の扱い、例えは１〜２ビット単位の
データの取り扱いに間しては、不都合である。

すなわち、ライトデータはまずライトデータレジスタに
格納され、それか満杯になると一括してメモリセルに転
送され、さらにそのデータがり−ドデータレジスタに格
納され、読み出されるという手順のため、ライトしたデ
ータをすぐには読み出せないという欠点がある。

［発明の従来技術に対する相違点］上述した従来のＦＩＦＯメモリに対し、本発明はリアル
タイムにメモリセルに書き込み・読み出しが行える小容
量のＦＩＦＯメモリを組み合わせ、ざらに書込・読み出
し回数を比較するコンパレータとその出力信号により制
御される読み出しデータ切り換えスイッチを付は加える
構成により、書き込んだデータをすぐに読み出すことが
可能な大容量ＦＩＦＯメモリを提供できるという相違点
を有する。

［問題点を解決するための手段］本発明はかかる問題点に鑑み、大メモリ容量でありなが
ら、ライトしたデータをすぐに読み出すことが可能なＦ
ｌ、ＦＯメモリを提供する。本発明は上述した従来の大
官ｊｌＦｒＦＯメモリに対して、さらに書き込みデータ
をリアルタイムに第２のメモリセルに書き込み手段と、
第２のメモリセルからリアルタイムにデータを読み出す
手段と、書込回数と読み出し回数を比較するコンパレー
タと従来のリードデータレジスタからの読み出しデータ
と第２のメモリセルからの読み出しデータをスイッチン
グしてＦＩＦＯメモリの読み出しデータとするスイッチ
回路を設け、リートデータレジスタに対応したメモリセ
ルから、リードデータレジスタ５あるいは６に転送され
るべきデータがない場合、すなわち例えばＦＩＦＯメモ
リ全体でデータレジスタ長以下のデータ蓄積量しかない
ような自体か生じる場合には、コンパレータ出力により
それを前もって検出し、スイッチ回路を第２のメモリセ
ルからの読み出しデータに切り換える手段を設け、大メ
モリ容量でありながらライトしたデータをすくリードす
ることが可能なＦＩＦ○メモリを提供する。

［実施例］次に本発明ついて実施例を通して説明する。第１図は本
発明の一実施例の構成図である。第４図に示す従来例と
同じところは同じ数字が用いられていて、動作も同しで
あるので、以下特に第１図については、第４図と異なる
所を中心にして説明する。

１６は従来の第１メモリセルアレイ１，２と別に設けら
れた第２のメモリセルアレイで、１５はライトアドレス
９１に基づき、第２のメモリセルアレイに選択的に１５
１のライトデータを書き込むためのライトスイッチであ
る。１７はリードアドレス１０１に基づき、第２のメモ
リセルアレイから選択的にデータを読み出し、ハス１７
１に出力するためのリードスイッチである。スイッチ回
路１８は従来のリートデータレジスタ５または６から得
られたバス６０１上のデータと第２メモリセルアレイ１
６から得られたバス１７１上のデータをライトアドレス
カウンタ９とリードアドレスカウンタ１０のライト・リ
ードアドレスを比較するアドレスコンパレータ１４から
出力するバス１４１上の制御信号に従って切り換え、選
択的にバス１３１に出力するスイッチである。

以下本発明の一実施例についてその動作を説明する。こ
の実施例は第１のメモリセルアレイ１あるいは２からリ
ードデータレジスタ５または６に転送されるべきデータ
がなくなった場合、すなわちこのメモリ全体で例えばデ
ータレジスタ（ライトあるいはリード）長以下のデータ
蓄積量しかないような事態が生じる場合をアドレスコン
パレータ１４により前もって検出し、その場合にはスイ
ッチ回路によりバス１７１とバス１３１を接続し、外部
からの書込み・読出し要求信号により、リアルタイムに
書き込み・読み出しが行われる第２メモリセルフレイか
らのデータをＤｏｕｔ端子から読出すようにしたもので
ある。アドレスコンパレータ１４はデータ蓄積量の検出
回路で、ライトアドレスカウンタ９の出力とリードアド
レスカウンタ１０の出力を比較し、その差をとることに
よって書込み回数と読み出し回数の差、すなわちデータ
蓄積量を計算する。アドレスコンパレータ１４からバス
１４１に出力される出力信号は計算した結果を判断し、
Ｄｏｕ　を端子からの読み出しデータをバス６０１から
のデータにするか、バス１７１からのデータにするかを
切り換えるスィッチ回路１８０制御信号として用いられ
る。例えばライト回数とリード回数の差がある設定値ｎ
　（ｎ＝１以上の規定数）より大きい場合には高レベル
信号をｎ未満の場合は低レベル信号をバス１４１に出力
し、スイッチ回路１８によりバス１４１の信号が高レベ
ルの場合はバス６０１とバス１３１を接続し、低レベル
の場合はバス１７１とバス１３１を接続するようにする
。

次にリアルタイムにデータの書込み・読み出しを行う第
２メモリセルアレイ１６と、ライトスイッチ１５及びリ
ードスイッチ１７の構成例を第２図を参照にして説明す
る。第２メモリセルアレイ１６は１行、ｍ（ｍは２以上
の整数）列で構成されたメモリセル部と、ビット線１６
４、その負荷回路１６２およびワード線１６１て構成さ
れている。１６１は単位メモリセルを表し、第２図では
６素子により構成されたスタティックメモリが使われて
いる。ワード線１６１は電源に接続されており、メモリ
セルは常に選択レベルになっている。

ライトスイッチ１５はライトアトバスデコード回路１５
２とそのデコード信号１５４によってライトバス１５５
と各ビット線１６４を選択的に接続するライト用スイッ
チ回路１５３により構成されている。リードスイッチ１
７はリードアドレスデコード回路１７２と、そのデコー
ド信号１７４によってリードバス１７６と各ビット線１
６４を選択的に接続するリード用スイッチ回路１７３に
より構成されている。

以下動作を簡単に説明する。まず書込みの場合はライト
アドレスカウンタ９からのアドレス信号９１に基づいて
ライト用スイッチ回路１５３を選択的に１つだけ導通レ
ベルとし、バス１５５上のライトデータな選択された列
のメモリセル１６１に書き込む。書込みが終了すると次
の書込みデータは例えば隣の列のメモリセルに書き込ま
れるように移動し順次アドレスが移動しながら、ｍ回書
込みが行われると最初の列に戻って新しいデータが書き
込まれるという動作を繰り返す。読み出しの場合は、リ
ードアドレスカウンタ１０からのアドレス信号１０１に
基づいてリード用スイッチ回路１７３を選択的に１つだ
け導通レベルとし、選択された列のビット線１６４上の
リードデータをバス１７６に出力する。読み出しが終了
すると次の読み出しデータは書込みの場合と同じ順序で
移動し、ｍ回読出しが行われると最初の列に戻って新し
いデータの読み出しが行われるという動作を繰り返す。

以上説明したようにバス１５１からの書込みデータはラ
イトアドレス９１にしたがってリアルタイムにメモリセ
ル１６１に書き込まれ、リードアドレス１０１にし、た
がってメモリセル１６１のデータはリアルタイムにバス
１７１に読出される。

次に第２のメモリセルアレイ１６とライトスイッチ１５
及びリードスイッチ１７の別の構成例を第３図を参照に
して説明する。第３図はバイポート型メモリセルを使用
した他の実施例である。第２メモリセルアレイ１６はＩ
（行、Ｌ列（、Ｋ　Ｘ　Ｌは２上の整数）で構成された
バイポート型メモリセル部とライト用ビット線１６６、
その負荷回路１６２１、及びライト用ワード線１６８と
リード用ビット線１６７、その負荷回路１６２２及びリ
ード用ワード線１６９で構成されている。１６５はバイ
ポート型の単位メモリセルを表し、８素子により構成さ
れたスタティックメモリが使われている。第２図で示さ
せるメモリセルに比べてトランスファーゲートがライト
用、リード用に２組分用意されており、それにしたがっ
てライト・リード用のワード線とビット線がそれぞれ２
組分用意されている。ライト用のワード線はライトアド
レスデコード回路１５２２に接続されており、リードの
用のワード線はリードアドレスデコード回路１７２２に
接続されている。ライトスイッチ１５はカラム選択用ラ
イトアドレスデコード回路１５２１と、そのデコード信
号１５４によってライトバス１５５と各ライト用ビット
線１６６を選択的に接続するライト用スイッチ回路１５
３とロウ選択用ライトアドレスデコード回路１５２２に
より構成されている。リードスイッチ１７はカラム選択
用リードアドレスデコード回路１７２１と、そのデコー
ド信号１７４によってリードバス１７６と各リード用ビ
ット線１６７を選択的に接続するリード用スイッチ回路
１７３とロウ選択用リードアドレスデコード回路１７２
２により構成されている。

以下第３図に示される他の実施例の動作を簡単に説明す
る。まず書込みの場合はライトアドレスカウンタ９から
のアドレス信号９１に基づいてライト用スイッチ回路１
５３を選択的に１つだけ導通レベルにし、バス１５５上
のライトデータを選択した列のビット線に伝えると共に
、ライト用ワード線を１６８のうち１本を選択レベルと
して、選択された行・列の交点に位置するメモリセル１
６５にライトデータを書き込む。書込みが終了すると次
の書込みデータは例えば隣の列あるいは行のメモリセル
に書き込まれるように移動し、順次アドレスが移動しな
がらＫＸＬ回の書込みが行われると最初のアドレスに戻
って新しいデータが書き込まれるという動作を繰り返す
。

読出しの場合は、リードアドレスカウンタ１０からのア
ドレス信号１０１に基づいてリード用スイッチ回路１７
３とリード用ワード線１６９を選択的に導通レベル及び
選択レベルとし、選択された行・列の交点に位置するメ
モリセル１６５のデータをリード用バス１７６に出力す
る。読出しが終了すると次の読出しデータは書込みと同
じ順序で移動し、ＫＸＬ回読出しが行われると最初のア
ドレスに戻って新しいデータの読出しが行われるという
動作を繰り返す。

以上説明したようにバス１５１がらの書込みデータはラ
イトアドレス９１にしたがってリアルタイムにメモリセ
ル１６５に書き込まれ、リートアドレス１０１ここ従っ
てメモリセル１６５のデータはリアルタイムにバス１７
１に読出される。第２図の実施例に比べて第３図の実施
例が異なるところは、バイポート型メモリセルを使用す
ると行の数が複数にとれることで、メモリセル数を多く
必要とする場合−こ構成が楽になるメリットがある。

以上第１図に示す実施例においては、書込み回数と読出
し回数を比較するコンパレータとしてライトアドレスカ
ウンタとリードアドレスカウンタのアドレスを比較する
アドレスコンパし一夕を用いたが、スイッチ回路の切り
替えを制御する制御信号の発生回路として、ライトデー
タレジスタ３また：ｃｔ４のデータをメモリセルアレイ
１または２に転送した回数と、メモリセルアレイ１また
は２の中のデータをリードデータレジスタ５または６に
転送した回数を比較するコンパレータなどでも応用が可
能である。また第２メモリセルアレイへのライトアドレ
スおよびリードアドレスの選択用として、第１メモリセ
ルアレイのカラム選択用アドレス９１，１０１を用いた
が、第２メモリセルアレイ１６のメモリ容量によっては
ロウ（行）選択用アドレス９２，１０２を加えることも
可能である。また書き込みデータ読出しデータのビット
サイズ！１′１ビット構成でもＪビット構成（Ｊ＝２以
上の整数）でも可能である。第２メモリセルアレイのメ
モリ容量は好ましくはライトデータレジスタ３及び４あ
るいはリードデータレジスタ５及び６の合計メモリ容量
に等しく構成した方がよいがそれ以上でも、それ以下で
も構成することが可能である。

［発明の効果］以上説明したように本発明は大容量メモリセルとライト
・リードデータレジスタを用いてＦＩＦＯメモリ構成と
小容量ながらリアルタイムにメモリセルに書込み・読出
が行えるＦＩＦＯメモリ構成を絹合せ、さらに書込み・
読出し回数を比較するコンパレータとその出力信号によ
り制御される読出しデータ切り換えスイッチを付は加え
るだけの簡単な構成でもって、従来の欠点であった書き
込んだデータをすぐに読出せないという点を改良した操
作性の優れた大容量ＦＩＦＯメモリを提供できる効果が
ある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は一実施例中の第２メモリセルアレイ部の構成例を
示すブロック図、第３図は他の実施例中の第２メモリセ
ルアレイ部を示すブロック図、第４図は従来の大容量Ｆ
ＩＦＯメモリを示すブロック図である。１、２・　・Ｄｉｎ　　・　・Ｄｏｕｔ　　・３、４・　・・第１メモリセルアレイ、・データ入力端子、・データ出力端子、・ライトデータレジスタ、３１．４１・・・・・ライトスイッチ、３２．４２・・
・・・トランスファーゲート、５．６・・・・・・・リ
ードデータレジスタ、５１．８１・・・・・リードスイ
ッチ、５２．６２・・・・・トランスファーゲート、７
・・・・・・・・・リフレッシュタイマー７１・・・・
・・・・リフレッシュ要求信号、８・・・・・・・・・
・アービトレーション回路、８１．８２・・・・・・ト
ランスファーゲートイネーブル信号、８３・・・・・・・・・リフレッシュ信号、８４・・・
・・・・・ライトデータレジスタフル信号、８５・・・・・・・・・・リードデータレジスタエンプ
ティ信号、９・・・・・・・・・ライトアドレスカウンタ、１０・
・・・・・・・リードアドレスカウンタ、１１・・・・
・リフレッシュアドレスカウンタ、９１・・・・・・・
ライトカラムアドレス信号、９２・・・・・・・・ライ
トロウアドレス信号、１０１　・１０２　・ＩＩＩ　　・１２　・　・１３　・　・・・・リードカラムアドレス信号、・・・リードロウアドレス信号、・リフレッシュロウアドレス信号、・・・・・・行（ロウ）選択回路、・・・・・・・・・センスアンプ、６０１゜１７１、　１３１　・　・　・　・　・・・　・　・・
リートバス、１４・・・・・・・・・・アドレスコンパ
レータ、１４１・・・・・・・スイッチ回路制御信号バ
ス、１５・・・・・・・・・・・・ライトスイッチ、１
６・・・・・・・・・・第２メモリセルアレイ、１７・
・・・・・・・・・・・・リードスイッチ、１５１・・
・・・・・・・・・ライトデータバス、１５２・・・・
・・ライトアドレスデコード回路、１５３・・・・・・
・・・ライト用スイッチ回路、１５４、　１７４・・・
・・・・・・デコード信号、１５５・・・・・・・・・
・・・・・ライトバス、１６１．１６５・・・・・・・
・・・メモリセル、１６２　・　・１６３　・　・１６４　・　・１７６　・　・１７２　・　・１７３　・　・１７５　・　・１５２１゜１６２１　・１６２２　・１６６　・　・１６７　・　・１６８　・　・１６９　・　・１７２１゜

Claims

【特許請求の範囲】

（１）データ入力端子からの書込みデータを複数個格納
する第１のデータレジスタと、該第１のデータレジスタ
のデータを一括して第１のメモリセルへ転送する手段と
、上記第１のメモリセルからデータを第２のデータレジ
スタに一括して転送する手段と、上記第２データレジス
タからデータを読み出す手段とを設け、さらに上記デー
タ入力端子からの書込みデータをリアルタイムに第２の
メモリセルに書込み手段と、上記第２のメモリセルから
リアルタイムにデータを読み出す手段と、データの書込
み回数と読み出し回数を比較するコンパレータと、該コ
ンパレータの書込み回数と読み出し回数の差がｎ（ｎ＝
１以上の規定数）以上である場合は上記第２のデータレ
ジスタからのデータをデータ出力端子から読み出しデー
タとして出力し、該コンパレータの書込み回数と読み出
し回数の差がｎ（ｎ＝１以上の規定数）未満である場合
は、該第２のメモリセルからのデータを読み出しデータ
として出力する切り換え手段を設けたことを特徴とする
ファーストインファーストアウト型半導体メモリ。
（２）該第１のデータレジスタは複数の第１レジスタ回
路を有し、該複数の第１レジスタ回路中の一つの第１レ
ジスタ回路のデータが該第１のメモリセルへ転送される
ときには他の第１レジスタ回路に対して書込みが続けら
れ、上記第２のデータレジスタも複数の第２レジスタ回
路で構成され、該第２レジスタ回路のうちの一つの第２
レジスタ回路に上記第１のメモリセルからデータが転送
されるときには、他の第２レジスタ回路から読み出しが
行われるような構成とした特許請求範囲第１項記載のフ
ァーストインファーストアウト型半導体メモリ。
（３）上記第１のメモリセルはダイナミックメモリセル
により構成され、かつリフレッシュ回路を内蔵した特許
請求の範囲第１項または第２項記載のファーストインフ
ァーストアウト型半導体メモリ。
（４）上記第２のメモリセルはスタティック型メモリセ
ルで構成された特許請求範囲第１、２または３項記載の
ファーストインファーストアウト型半導体メモリ。
（５）上記第２のメモリセルは、バイポート型スタティ
ックセルで構成された特許請求範囲第１、２または３項
に記載のファーストインファーストアウト型半導体メモ
リ。
（６）上記第１のメモリセル数は該第２のメモリセル数
より多い特許請求の範囲第１、２、３、４または５項記
載のファーストインファーストアウト型半導体メモリ。