KR100295031B1 - 연속페이지랜덤액세스메모리및이를사용한액세싱방법 - Google Patents

Abstract

입/출력 회로(205) 및 행과 열로 배열된 랜덤 액세스 메모리 쎌(201)의 어레이(202)를 포함하는 랜덤 액세스 메모리(200)가 제공된다. 행 어드레스에 응답하여 액세스를 위해 어레이(202)에서 한 행의 쎌들을 선택하도록 행 디코더 회로(206)가 제공된다. 선택된 행을 따라 최소한 하나의 메모리 쎌(201)을 포함하는 위치들에 대한 액세싱을 제어하기 위해 열 제어 회로(207, 208)가 제공된다. 상기 열제어 회로(207, 208)는 입/출력 회로(205)를 통해 상기 선택된 행을 따라 제 1 다수의 위치들을 순차적으로 액세싱하고, 상기 선택된 행을 따라 제 2 다수의 위치들을 동시에 액세싱하도록 동작 가능하다. 상기 제 2 다수의 위치들과 입/출력 회로(205)사이에서의 데이터 교환을 인터페이싱하고 어레이(202)에서 상기 제 2 다수의 위치중 대응하는 한 위치와 병렬로 입/출력 회로(205)와 직렬로 워드를 교환하는 보조 메모리 회로(209)가 제공된다.

Description

[발명의 명칭]

연속 페이지 랜덤 액세스 메모리 및 이를 사용한 액세싱 방법

[기술분야]

본 발명은 일반적으로 랜덤 액세스 메모리 장치 및 특히 연속 페이지 랜덤 액세스 메모리와 이를 사용한 시스템 및 방법에 관한 것이다.

[배경기술]

현재 유용한 다이나믹 랜덤 액세싱 메모리 장치(DRAMs), 및 비데오 RAMs(VRAMs), 캐쉬 DRAMs 및 윈도우 RAMs과 같은 그의 파생물들은 전형적으로 기초가 튼튼한 구조 주위에 설계된다. 기초 구조에 있어서, 메모리 쎌들은 m개의 행과 n 개의 열로 이루어진 장방형 어레이로서 배치되며, 각각의 행은 도전성 행라인(워드라인)과 관련되고, 각각의 열은 도전성 열 라인 (비트라인)과 관련된다. 하나의 행 어드레스 디코더를 포함하는 행 디코더 회로가 상기 워드라인에 연결되며, 당해 행 쎌로의 액세싱을 위해 어드레싱된 행의 워드라인을 충전한다. 감지 증폭기가 상기 어드레싱된 행을 따라 상기 쎌들 내에서의 데이터를 판독, 기록 및 리프레쉬하기위해 각각의 비트라인에 연결된다. 그후 열 디코더 회로가 한 열 어드레스에 응답하여 상기 어드레싱된 행을 따라 특정 쎌 또는 쎌들(한 “위치”)로의 데이터의 판독 및 기록을 허용하도록 상기 감지 증폭기에 연결된다.

전형적인 DRAM은 다수의 통상적인 제어 신호에 의해 제어된다. 파워 입력 및 접지 입력에 부가하여, 전형적인 DRAM은 선택된 비트폭을 가진 랜덤 데이터 포트, 상기 어레이의 크기에 적합한 비트 폭을 가진 멀티플렉싱된 어레이 포트와, 행 어드레스 및 열 어드레스 스트로보 (RAS 및 CAS)를 수신하기 위한 입력, 및 판독/기록(R/W) 및 출력 인에이블 (OE) 제어 신호를 수신하기 위한 입력을 포함한다. 통상적으로, 상기 어레이에서 한 위치를 액세싱하기 위해(그 위치로부터 판독 또는 그 위치에 기록하기 위해), 한 행 어드레스가 우선적으로 어드레스 포트에 제공되며 RAS로 래치-인된다. 일단 상기 행 어드레스가 래치 인되면, 열 어드레스가 상기 데이터 포트에 제공되며, CAS로 래치 인된다. 상기 열 어드레스 수신 후 소정 시간뒤에, 상기 데이터 포트를 통해 상기 어드레싱된 위치로의 액세싱이 얻어진다. 상기 판독/ 기록 제어 신호는 데이터가 상기 어드레싱된 위치로 판독 출력 또는 기록 입력이 되었는지 여부를 결정한다. 상기 출력 인에이블 제어 신호는 출력 버퍼가 판독동안 데이터 포트를 구동하게 해준다.

필요한 모든 어드레스, 제어 신호, 및 데이터 입력 및 출력을 수용하기 위해, DRAM 패키징을 위해 다수의 핀이 요구된다. 예컨데, 전형적으로 1 메가비트 × 16 DRAM에 대한 패키지(즉, 각각의 위치는 열 어드레스당 액세스되는 16 개의 쎌을 가짐)는 16개의 입력 포트 핀과, 12개의 어드레스 포트 핀과, 1개 또는 2개의 접지핀과, 1개 또는 2개의 파워 핀, 및 각각 RAS, CAS, R/W, 및 OE를 위한 1개의 핀등, 전체 34개 또는 36개의 핀을 필요로 한다. 상위 및 하위 바이트로 분할된 CAS와 같은 몇몇 DRAM 장치가 동일 크기(1메가 비트 × 16)의 메모리에 대해 38개 까지의 핀을 포함할 수도 있다. 대부분의 DRAM 패키지가 표준화되며, 40, 42, 44, 48, 또는 64개의 핀을 갖는다. 따라서, 통상적으로 패키지화된 DRAMs상에서 다수개의 사용되지 않은 “연결안됨(no connect)”(NC) 핀이 발견된다. 이들 사용되지 않은 핀들이 소정의 DRAM 소자에 부가적인 기능을 제공할 수 있으나, 이 특징은 통상적으로 사용되지 않는다.

앞서 간단히 설명된 바와 같이, DRAM에서의 데이터는 전형적으로 한 워드씩 액세싱된다. 이들 워드는 예컨데 그 길이에 있어서 1, 4, 8, 16, 32 또는 64 비트일 수 있다. 상기 액세스는 그자체가 랜덤, 페이지, 직렬 또는 니블(nibble)될 수 있다. 상기 페이지 모드는 특히 디스플레이 데이터 처리와 같은 응용에서 유용한데, 여기서 데이터 블록은 종종 한 번에 요구된다. 상기 페이지 모드에서, 행 어드레스가 어드레스 포트에 제공되며, 당해 어레이에서 소정의 행을 선택하도록 RAS로 래치 인된다. 그다음 열 어드레스가 어드레스 포트에 제공되고, 상기 선택된 행을 따라 제 1 워드로의 액세스를 허용하는 제 1 열 또는 열 그룹을 선택하도록 CAS로 래치인 된다. 그후 열 디코드(정적 또는 다이나믹) 회로는 인접한 열 또는 열 그룹에 대한 열 어드레스 시퀀스를 발생시키도록 수신된 열 어드레스로 부터 증가하며, 그에따라 동일한 선택된 행을 따라 워드의 “페이지”로의 액세싱을 허용한다.

상기 페이지 모드를 사용하는 이점은 대부분의 데이터 처리 시스템이 현재 동작하고 있는 방식에 비추어 보았을 때 명백해진다. 종종, 메모리에서의 데이터의 공간적 위치 및/또는 시간적 위치가 효율성을 위해 유지된다. 예컨데, 중앙 처리 유닛이 (CPU)이 메모리에서 데이터의 인접한 블록을 동작시키는 명령 시퀀스를 실시할 수도 있다. 몇몇 경우에 있어서, 위와같은 “공간적 연속” 블록에 또한 그로부터의 액세스가 상기 실행 시간의 90%동안 발생할 수 있다. 상기 CPU는 메모리에서 동일한 데이터 블록상에서 반복적으로 동작하는 명령어 및 종속 명령어의 루프를 실행할 수 있다. 이 경우, “시간적 위치”는 계속 유지된다. 상기 페이지 모드는 이들 경우 각각에 있어서 양호한데, 왜냐하면 단일 RAS 랜덤 사이클(즉, 행 어드레스당)동안 다수의 워드가 액세싱되기 때문이다.

현재, 상기 페이지 모드에서의 DRAM 성능은 페이지 길이에 의해 제한된다. 상기 페이지의 길이는 주로 상기 주변 회로의 가능 출력과 당해 쎌 어레이에서의 행들의 길이에 의해 결정된다. 예컨데, 16 메가 비트 메모리는 “k 행 및 k 열”로 구성될 수 있다(실제, 상기 어레이는 4, 096 행 × 4, 096 열임). 이 경우 임의 페이지의 최대 길이는 그에 따라 열 어드레스당(“CAS사이클”) 액세싱된 워드당 비트 수에 무관하게 k(4,096)비트이다. 결과적으로, 전체 행에 대한 데이터가 액세싱될 때마다, 새로운 전체 RAS 사이클이 그다음 행을 액세싱하도록 실행되어야만 한다. 다시말해, 단지 한 행만이 다른 “랜덤”사이클(RAS 사이클)에 의한 중단에 앞서 한 번에 페이지 아웃될 수 있다. 중요하게도, 각각의 RAS 사이클에 대해 필요한 시간이 한 페이지를 액세싱하는데 필요한 것보다 긴데, 전형적으로 제 1 페이지에 대해 130 nsec 대 40 nsec이다. 다시 말해, RAS가 활성이 된 후 제 1 페이지는 70-80 nsec를 필요로 하며, 당해 행에 따른 각각의 연속 페이지(CAS 사이클)은 약 40 nsec을 필요로 한다. 따라서, 현재 유용한 DRAM에 의해, 다수의 행에 걸치는 쎌 블록, 및 특히 당해 어레이에서의 모든 쎌들을 액세싱하는데 상당양의 시간이 요구된다.

따라서, DRAMs 및 그들의 파생물에 있어서 페이지 모드 액세싱을 개선하기 위한 회로, 시스템 및 방법에 대한 요구가 생기게 된다. 이러한 회로, 시스템, 또는 방법은 다수의 행들에 걸치는 쎌 블록의 페이지 모드 액세스를 허용하고, 당해 쎌 어레이에서의 모든 쎌에 대한 페이지 모드 액세스를 제공한다. 상기 추가 기능을 제공하기 위해, 임의의 필요한 제어 신호 발생 오프-칩은 이미 표준 DRAM 패키징에서 유용한 “NC” 접속을 사용해야한다.

[발명의 요약]

일반적으로 본 발명의 원리는 랜덤 액세스 메모리 장치에서 연속 페이지 액세스 실행을 제공한다. 특히, 본 발명에 따른 메모리, 시스템, 및 방법은 랜덤 액세스 메모리에서의 다수 저장 위치가 행 스위칭동안 RAS 사이클을 실행하는데 필요한 시간에 불구하고 중단없이 액세싱될 수 있게 해준다. 본 발명의 원리에 따른 메모리는 일반적으로 각각의 RAS 사이클이 실행되고 있는 동안 외부 장치와 상기 메모리 소자사이에서의 데이터 흐름을 유지하는 메모리 쎌 어레이와 관련된 보조 메모리 시스템을 포함한다.

본 발명의 제 1 실시예에 따라, 입/출력 회로, 행으로 배열된 메모리 쎌 어레이, 및 행 어드레스에 응답하여 액세스를 위한 해당 어레이에서 소정의 쎌 행을 선택하기 위한 행 제어 회로를 포함하는 랜덤 액세스 메모리가 제공된다. 상기 랜덤 액세스 메모리는 또한 선택된 행을 따른 위치로의 액세스를 제어하기 위한 열 제어 회로를 포함하며, 각각의 위치는 최소한 하나의 메모리 쎌을 포함한다. 상기 열 제어 회로는 상기 입/출력 회로를 통해 상기 선택된 행을 따른 제1 다수의 위치를 순차적으로 액세싱하고 동시에 상기 선택된 행을 따라 제2 다수의 위치를 액세싱하도록 동작가능하다. 상기 제 2 다수의 위치들과 상기 입/출력 회로 사이에서의 데이터 교환을 인터페이싱하는 보조 메모리 회로로서, 당해 어레이의 제 2 다수의 위치중 대응하는 위치와 병렬로, 그리고 상기 입/ 출력 회로와 직렬로 데이터 워드를 교환한다. 본 발명의 원리에 따른 다른 실시예에 따라, 입/출력 회로, 랜덤 액세스 메모리 쎌의 행 및 열 어레이, 행 액세스 제어 회로, 보조 메모리, 및 위치 액세스 제어 회로를 포함하는 연속 페이지 메모리가 제공된다. 상기 행 액세스 제어 회로는 소정의 시간 간격의 행 액세스 사이클동안 행 어드레스 스트로브로 수신된 행 어드레스를 래치 인하고, 그에대한 응답으로 당해 어레이내에서 대응하는 행을 선택하도록 동작가능하다. 행 액세스 사이클동안 상기 입/출력 회로로 상기 데이터 워드 시퀀스, 즉 당해행 액세스 사이클 시간 간격의 함수로서 선택된 데이터 워드의 시퀀스 내에서의 다수의 워드를 교환하기 위해 보조 메모리가 제공된다. 상기 위치 액세스 제어 회로가 선택된 행을 따른 저장 위치에 대한 액세스를 제공하도록 포함되며, 이때 각각의 저장 위치는 최소한 하나의 메모리 쎌을 포함한다. 상기 위치 액세스 제어 회로는 데이터 액세스 사이클의 제 1 선택된 시간 사이클 동안 상기 선택된 행을 따른 제 1 다수의 위치와 상기 입/출력 회로 사이의 페이지 액세스를 허용하도록 데이터 액세스 사이클의 제 1 선택된 시간 사이클 동안 동작가능하다. 상기 위치 액세스 제어 회로는 상기 선택된 행을 따른 제 2 다수의 위치들 중 대응하는 하나와 상기 보조 메모리 사이의 데이터 워드의 동시 교환을 허용하도록 상기 데이터 액세스 사이클의 제 2 선택된 시간 사이클동안 동작가능하다.

본 발명의 원리의 다른 실시예에 따라, 랜덤 액세스 메모리 쎌의 행 및 열 어레이를 포함하는 연속 페이지 랜덤 액세스 메모리가 제공된다. 행 어드레스 스트로보로 수신된 행 어드레스를 래치 인 하고 그에 대한 응답으로 상기 어레이에서 대응하는 행을 선택하도록 소정의 시간 사이클을 가진 다수의 행 어드레스 사이클 각각 동안 동작가능한 행 액세스 제어 회로가 제공된다. 보조 메모리가 또한 제공된다. 상기 행 액세스 사이클 사이에서 발생하는 다수의 데이터 액세스 사이클 각각 동안 당해 어레이에서 선택된 위치로 데이터를 판독 및 기록하기 위한 판독/기록 회로가 제공된다. 상기 판독 및 기록 회로는 상기 입/출력 회로를 통해 상기 선택된 행을 따른 다수의 제 1 위치로의 페이지 액세스를 허용하도록 상기 데이터 액세스 사이클 각각의 제 1 선택된 시간 사이클동안 동작가능하다. 상기 판독/기록 회로는 또한 상기 선택된 행을 따른 제 2 다수의 위치중 하나와 상기 보조 메모리 사이의 데이터 워드의 병렬 교환을 허용하도록 상기 데이터 액세스 사이클 각각의 제 2 선택된 시간 사이클 동안 동작 가능하다.

본 발명의 원리는 또한 메모리 쎌의 행 및 열 어레이를 가진 메모리 시스템에서 연속 페이지 액세스를 실행하는 방법으로 실현되며, 이때 저장 쎌 위치는 데이터 액세스 사이클동안 액세싱 가능한 소정의 행 상에서의 메모리 쎌중 최소한 하나를 포함하고, 행 선택은 행 액세스 사이클 동안 발생한다. 각 데이터 억세스 사이클의 제 2 선택된 시간 사이클동안, 보조 메모리와 상기 선택된 행을 따른 제 2 다수의 저장 위치중 대응하는 하나 사이에서 데이터 워드가 병렬로 교환된다. 끝으로, 각각의 행 액세스 사이클 동안 데이터가 상기 메모리 입/출력과 상기 보조 메모리 사이에서 교환된다.

본 발명의 원리는 DRAMs과 그의 파생물에서 페이지 모드 액세스를 실행하기 위한 현재 사용중인 회로와, 시스템, 및 방법에 대해 상당한 이점을 제공한다. 특히, 본 발명의 원리는 다수의 행들에 걸쳐있는 쎌 블록의 페이지 모드 액세스를 허용하며, 궁극적으로 중단되지 않은 페이지로서 상기 페이지 모드 액세스를 허용한다. 추가의 기능을 실행함에 있어서, 임의의 필수 제어 신호 발생 오프 칩은 양호하게도 표준 DRAM 페키징에서 이미 유용한 “연결 안됨” 핀을 사용한다.

전술한 내용은 본 발명의 특징 및 기술적 이점들을 다소 광범위하게 기술하였으나 본 발명을 보다 잘 이해하도록 상세한 설명이 이어질 것이다. 이후, 본 발명의 청구항들의 주제를 형성하는 본 발명의 추가 특징 및 아점에 대해서 설명하기로 한다. 당업자라면 기술된 개념 및 특정의 실시예들이 본 발명의 동일한 목적을 달성하기 위한 다른 구성들을 변형하거나 설계하기 위한 기초로서 이용됨을 쉽게 이해할 것이다. 당업자는 이러한 동등한 구성들이 첨부된 청구항들에서 설명하고 있는 본 발명의 사상 및 범위를 일탈하지 않는다는 것을 깨달을 것이다.

[도면의 간단한 설명]

본 발명을 보다 완전히 이해할 수 있도록 첨부된 도면을 참조하여 설명하기로 한다.

제1도는 디스플레이 제어 시스템의 기능적 블록도이다.

제2도는 본 발명의 원리를 실시하는 메모리 장치의 상세한 기능적 블록도로서, 제2도의 메모리 장치는 제1도의 시스템의 프레임 버퍼의 구조에 적합한 응용의 일례이다.

[실시예]

도면중 제1도와 제2도에서 도시하고 있는 실시예를 참조하면 본 발명의 원리들과 이점들을 보다 잘 이해할 수 있으며, 도면에서 동일 참조 부호는 동일한 부분을 가리킨다. 설명의 편의상 본 발명의 원리들이 DRAM들로 구성된 디스플레이 시스템 버퍼로 구현된 것으로서 설명되고 있다. 그러나 이들 원리들은 다수의 상이한 메모리 장치들과 데이터 처리 시스템에 응용될 수 있음은 이후 설명으로부터 보다 명확해질 것이다.

제1도는 그래픽 및/또는 비디오 데이터의 디스플레이를 제어하는 처리 시스템부(100)의 하이 레벨의 기능적 블록도이다. 시스템(100)은 중앙 처리 장치(101), 시스템 버스(102), 디스플레이 제어기(103), 프레임 버퍼(104), 디지탈-아날로그 변환기(DAC)(105), 디스플레이 장치(106)를 구비하고 있다. 디스플레이 제어기(103), 프레임 버퍼(104), DAC(105)는 단일 집적 회로칩(107) 또는 분할칩상에 함께 제조될 수 있다.

CPU(101)는 시스템(100)의 전반적인 동작을 제어하며(“마스터”), 유저의 명령하에서 디스플레이 유니트(106)상에 디스플레이될 그래픽 데이터의 내용을 결정하고, 각종 데이터 처리 기능들을 수행한다. CPU(101)는 시판되는 퍼스널 컴퓨터에서 사용되는 범용의 마이크로프로세서이다. CPU(101)는 시스템 버스(102)를 통해 시스템의 나머지 구성요소들과 통신하는데, 시스템 버스의 일례로 로컬 버스, IA버스, 또는 PCI버스가 있다. DAC(105)는 제어기(103)로부터 디지탈 데이터를 수신하여 디스플레이(106)를 구동하는데 필요한 아날로그 데이터에 응답하여 출력한다 시스템(100)의 특정 구현에 따라서 DAC(105)는 또한, 몇 개의 옵션을 열거하면, 컬러 팔렛, YUV 대 RGB포맷 변환회로, 및/또는 x, y주밍(zooming) 회로를 포함할 수 있다.

디스플레이(106)는 예를들어 CRT장치나 액정 표시 장치, 전자 발광 표시 장치(ELD), 플라즈마 디스플레이(PLD), 또는 옥수의 픽셀로서 디스플레이 스크린상에 화상들을 표시하는 다른 유형의 디스플레이 장치일 수 있다. 다른 실시예에서 디스플레이(106)는 다른 유형의 레이저 프린터나 유사한 도큐먼트 뷰/프린트 응용기기와 같은 출력 장치일 수 있다.

제2도는 본 발명의 원리를 실시하는 다이내믹 랜덤 액세스 메모리(DRAM)(200)의 기능적 블록도이다. 제1도에 도시한 시스템에서 DRAM(200)은 프레임 버퍼(104)를 구성하도록 사용되었으나, DRAM(200)은 광범위한 응용, 특히 페이지 모드 액세스를 필요로 하는 응용들에 적합하다.

DRAM(200)은 2개의 어레이(202a, 202b)로 정렬된 복수의 기억 위치(201)를 포함한다. 각각의 어레이(202)는 다이내믹 메모리셀(201)의 열수N과 행수M/2를 포함하는데, 각각의 셀(201)은 행과 열의 교차점에 배치된다. 각각의 행은 적어도 하나의 전도 행라인(워드선)과 관련되고, 각각의 열은 적어도 하나의 전도 열라인(비트선)과 관련된다. 제2도에는 선택셀(201), 행라인(203), 열라인(204)가 참조로 도시되어 있다. 실제의 구현에 있어서, DRAM(200)은 천개 이상의 행과 천개 이상의 열을 가지고 있다.

예를 들어 2메가 바이트(16메가 비트)의 디바이스는 4096행과 4096열로서 배열된다.

제어회로(205)는 어드레스의 입력과 데이터의 입/출력과 전력 및 제어신호의 입력을 제어하며, 제어신호로서는 RAS, CAS 및 판독/기록 선택신호를 들수있다. 행 디코딩은 수신된 행 어드레스에 응답하여 행 디코더(206)에서 제어된다. 예시한 실시예에서, 어레이(202a)나 어레이(202b)에서 하나의 행 라인(203)이 행 디코더(206)에 의해 선택된다.

열 디코더/센스 증폭 회로(207)는 각 어레이(202a-202b)의 비트라인(204)과 결합된다. 예시된 실시예에서, 회로(207)는 L개의 센스 증폭기와 하나의 열 디코더를 포함하고 있다. 양호하게, 하나의 센스 증폭기는 상기 어레이(202a, 202b)에서 각 어레이마다 N개의 열을 포함한다. 센스 증폭기들은 대안적인 실시예에서 멀티플렉스될 수 있다. 예를 들어 한쌍의 비트라인(204)사이에서 각 센스 증폭기가 스위칭될 수 있도록 L은 N/2와 같게 된다.

본 발명의 원리에 따른 열 디코딩은 두 모드중 한 모드에서 실행될 수 있다. 제 1 모드에서, 센스 증폭기/열 디코더 회로(207)는 매 열 어드레스마다 선택된 워드라인(203)을 따라 P개의 대응 비트 라인(204)의 P개의 셀에 대한 액세스를 제공한다. (즉, 메모리(200)는 “by P” 메모리인데, 그 메모리에서 각각의 위치는 1, 4, 8, 16, 64 등의 값을 갖는 P개의 비트 만큼 넓다. 상기 제 1 모드는 주로 랜덤 액세스 및 종래의 페이지 모드 액세스에 적합하다. 제 2 모드에서, 센스 증폭기/열 디코딩 회로(207)는 또한 X개의 P-비트 위치에 대한 액세스를 동시에 제공할 수 있다. 이후 명시되겠지만, 이 모드는 구체적으로 “연속 페이지 모드 액세스”를 실현하는 데에 특히 유용하다.

랜덤 액세스는 시스템상의 단일 행 어드레스와 단일 열 어드레스에 응답하여 행 디코더 회로(206)와 회로(207)의 열 디코더를 통해 선택된 P비트 위치에 대해 이루어진다.

선택된 행을 따른 인접 P-비트 위치들에 대한 종래의 페이지 모드 액세스는 행 디코더(206)와 상기 열 디코더와 제어회로(205)내의 종래 페이지 모드 어드레싱 회로를 이용하여 수행된다. 페이지 모드 동안에, 종래의 “RAS사이클”은 상술한 랜덤 액세스에서와 같이 수행되는데, 그 동안에 행 어드레스와 초기열 어드레스는 I/O 및 제어회로(205)에 제공되고, 상기 데이터 액세스 사이클 동안 선택된 행을 따라 제 1 위치에 대한 액세스를 허용하도록 RAS 및 CAS로 래치-인 된다. 동일 액세스 사이클동안, I/O 및 제어회로(205)내의 열 증분(정적 또는 동적)회로는 수신된 열 어드레스로부터 증가하여 일련의 열 어드레스를 발생시키므로써 상기 선택된 행을 따라 워드의 “페이지”로의 액세스를 허용할다. 선택된 행의 끝에 도달한 때에, 새로운 행 어드레스와 새로운 초기 열 어드레스를 RAS와 CAS로 래치되는 또다른 “RAS 사이클”이 실행된다. 종래 페이지 모드의 단점은 새로운 RAS 사이클이 반드시 실행되기 이전에 단지 하나의 데이터 행만 페이지 아웃될 수 있다(“paged” out)는 것이다. 상술한 바와같이 각 RAS사이클은 120-160(nanosecond)가 필요하다.

본 발명의 원리에 따라, 어레이(202)내의 다수 행으로부터 P-비트 위치의 “페이지”가 단지 한 RAS 사이클 지연되어 액세스되는 연속 페이지 액세스가 실행될 수 있다. 궁극적인 경우에, 어레이(202a와 202b)의 전체가(즉 전체 행) 연속적인 페이지에서 액세스 될 수있다. 양호한 실시예에서, 연속적인 페이지 액세스는 열 어드레스 카운터/트리거 회로(208)와, 보조 메모리 시스템(209)과 멀티플렉서(210)를 이용하여 구현될 수 있다. 카운터/트리거 회로(208)(이후보다 상세히 기술한다)는 제어회로(205)의 입력에서 수신한 “연속적인 페이지”제어 신호를 이용하여 이네이블/디스에이블이 가능하다. 양호하게, 이 제어신호는 전형적으로 종래 메모리 패키지에서 이용가능한 비사용(unused)(“no”)핀을 통해 입력된다. 보조 메모리(209)는 예를 들어 정적 메모리(SRAM)와, 레지스터 집합과, 또는 선입선출 메모리와, 종래 공지된 방법으로 필수 구성요소인 I/O 및 어드레싱 회로를 함께 포함할 수 있다.

랜덤 액세스 또는 종래 페이지 모드 액세스 동안에, P-비트 위드는 제어 회로(205)와 센스 증폭기/열 디코더(207)의 사이에서 멀티플렉서(210)를 통해 직접 전달된다. 이 경우, 제2도에 예시된 회로에서 멀티플렉서(210)의 “A”포트와 “C”포트간에 상기 결합이 이루어진다.

통상, 연속적인 페이지의 판독 동안에, 각 행으로부터 처음의 Y개의 P-비트 워드가 종래 페이지 동작에서와 같이 센스 증폭기/디코더 회로(207)에서 제어회로(205)에 순차적으로 전달된다. 마지막 X개의 P비트 워드가 센스 증폭기/열 디코더(207)에서 보조 메모리(210)에 동시에 전달된다 다음, 이 마지막 X개의 워드는 전체 또는 부분적으로 보조 메모리(209)에서 페이지 아웃된다. 이 경우, 멀티플렉서(210)의 “B” 포트는 “C”포트와 결합한다.

이 시점에서, 판독 동안에, X 개의 P-비트 워드가 센스 증폭기/디코더(207)에서 보조 메모리(209)로 전달되는 동안에, 0개의 비트는 보조 메모리(210)에서 제어 회로(205)로 전달될 수 있다는 것을 주의해야 한다. 이 때 변수 Q는 변수 X보다 작거나 같다. 다시 말해, 어레이(202)로부터의 각 P-비트 워드 출력에 대한 1이상의 비트가 보조 메모리(209)에서 제어 회로(205)로 데이터 전달되기 전에 폐기되거나 마스킹된다.

양호한 실시예에서 워드의 갯수 X는 RAS 및 CAS 사이클을 수행할 때 요구되는 시간의 함수로서 결정된다. 예를 들어 각 완전 RAS/CAS 사이클(즉, 상기와 같은 “RAS”)은 150 나노초를 요구한다고 가정하겠다. 또한 각 후속적인 “CAS사이클”(즉, 페이지 모드에서 행을 따라 각각의 새로운 P 비트 위치를 어드레스하고 액세스하는데 걸리는 시간)은 25 나노초를 요구한다고 가정하겠다. 설명의 목적을 위해서, 각 RAS 및 CAS 사이클은 임의의 시간 단위 5나노초로 분할된다고 가정하겠다. 그러면 이 예에서 각 RAS 사이클은 30 단위를 요구하고, 각 CAS 사이클은 5 단위를 요구한다. 그러므로 각 RAS사이클은 6 CAS 사이클과 같다. 그러므로 워드의 갯수 X는 6이다.

판독 동작 동안, 열 어드레스 계수기/트리거 회로(208)는 액세스되고 있는 현재 행의 현재 위치를 추적한다. 이는 여러가지 방법으로써 할 수 있는데, 예를 들면 제어 회로(205)의 열 어드레스 증가 회로에 의해 표시되는 열 어드레스를 단순히 계수함으로써 달성될 수 있다. 다시 말해, 계수기는 각각의 새로운 CAS 사이클과 함께 증가한다. Y 개의 워드는 검지되어 검지 증폭기/디코더(207)와 제어 회로(205)로 사이에서 상기와 같이 직접 전달된다. 현재 행을 따라 읽을 위치가 X 개 남아있을 때, 보조 메모리(209)와 이 위치들을 동시에 접속하기 위해 열 어드레스 계수기/트리거 회로(208)는 센스 증폭기/디코더(207)를 트리거한다. 데이터는 현재 행을 따라 동시에 X 개의 마지막 위치로부터 보조 메모리(207)로 동시에 읽어들여질 수 있다. 이 교환 후에 새 RAS 사이클이 시작될 수 있다.

새 RAS 사이클이 수행되고 있을 때, 지금 보조 메모리(209)에 유지되고 있는 X개의 워드는 보조 메모리(209)로부터 페이지 아웃된다. 상기와 같이, 각 워드는 필요한 만큼 절단될 수 있다. 이 워드들 중의 첫 번째 워드는 현재 행에 대해 읽혀진 페이지의 “종래” 부분의 제Y 워드와 직렬로 페이지 아웃된다. 이 방식으로 보조 메모리(209)는 새 RAS 사이클이 끝나고 새 행에 액세스하는 것이 가능할 때까지 페이지 아웃되는 데이터 스트림을 유지한다. 이때 데이터스트림은 인터럽트없이 새 행에서 계속된다. 그러므로 본 발명의 원리에 따라서, 다중 행 페이지 판독을 달성할 수 있는데 이는 외부 사용자가 알 수 없는 것이다.

연속 페이지 모드 기록도 본 발명에 따라 실행될 수 있다. 어레이(202)에 기록하는 동안, RAS/CAS 사이클이 주어진 행의 위치로 페이지 모드 액세스를 시작하도록 실행된다. RAS/CAS 사이클이 발생하는 동안, X 개의 위치에 대한 X 개의 P 비트 워드가 보조 메모리(209)로 기록된다. RAS 사이클이 끝나면, 보조 메모리(209)내의 워드는 선택된 행을 처음 X개의 위치에 동시에 기록된다. 그 다음에 센스 증폭기/열 디코더 회로(207) 및 멀티플렉서(210)는 스위치하고, 열 어드레스가 열 어드레스 증가 회로에서 발생될 때 Y 개의 P 비트 워드는 선택된 어레이(202)로 순차적으로 직접 기록된다. 계수기/트리거 회로(208)가 결정한대로 행의 끝에 닿은 후, 이 처리과정은 반복되어 다음 행의 처음 X개의 위치에 대한 데이터가 새 RAS 사이클 동안 보조 메모리(209)에 기록된다.

요약하면, 본 발명의 원리에 따라서, 다중 행으로부터의 긴 페이지 액세스를 RAS 사이클 동안 인터럽트없이 실행할 수 있다. 사실, 어레이의 모든 행의 모든 위치를 단일한 인터럽트된 페이지로서 액세스할 수 있다. 이러한 액세스는 데이터 블록이 통상 처리되는 표시 제어기와 같은 응용에서 특히 쓸모 있다. 또한, 본 발명에 따른 DRAM은 모조 색(pseudocolar)(만들어진 색: palletized color) 또는 실제 색에서 동작하는 표시 시스템의 프레임 버퍼를 구성하기 위해 사용할 수 있으나, DRA은 실제 색 시스템에서 특히 쓸모 있다. 특히, 실제 색 시스템에서는 픽셀 색 데이터가 24 비트 RGB 워드로서 프레임 버퍼와 교환된다. 종래 DRAM의 행은 그러나 통상 24가 아닌 8 또는 16의 배수 개의 위치로 구성된다. 그러므로, 2 행사이의 24 비트 워드를 분할하지 않기 위해(그리고 결과적으로 중재하는(intervening) RAS 사이클만큼 지연된 분할된 워드의 부분에 대한 액세스를 가지는), 행의 끝에는 완전 워드(full words)만을 저장한다. 결과적으로 각 행에서 몇 개의 위치 또는 셀이 사용되지 않은 채로 남아았다. 본 발명으로서 이 문제는 제거되는데, 이는 데이터가 “행 경계”를 넘어가는 단일 페이지로서 액세스되기 때문이다. 결국, 필요한 핀-아웃(pin-out)이 표준 DRAM 패키지에서 이미 이용가능하다는 것을 유의해야 한다.

본 발명 및 그 이점이 상세하게 기술되었지만 첨부된 특허청구의범위에 정의된 것과 같은 본 발명의 정신과 범위를 벗어나지 않고서도 본 명세서에 여러 가지 변화, 대체, 대안이 가능함을 이해해야 한다.

Claims (21)

1. 랜덤 액세스 메모리에 있어서, 입/출력 회로와; 행들 및 열들로 배열된 랜덤 액세스 메모리 쎌들의 어레이와; 행 어드레스에 응답하여 액세스를 위해 상기 한 행의 쎌들을 선택하기 위한 행 제어 회로와; 상기 선택된 행을 따라 각각 최소한 하나의 메모리 쎌을 포함하는 위치들로의 액세싱을 제어하기 위한 열 제어 회로로서, 상기 입/출력 회로를 통해 상기 선택된 행을 따라 제 1 의 다수의 상기 위치들을 순차적으로 액세싱하고, 상기 선택된 행을 따라 상기 위치들중 제 2 의 다수의 상기 위치들을 동시에 액세싱하도록 동작 가능한 상기 열 제어 회로; 및 상기 제 2의 다수의 위치들과 상기 입/출력 회로 사이에서 데이터 교환을 인터페이싱하기 위한 보조 메모리 회로로서, 상기 어레이의 상기 제 2 의 다수의 위치들중 대응하는 한 위치들과는 병렬로 그리고 상기 입/출력 회로와는 직렬로 데이터 워드들을 교환하는 상기 보조 메모리 회로를 포함하는, 랜덤 액세스 메모리.
2. 제1항에 있어서, 상기 보조 메모리 회로는 상기 행 제어 회로가 상기 어레이에서 새로운 한 행을 선택하도록 준비하고 있는 기간동안 상기 입/출력 회로와 상기 보조 메모리 사이에서 데이터를 교환하도록 동작 가능한 랜덤 액센스 메모리.
3. 제1항에 있어서, 상기 제 1 다수의 위치들이 상기 어레이로부터의 판독동안 상기 제 2 다수의 위치들의 동시 액세싱에 앞서 순차적으로 액세싱되는 랜덤 액세스 메모리.
4. 제1항에 있어서, 상기 제 2 다수의 위치들은 상기 어레이로부터의 기록동안 상기 제 1 다수의 위치들의 연속적 액세싱에 앞서 동시에 액세싱되는 랜덤 액세스 메모리.
5. 제1항에 있어서, 상기 행 제어 회로가, 행 어드레스 스트로브에 응답하여 상기 행 어드레스를 수신 및 래칭-인 하기 위한 행 어드레스 입력 회로; 및 상기 수신된 어드레스에 대응하는 상기 어레이내의 상기 선택된 행과 관련된 한 워드라인을 작동시키기 위한 행 디코더를 포함하는, 랜덤 액세스 메모리.
6. 제1항에 있어서, 상기 열 제어 회로가, 상기 선택된 행을 따라 상기 각 위치의 각각의 쎌과 관련된 비트 라인들을 작동시키기 위한 열 디코더/센스 증폭기 회로와; 상기 열 디코더/센스 증폭기 회로로 하여금 상기 제 1의 다수 위치들의 상기 쎌들과 관련된 상기 비트 라인들을 순차적으로 작동시키게 하므로써 상기 제 1 다수의 위치들에 대해 순차적인 액세싱을 제공하는 페이지 모드 회로; 및 상기 열 디코더로 하여금 상기 제 2 다수 위치들의 상기 쎌들과 관련된 상기 비트 라인들을 동시에 작동시키게 하는 트리거 회로를 포함하는, 랜덤 액세스 메모리.
7. 제6항에 있어서, 상기 페이지 모드 회로가 상기 비트 라인을 순차적으로 작동시키기 위해 대응하는 한 어드레스 시퀀스를 발생시키기 위한 어드레스 증가 회로를 포함하는 랜덤 액세스 메모리.
8. 제1항에 있어서, 상기 메모리 쎌들이 다이나믹 랜덤 액세스 메모리 쎌들을 포함하는 랜덤 액세스 메모리.
9. 연속 페이지 메모리에 있어서, 입/출력 회로와; 랜덤 액세스 메모리 쎌들의 행들 및 열들의 어레이와; 행 어드레스 스트로브로 한 수신된 행 어드레스를 래치-인하고 그에 대한 응답으로 상기 어레이에서 대응하는 상기 행을 선택하도록 소정 시간 간격의 한 행 액세스 사이클동안 동작 가능한 행 액세스 제어 회로와; 상기 행 액세스 사이클동안 상기 입/출력 회로와 데이터 워드 시퀀스를 교환하기 위한 보조 메모리로서, 상기 데이터 워드 시퀀스의 수는 상기 시간 간격의 함수로서 선택되는, 상기 보조 메모리: 및 상기 선택된 행을 따라 각각 최소한 하나의 상기 메모리 쎌을 포함하는 저장위치들에 대한 액세싱을 제공하기 위한 위치 액세스 제어 회로로서, 상기 행 액세스 사이클 다음의 한 데이터 액세스 사이클동안, 상기 데이터 액세스 사이클의 제 1 선택된 시간 주기동안 상기 선택된 행을 따라 존재하는 제 1 다수의 상기 위치들과 상기 입/출력 회로 사이에서의 페이지 액세스들을 허용하고, 상기 데이터 액세스 사이클의 제 2 선택된 시간 주기동안 상기 보조 메모리와 상기 선택된 행을 따라 제 2 다수의 위치들중 대응하는 위치들 사이에서 데이터 워드들의 동시 교환을 허용하도록 동작 가능한 상기 위치 액세스 제어 회로를 포함하는, 연속 페이지 메모리.
10. 제9항에 있어서, 상기 제 1 선택된 시간 간격이 상기 어레이로 부터의 판독동안 상기 제 2 시간 간격을 앞서는 연속 페이지 메모리.
11. 제9항에 있어서, 상기 제 2 선택된 시간 간격이 상기 어레이로의 기록 동안 상기 제 1 의 선택된 시간 간격을 앞서는 연속 페이지 메모리.
12. 제10항에 있어서, 상기 위치 액세스 제어 회로가, 상기 판독 동안, 열 어드레스 스트로브에 응답하여 상기 제 1 다수의 위치들중 초기의 한 위치에 대응하는 초기 열 어드레스를 래치-인하고, 상기 제 1 다수의 위치들중 후속되는 위치들에 대해 다수의 열 어드레스들을 발생시키도록 상기 초기 열 어드레스로부터 증가시키며, 상기 제 1 다수의 위치들중 상기 최종 위치가 판독된 후 상기 제 2 다수의 위치들을 동시에 어드레싱하도록 동작 가능한, 연속 페이지 메모리.
13. 제11항에 있어서, 상기 위치 액세스 제어 회로가, 상기 기록동안, 상기 제 2 다수의 위치들중 최소한 한 위치에 대응하는 열 어드레스를 래치-인하고 그에 대한 응답으로 상기 보조 메모리로부터의 데이터를 상기 제 2 다수의 위치들에 기록하는 상기 기록을 허용하며, 상기 제 1 다수의 위치들중 후속하는 위치들로의 순차적 액세싱을 허용하도록 어드레스들을 발생시키기 위해 상기 제 1, 다수의 위치들중 제 1 위치에 대응하는 하나의 제 1 열 어드레스로부터 증가시키도록 동작 가능한, 연속 페이지 메모리.
14. 제9항에 있어서, 상기 위치 액세스 제어 회로가, 상기 선택된 행을 따라 각각의 상기 위치의 각 쎌과 관련된 비트 라인들을 동작시키기 위한 열디코더/센스 증폭기 회로와; 상기 열 디코더/센스 증폭기로 하여금 상기 제 1 다수의 위치들의 상기 쎌들과 관련된 상기 비트 라인들을 순차적으로 동작시키게 하므로써 상기 제 1 다수의 위치들로의 순차적 액세스를 제공하는 페이지 모드 회로; 및 상기 열 디코더로 하여금 상기 제 2 다수 위치들의 상기 쎌들과 관련된 상기 비트 라인들을 동시에 동작시키게 하는 트리거 회로를 포함하는, 연속 페이지 메모리.
15. 제9항에 있어서, 상기 제 1 다수의 위치들 및 상기 제 2 다수의 위치들이 상기 선택된 행상에서 인접하여 배치되는 연속 페이지 메모리.
16. 연속 페이지 랜덤 액세스 메모리에 있어서, 랜덤 액세스 메모리 쎌들의 행들 및 열들의 어레이와; 한 행 어드레스 스트로브로 한 수신된 행 어드레스를 래치-인하고, 그에 응답하여 상기 어레이에서 대응하는 상기 행을 선택하도록 소정 시간 간격의 다수의 행 액세스 사이클들의 각각의 사이클동안 동작 가능한 행 액세스 제어 회로와; 보조 메모리; 및 상기 행 액세스 사이클들 사이에서 발생하는 다수의 데이터 액세스 사이클들의 각각의 사이클동안 상기 어레이에서 최소한 하나의 메모리 쎌을 각각 포함하는 선택된 위치들로 데이터를 판독 및 기록을 실행하기 위한 판독/기록 제어 회로로서, 상기 각각의 데이터 액세스 사이클의 제 1 선택된 시간 주기 동안 상기 입/출력 회로를 통해 상기 선택된 행을 따라 제 1 다수의 상기 위치들로의 페이지 액세스들을 허용하고, 상기 각각의 데이터 액세스 사이클의 제 2 선택된 시간 주기동안 상기 보조 메모리 및 상기 선택된 행을 따른 제 2 다수의 위치들중 대웅하는 위치들 사이에서 데이터 워드들의 병렬 교환을 허용하도록 동작 가능한, 상기 판독/기록 제어 회로를 포함하는, 연속 페이지 랜덤 액세스 메모리.
17. 제16항에 있어서, 상기 제 1 선택된 시간 주기가 판독 동작 동안 상기 활성 사이클에서의 상기 제 2 선택된 시간 주기를 앞서는 연속 페이지 랜덤 액세스 메모리.
18. 제16항에 있어서, 상기 제 2 선택된 시간 주기가 기록 동작 동안 상기 활성 주기에서의 상기 제 2 선택된 시간 주기를 앞서는 것을 특징으로 하는 연속 페이지 랜덤 액세스 메모리.
19. 제16항에 있어서, 상기 보조 메모리 제어 회로가 각각의 상기 행 액세스 사이클동안 연속 페이지 액세스를 유지하도록 상기 보조 메모리와 상기 입/출력 회로 사이에서 데이터의 직렬 교환을 실시하는 연속 페이지 랜덤 액세스 메모리.
20. 메모리 쎌들의 행들 및 열들의 어레이와, 데이터 액세스 사이클 동안 액세싱이 가능한 주어진 행상에서 상기 메모리 쎌 중 최소한 하나의 메모리 쎌을 포함하는 저장 위치를 구비하며, 행 선택은 행 액세스 사이클동안 발생하는 메모리 시스템에서 연속 페이지 액세스 실행 방법에 있어서, 각각의 데이터 액세스 사이클의 제 1 선택된 시간 주기동안 메모리 시스템 입/출력을 통해 상기 행들중 선택된 한 행을 따라 제 1 다수의 위치들에 액세싱하는 단계와; 각각의 데이터 액세스 사이클의 제 2 선택된 시간 주기동안 상기 선택된 행을 따라 제 2 다수의 상기 저장 위치들중 대응하는 저장 위치들과 한 보조 메모리 사이에서 데이터 워드들을 병렬로 교환하는 단계; 및 각각의 행 액세스 사이클동안 상기 메모리 입/출력과 상기 보조 메모리사이에서 데이터를 교환하는 단계를 포함하는 연속 페이지 액세스 실행 방법.
21. 제20항에 있어서, 상기 메모리 입/출력과 상기 보조 메모리사이에서의 상기 데이터 교환 단계가 직렬 데이터 워드들의 교환 단계를 포함하는 연속 페이지 액세스 실행 방법.