JPS61500813A - 逐次スキャンに応用するための改良された半導体メモリ素子 - Google Patents

Abstract

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Description

【発明の詳細な説明】 逐次スキャンに応用するための改良された半導体メモリ素子発明の背景 発明の分野 この発明は、集積回路半導体メモリに関し、より特定的には、逐次スキＶンの応 用において用いるための改善された半導゛体メモリ素子に関する。

先行技術の説明 逐次スキャンへの応用、すなわち利用されている素子へメモリのデータが逐次□ 的に読出されるような応用における半導体メモリの使用に関していくつかの問題 点が見い出されてる。特に、スキャニングオペレーション期間中のメモリアクセ スのために有効な時間に関する制限は、システム全体の性能を劣化させている。

　” 逐次スキャンへの応用において見い出されるメモリアクセスの問題の一例は、ビ デオディスプレイシステムにおける半導体メモリの使用において見い出すことが できる。この発明の好ましい２Ｍ例は、一般的に、そのような応用に関するもの であり、より特定的には、ピット−マツプされたグラフィックプロセッサシステ ムのためのディスプレイメモリの応用に関する。

一般に、グラフィックプロセッサは、標準的なキーボード端末上のシステムのユ ーザによる入力に応答してビデオスクリーン上に図記号を表示させる集積回路装 置である。

グラフィックプロセッサビデオディスプレイシステムにおいて、グラフィックプ ロセッサは、ビデオディスプレイメモリシステムに連結されている。

ビデオディスプレイメモリシステムにおいて、ディスプレイメモリはしばしば、 スクリーンメモリ（任意の時間にスクリーン上に表示される部分）よりも大きい 。このスフは垂直に移動させられる。このプロセスは、スクローリングと呼ばれ ている。ざらに、ディスプレイメモリ内容の隣接していない部分は、任意の位置 におけるスクリーンメモリに移動させられる。このプロセスは、ウィンドイング （ｗｉｎｄｏ豐＊ｎｇ　）として知られている。

上述のビデオディスプレイシステムにおいて、ディスプレイメモリに含まれるデ ータは、更新のために有効な一定期間内に連続的に更新されなければならない。

典型的なビデオディスプレイシステムにおいて用いられるスクリーンは、陰極Ｉ ｔ！（ＣＲＴ）である。ＣＲＴスクリーン上において任意の時間に表示された情 報は、標準的なスクリーン速度においてリフレッシュされなければならない。

それゆえに、図記号をビデオスクリーン上に表示させるオペレーションは、２つ の別々のサブ−オペレーション・・・すなわち、ユーザの入力に応答して図形情 報を処理することおよびビデオスクリーン上に図記号を表示することを含んでい る。したがって、グラフィックプロセッサは、２つの連続する機能・・・すなわ ちディスプレイメモリの内容の更新およびＣＲＴスクリーンのリフレッシュを実 行することを要求される。双方の機能を実行するために、グラフィックプロセッ サは、ディスプレイメモリを更新するのに利用可能な時間を減じてスクリーンの リフレッシュを調整しなければならない。この共用された機能は、システムの性 能（たとえば、システムの速度、ウィンドイングおよびスクローリング機能）を 著しく劣化させる。

もしも更新およびスクリーンリフレッシュ機能が分離されれば、システムの性能 を著しく改善することが可能である。この分離は、オンチップシフトレジスタを 含むビデオダイナミックランダムアクセスメモリ（ビデオＤ　ＲＡ　Ｍ　）を考 案することによって実現され得る。このシフトレジスタは、おそら＜３００ナノ 秒の１転送サイクルにおいて多数の並列ピット（たとえば２５６または５１２） を受取るように作動し、さらにその後、高速ビデオクロックに応答してデータを シフトアウトする。このデータは、ランダムアクセスメモリ（ＲＡＭ）の入力お よび出力とは無関係に別々の入力および出力を介してシフトアウトされ、したが って、すべての実際的な目的に対して、更新およびスクリーンリフレッシュ機能 は独立している。

ＤＲＡＭとオンボードシフトレジスタとを結合するビデオディスプレイメモリシ ステムが開発されている。そのような構造は、概説した帯域幅の競合の問題を除 去する。しかしながら、そのような構造の現在の設計は、（本願発明に対して） 遅いメモリアクセスをもたらしておりかつビデオディスプレイの粒状度を粗くし ている。さらに、スクローリングは、システムに用いられるシフトレジスタの構 造の関数として固定された一定の画素（ピクセル）の境界においてのみ実行され 得る。そのような設計は、ディスプレイのスクリーン上で非常に目立つ不規則な 移動を伴った滑らかでないスクローリングのみをもたらしている。テキストの跳 躍的な移動に目が追従できないので、この“ハードな”スクロールの形態は文章 を急速にスキャンすることを困難にしている。

現在の設計はまた、ウィンドインクプロセスを、ディスプレイメモリアレイ内の ピット位置の固定された境界におけるデータの移動に限定している。ウィンドイ ンクプロセスに関する固有の制限のために、そのような設計はウィンドデータの 滑らかなディスプレイスクリーンの水平移動（ｐａｎｎｉｎ（Ｊ　）を行なうこ とができない。そのような設計のウィンドインクおよびスクローリング特性は、 ビデオディスプレイグラフィックプロセッサシステムに対する性能上の深刻な問 題点を提起している。

１１匹」Ｌ この発明の目的は、グラフィックプロセッサビデオディスプレイシステムのよう な逐次スキャンオペレーションを含むシステムにおけるシステム性能を改善する ことである。

この発明の他の目的、は、逐次スキャンへの応用における逐次的なメモリアクセ ス機能からランダムメモリアクセス機能を分離することである。

さらにこの発明の他の目的は、逐次スキャンへの応用における半導体メモリ素子 のシフトレジスタ機能を改善することである。

さらにこの発明の他の目的は、逐次スキャンへのは用におけるメモリアクセス時 間を減少させることである。

この発明の利点は、メモリアクセス時間の減少に起因するシステムの応答時間の 減少である。

この発明の好ましい実施例の他の利点は、ビデオディスプレイスクリーン上で目 につく不規則な移動を伴ったハードなスクローリングを引き起こすスクローリン グの制限を取り除くことである。

この発明の好ましい実施例の他の利点は、ウィンドイングオペレーションに関す る制限を取り除いてデータをどの所望のピット位置からもシフトさせ、これによ りデータをビデオディスプレイスクリーン上で滑らかに水平移動させることであ る。

この発明によれば、半導体メモリ素子は、逐次スキャンへの応用において改善さ れたシステム性能をもたらすように構成されている。特に、この発明は、シフト レジスタ機能を実現するオンボード手段と結合された、ダイナミックランダムア クセスメモリ（ＲＡＭ）アレイとして構成された杢メモリを含んでいる。

この発明の重要な見地は、並列に０−ド可能な多重ビツトアドレスカウンタに関 連ｉて従（または°°シフトレジスタ”）メモリ手段を利用することによるシフ トレジスタ機能の実現である。

この発明によると、主ダイナミックＲＡ〜１がらのデータは、列ごとのベースで シフトレ・ジスタ手段に転送され、このシフトレジスタ手段は、第１および第２ の列の幅のスタティックランダムアクセスメモリ（ＲＡ　Ｍ　）アレイを含んで おり、これらの各々は、主メモリの１列におけるピット数に等しいピット幅を有 している。各スタティックＲＡＭアレイは、並列にロード可能な多重ピットアド レスカウンタに関連して作動する。アドレスカウンタのビット幅は、シフトレジ スタメモリにおいて１ピット位置をアドレスするのに必要なピット数に等しい。

この形状は、主メモリアレイにおけるどの所望のピット位置においてもデータ転 送を開始させる。データは、主メモリからシフトレジスタに転送することができ 、その逆もまた同様である。

この発明は、添付図面に関連して検討された以下の詳細な説明を参照することに よってより良く理解されるであろう。

図面の簡単な説明 第１図は、主デイスプレイメモリアレイとスクリーンおよびウィンドーメモリア レイとの間の相互関係を示す、従来のビデオディスプレイメモリシステムのブロ ック図である。

第２図は、この発明による半導体メモリ素子のブロック図である。

第３図は、この発明の素子における転送サイクルのスイッチングの波形を示すタ イミング図である。

特定の実施例の１　た１ まず、この発明を実現するために発明者によって現在企画されている最良の態様 を描いている、この発明の特定の実施例について詳細に参照する。そして、この 発明の特定の実施例は添付図面に記載されている。

この発明のランダムアクセスメモリシステムは、一般に逐次スキャンへ応用され 、すなわち利用されている素子へメモリデータが逐次的に読出されるような応用 例において適用されている。ビデオディスプレイメモリシステムはそのような応 用例の１つである。この発明の特定の実施例に従うと、ビデオダイナミックラン ダムアクセスメモリシステムを備えた半導体メモリ素子が提供されている。この 発明の構成が最初に議論され、続いてこの発明の機能的動作が議論される。

第１図は、従来のビデオディスプレイメモリシステム１０を表わしており、スク リーンメモリ１２およびウィンドメモリ１４の主デイスプレイメモリ１６に対す る関係を示している。主デイスプレイメモリ１６は、ダイナミックランダムアク セスメモリ（Ｄ　ＲＡ　Ｍ　）アレイである。主デイスプレイメモリ１６は、ビ デオスクリーン上に表示されるべき情報を含んでいる。スクリーンメモリ１２は 、任意の時間にビデオスクリーン上に表示される情報を含んでおり、典型的には ディスプレイメモリ１６よりも小さい。第１図に示されたメモリアレイのサイズ は単にこの発明を説明するための例示的なものである。ウィンドメモリ１４は、 いくつかの任意の位置においてスクリーンメモリ１２に移動される（ウィンドイ ンクと呼ばれるプロセス）ディスプレイメモリ１６の内容の一部を含んでいる。

ディスプレイメモリ１６からスクリーンメモリ１２へのデータ部分の移動は、矢 印１８によって示されている。

スクリーンメモリ１２は、矢印２０によって示されるようにディスプレイメモリ １６に対して水平または垂直に移動される。スクローリングと呼ばれるこのプロ セスは、いずれのビデオディスプレイシステムにおいても主たる要求の１つであ る。

第２図は、逐次スキャンへの応用において使用するための、この発明による改善 された半導体メモリ素子２？のブロック図を示している。特定の実施例は、この 発明のビデオディスプレイメモリシステムへの適用について描いている。第２図 に示されたメモリアレイおよびアドレスカウンタのサイズは単に、この発明を説 明するための例示的なものにすぎない。半導体メモリ素子２２に含まれた主たる 構成要素は、ビデオスクリーン上に表示されるべき情報を含む主メモリ手段°２ ４、主メモリ手段２４から転送されまたは主メモリ手段２４へ転送されるべきデ ータを含む従メモリ手段２６、およびデータが逐次データ出力（ＳＱ）端子６２ に与えられるべき、従メモリ手段２６内のピット位置を示す開始アドレスを従メ モリ手段２６に与えるアドレス手段２８である。主メモリ手段２４は、ダイナミ ックランダムアクセスメモリ（ＤＲＡＭ）アレイとして構成されている。従メモ リ手段２６は、第１のランダムアクセスメモリアレイ３４と第２のランダムアク セスメモリアレイ３６とを含んでいる。アドレス手段２８は、データの転送が開 始する第１のＲＡＭアレイ３４内のピット位置を制御する第１のアドレスカウン タ手段３８を含んでいる。アドレス手段２８はまた、データの転送が開始する第 ２のＲＡＭアレイ３６内のピット位置を制御する第２のアドレスカウンタ手段４ ０を含んでいる。第１および第２のアドレスカウンタ手段３８および４０は、デ ータのシフトが開始する開始位置を示す複数のアドレス入力（Ａ　）端子４２に おける信号によって並列にロード可能である。

この発明によると、半導体メモリ素子２２はまた、行のアドレスバッファ０路４ ４と、主メモリ手段２４を従メモリ手段２６に結合する手段４６と、アドレス手 段２８を従メモリ手段２６に結合するデコーダ回路４８と、高速ピデオクＯツク （図示せず）によって発生したタイミング信号を受取るビデオクロック端子５ｏ と、半導体メモリ素子２２のスイッチングおよびタイミングを制御するロジック 回路手段５２と、半導体メモリ素子２２からの直列データの出力を能動化する手 段５４とを含んでいる。

半導体メモリ素−子２２はざらに、ランダムアクセスデー８と、ランダムアクセ スデータ出力（Ｑ）端子６０と、直列データ出力（ＳＱ）端子６２とを含んでい る。

主メモリ手段２４を従メモリ手段２６に結合する手段４６は、センスアンプ回路 手段６４と、入力／出力ロジックゲート回路手段６６と、列アドレスバッファ回 路６８と、スイッチングロジック回路手段７ｏとを含んでいる。半導体メモリ素 子２２のタイミングおよびスイッチングを制御するロジック回路手段、５２は、 行アドレスストローブ（ＲＡＳ）端子７２と、列アドレスストローブ（ＣＡＳ） 端子７４と、オベレ２ジョン選択（ＸＦＥＲ）端子７６と、書込能動化（Ｗ＞端 子７８とを含んでいる。直列データの出力を能動化する手段５４は、マルチプレ クサ回路８０と、直列出力バッフ？回路８４と、直列出力能動化（Ｇ）９３ｍ子 ８２と、レジスタ選択（Ｓ）端子８６とを含んでいる。

構成上、半導体メモリ素子２２は次のように！成されているニアドレス入力（Ａ 　）端子４２は、行アドレスバツフア回路４４、列アドレスバッフ？回路６８お よびアドレス手段２８に結合されている。行アドレスバッファ回路４４の出力は 、主メモリ手段２４のアドレス入力に結合されている。主メモリ手段２４のデー タ人力／出力は、結合手段４６を介して従メモリ手段２６のデータ入力に結合さ れている。主メモリ手段２４を従メモリ手段２６に結合する手段４６内において 、センスアンプ回路手段６４は、主メモリ手段２４と入力／出力ロジックゲート 回路手段６６との間に結合され、入力／出力ロジックゲート回路手段６６は、セ ンスアンプ回路手段６４と列アドレスバフフッ回路６８との間に結合され、列ア ドレスバッフ７回路６８は、入力／出力ロジックゲート回路手段６６とスイッチ ングロジック回路手段７０との間に結合され、さらに、スイッチングロジック回 路手段７０は、列アドレスバフフッ回路６８と従メモリ手段２６との間に結合さ れている。

従メモリ手段２６は、デコーダ回路４８の出力端子４５および４７に結合されて いる。デコーダ回路４８は、従メモリ手段２６とアドレス手段２８との間に結合 されている。

特に、第１のアドレスカウンタ手段３８からの複数の出力端子４９と、第２のア ドレスカウンタ手段４０からの複数の出力端子５１とは、デコーダ回路４８に結 合されている。゛アドレス手段２８はまた、アドレス入力（Ａ　＞端子４２に結 合され、さらに、ビデオクロック端子（ＶＣＬＫ）５０において高速ビデオクロ ックし図示せず）に結合されている。

直列データの出力を能動化する手段５４は本質的に、ＲＡＭアレイ３４．３６の 出力と、直列出力バッフ７回路８４を介して直列データ出力（ＳＱ）端子６２と の間に結合されたマルチプレクサ回路８０である。このマルチプレクサ回路８０ はまた、半導体メモリ素子２２のレジスタ選択（Ｓ）端子８６に結合された入力 端子を有している。

ロジック回路手段５２は、逐次スキャンへの応用に用いるために設計されたメモ リ回路−ロシック回路インターフェイスを組み入れた装置に関連して必要なタイ ミングおよび制御機能を実行する。第２図において、半導体メモリ素子２２内に おけるロジック回路手段５２の他の構成要素への結合は、出力ライン８８．９０ および９２によって図式的に表わされている。出力ライン８８．９０および９２ は、この発明の構成および動作を説明するために必要な内部接続を表わしている 。ロジック回路手段５２は、出力ライン８８上を介して行アドレスバッフ１回路 ４４に結合されている。出力ライン８８はまた、ロジック回路手段５２を従メモ リ手段２６に結合する。ロジック回路手段５２はまた、出力ライン８８および９ ０上を介して結合手段４６に結合されて−いる。ロジック回路手段５２はさらに 、出力ライン９２上を介してアドレス手段２８に結合されている。この発明に対 して特定的であるタイミングおよび制御のこれらのエレメントは、この発明の動 作の議論に関連して以下に説明される。

たこの発明の特定の実施：例。および第３１回に示されたタイミング図を援用し ている。第３図は、この発明の転送サイクルのスイッチング波形を表わしている 。

動作において、半導体メモリ素子２２は、ランダムアクセスまたは逐次アクセス （シフトレジスタ）オペレーションの双方を行なうことが可能である。主メモリ 手段２４内の２６２．１４４個のセルの位置のいずれか１つをデコードするため に１８の２進入力アドレスビツトが要求される。

アドレス入力（Ａ　＞端子４２上９個の行アドレスピットが確立されるときに、 それらは、行アドレスストローブ（ＲＡＳ）端子７２上のロジック−ＬＯＷ信号 によって行アドレスバッフ７回路４４にロード（ラッチ）される。一定の行−ア ドレス保持時間ｔ　（第３図参照）後にアドレス入力（Ａ　＞端子４２において 確立された９個の列アドレスピットは、列アドレスストロープ（ＣＡＳ＞端子７ ４上の信号によって列アドレスバフフッ回路６８にＯ−ドされる。

オペレーション選択（ＸＦＥＲ）端子７６上の信号は、半導体メモリ素子２２の 転送またはランダムアクセスオペレーションのいずれかを選択する。ランダムア クセスモードのオペレーションを選択するために、行アドレスストローブ（ＲＡ Ｓ）端子７２上の信号がロジック−ＬＯＷに進むときに、ロジック−ＨＩＧＨ信 号は、オペレーション選択（ＸＦＥＲ）端子７６上に保持される。これは、ＲＡ Ｍアレイ３４または３６の５１２のエレメントを主メモリ手段２４内の対応する ピットから切断することによって、シフトレジスタ（すなわち、従メモリ手段２ ６およびアドレスカウンタ手段３８および４０）と、主メモリ手段２４との間の データの転送を制限する。

は、行アドレスストローブ（ＲＡＳ）端子７２上の信号がロジック−ＬＯＷに降 下する前にオペレーション選択（ＸＦＥＲ）端子７６上に現われるロジック−Ｌ ＯＷ信号によって活性化される。これは、ＲＡＭアレイ３４またはＲＡＭアレイ ３６のいずれかの５１２のエレメントを主メモリ手段２４の５１２のピットライ ンに接続するスイッチを活性化する。レジスタ選択（Ｓ）端子８６上の信号は、 半導体メモリ素子２２の転送動作モード期間中にＲＡＭアレイのどれがアクセス されるかを決定する。

半導体メモリ素子２２が転送モードで作動しているときに、書込能動化（Ｗ＞端 子７８上の信号は、データが、アクセスされているＲＡＭアレイ（３４または３ ６）へ転送されるかまたはＲＡＭアレイ（３４または３６）から転送されるかを 決定する。ロジック−ＬＯＷ信号が書込能動化（Ｗ）端子７８上に現われるとき に、データは、アクセスされているどのＲＡＭアレイからも主メモリ手段２４に 転送されるであろう。逆に、ロジック−ＨＩＧＨ信号が書込能動化（Ｗ）端子７ ８上に現われるときに、データは、主メモリ手段２４から、レジスタ選択（Ｓ） 端子８６上の信号によって決定されるように、アクセスされているどのＲＡＭア レイにも転送されるであろう。したがって、続出および書込サイクルは常に、主 メモリ手段２４に関して行なわれる。

アドレス入力（Ａ　）端子４２上の９＠のアドレスピットは、ＲＡＭアレイ３４ または３６のいずれかへまたはいずれかからのデータ転送に含まれる５１２の可 能な行のうちの１つを選択するように要求されている。アドレス入力は１．第１ または第２の９−ピットアドレスカウンタ手段３８および４０にロードされ、し たがってＲＡＭ７レイ３４または３６のいずれかにおけるいずれのピット位置に おいてもデータ転送を開始させる。

アドレス入力（Ａ　＞端子４２上でラッチされたアドレスは、アドレスされた行 および列のセル−情報ごとに、ランダムアクスデータ入力（Ｑ）端子６０上にデ ータ出力を発生する。続出サイクルにおいて、これは、行アドレスストローブ（ ＲＡＳ）端子７２上における遷移に続くアクセス期間の後に発生する。同じ行の 上の他の読出しは、列のアドレスを変えることによってのみ実行され得る。書込 サイクルにおいて、ランダムアクセスデータ入力（Ｄ）端子５６上のデータ入力 は、アドレス入力（Ａ　）端子４２上に入力されたアドレスにおいて書込能動化 （Ｗ）端子７８上のロジック−ＨＩＧＨからロジック−ＬＯＷへの遷移によって 主メモリ手段２４に１込まれる。

す、したがって、それらの中にストアされたデータは、周期的にリフレッシュさ れなければ失われるであろう。主メモリ手段２４内のメモリセルのリフレッシュ は、行アドレスストローブ（ＲＡＳ）端子７２を介して行アドレスの各々をスト ローブすることによって実規され、これは、各行におけるすべてのピットをリフ レッシュさせる。主メモリ手段２４からＲＡＭアレイ３４または３６への行のデ ータの転送はまた、その特定の行をリフ、レッシュする。

シフトレジスタとしての２つのＲＡＭアレイ／アドレスカウンタ構成の使用は、 ビデオディ、スプレィスクリーン上のいずれの位置においてもデータのウィンド インクを許容する。ＲＡＭアレイ３４がウィンドに対するピクセル情報を有する ときに、ＲＡＭアレイ３６は“背景″に対するピクセル情報を有し、その逆もま た同様である。上述ように、任意の時間においてどのウィンドがスクリーン上に 表示されるかは、レジスタ選択（Ｓ）端子８６上の信号によって決定される。

半導体メモリ素子２２の逐次的アクセスオペレーションの期間中に、データは、 高速ビデオクロック（図示せず）によって発生しかつビデオクロック（ＶＣＬＫ ）端子５０上で受取られたタイミング信号に応答して、ＲＡＭアレイ３４または ＲＡＭアレイ３６のいずれかから逐次的にシフトアウトされる。データは、直列 データ入力（ＳＤ）端子５８上の直列シフトインまたは主メモリ手段２４におけ る行の１つからの並列ロードによって、ＲＡＭアレイ３．４または３６にストア され得る。

直列データの出力を制御する手段５４は、データがそこからシフトされるＲＡＭ アレイを選択しかつシフトアウトオペレーションがそこで発生する一子を選択す る二′重の機能をもたらしている。直列出力能動化（Ｇ）端子８２は、直列デー タ出力（ＳＱ）端子６２のインピーダンスを制御することによってシフトアウト オペレーションを活性化しまたは制限している。ロジック−ＬＯＷ信号が直列出 力能動化（Ｇ）端子８２上に存在するときに、直列データ出力（ＳＱ）端子６２ は、ローインピーダンス状態となり、したがって能動化され、さらに直列データ は読出されるであろう。逆に、直列出力能動化（Ｇ）端子８２上のロジック−Ｈ ＩＧＨ信号は、直列データ出力（ＳＱ）端子６２を高インピーダンス状態にして シフトアウトオペレーションの発生を防止している。直列出力能動化（Ｇ）端子 ８２のオペレーションは、半導体メモリ素子２２のような素子の１つ以上のバン クを同じ外部回路内へマルチブレタスさせる。

この発明の特定の実施例の上述の説明は、例示および説明の目的で提供された。

したがって、°この発明を開示されたそのままの形態に限定しようとするもので はなく、明らかに多（の修正および変更が上述の教示を考慮して実現可能である 。この実施例は、この発明の原理およびその実際の応用について最もよく説明し 、これによって種々の実施例においておよび企画された特定の用途に適した種々 の修正を伴って当業者がこの発明を最もよく利用することができるようにするた めに選択されかつ説明された。したがって、この発明の範囲は、添付された請求 の範囲によって規定されている。

４−に−−一一一−−−−−−−− ＦＩＧ、１（先行役＃テ）

Claims (13)

【特許請求の範囲】
1. １．逐次スキャンヘの応用において用いるための改善された半導体メモリ素子で あって、前記半導体メモリ素子は、テータをストアするための主メモリ手段を有 し、複数のアドレス入力端子を有し、ビデオクロツク入力端子を有し、さらに前 記半導体メモリ素子のタイミングおよびスイッチングを制御するロジック回路手 段を有し、前記半導体メモリ素子はさらに、 （ａ）前記主メモリ手段へおよび前記主メモリ手段から転送されたテータをスト アする従メモリ手段と、（ｂ）前記アドレス入力端子に結合された複数の入力端 子を有し、訂記ビデオクロック入力端子に結合されたタイミング信号入力端子を 有し、さらに前記従メモリ手段に結合された複数の出力端子を有するアドレス手 段とを備え、前記アドレス手段は、前記従メモリ手段に前記従メモリ手段内の開 始アドレズを与えるように配置ざれ、前記開始アドレスは、テータの転送が開始 する従メモリ手段内の所定のヒット位置を示し、これにより、前記テータの転送 を従メモリ手段内のいずれの所望の所定のビット位置においても開始させる、半 導体メモリ素子。
2. ２．前記アドレス手段は、前記主メモリ手段へのおよび前記主メモリ手段からの テータの転送が開始する前記従メモリ手段内のビット位置を制御する第１および 第２のアドレスカウンタ手段を含む、請求の範囲第１項記載の素子。
3. ３．前記従メモリ手段は、第１および第２のランダムアクセスメモリアレイを含 む、請求の範囲第１項記載の素子。
4. ４．前記半導体メモリ素子はさらに、 （ａ）前記半導体メモリ素子内のセルの位置を示すアドレスコードを受取る複数 のアドレス入力端子と、（ｂ）前記アドレス入力端子に結合された行のアドレス バッファ回路とを備え、前記行のアドレスバッファ回路は、前記アドレス入力端 子から受取られた行のアドレスコードをストアしかつテコードするように配置さ れ、（ｃ）前記半導体メモリ素子からの直列テータの出力を能動化する手段をさ らに備え、前記直列テータの出力を能動化する手段は、前記半導体メモリ素子の 直列テータ出力端子に結合される、請求の範囲第１項記載の素子。
5. ５．前記半導体メモリ素子からの直列テータの出力を能動化する手段は、 （ａ）前記第１のランダムアクセスメモリアレイの出力端子に結合された第１の 直死テータ入力端子を有し、前記第２のランダムアクセスメモリアレイの出力端 子に結合された第２の直列テータ入力端子を有するマルチプレクサ回路を含み、 前記マルチプレクサ回路はまた、レジスタ能動化入力端子および出力端子を有し 、 （ｂ）前記マルチプレクサ回路の出力端子に結合された入力端子を有し、さらに 前記半導体メモリ素子の直列テータ出力端子に結合された出力端子を有する直列 出力バッファ回路と、 （ｃ）前記直列出力バッファ回路に結合された直列出力能動化端子と、 （ｄ）前記マルチプレクサ回路の前記レジスタ能動化入力端子に結合されたレジ スタ選択端子とをさらに含む、請求の範囲第４項記載の素子。
6. ６．逐次スキャンヘの応用において用いるための改善された半導体メモリ素子で あって、前記半導体メモリ素子は、ランダムアクセステータ入力端子と、直列テ ータ入力端子と、ランダムアクセステータ出力端子と、直列テータ出力端子とを 有し、前記半導体メモリ素子はさらに、（ａ）前記半導体メモリ素子内のセルの 位置を示すアドレスコードを受取る複数のアドレス入力端子と、（ｂ）前記アド レス入力端子に結合された行のアドレスバッファ回路とを備え、前記行のアドレ スバッファ回路は、前記アドレス入力端子から受取られた行のアドレスコードを ストアしかつテコードするように配置され、（ｃ）テータをストアするための主 メモリ手段と、（ｄ）前記主メモリ手段から転送されたまたは前記主メモリ手段 に転送されるテータをストアする従メモリ手段と、 （ｅ）前記アドレス入力端子に桔結合された複数の入力端子を有し、タイミング 信号入力端子を有し、さらに複数の出力端子を有するアドレス手段とをさらに備 え、前記アドレス手段は、前記主メモリ手段内の開始アドレスを前記従メモリ手 段に与えるように配置され、前記開始アドレスは、テータの転送が開始する主メ モリ手段内の所定のビット位置を示し、これにより、前記テータの転送を前記従 メモリ手段内のいずれの所望の所定のビット位置においても開始させ、 （ｆ）前記半導体メモリ素子のタイミングおよびスイッチングを制御するロジッ ク回路手段をさらに備え、前記半導体メモリ素子のタイミングおよびスイッチン グを制御する前記ロジック回路手段は前記行のアドレスバッファ回路に結合され た第１の出力端子を有し、前記第１の出力端子はまた前記従メモリ手段に結合さ れかつ前記アドレス手段に結合され、前記半導体メモリ素子のタイミングおよび スイッチングを制御するロジック回路手段はまた、第２の出力端子を有し、 （ｇ）前記半導体素子からの直列テータの出力を能動化する手段をさらに備え、 前記直列テータの出力を能動化する手段は前記直列テータ出力端子に結合される 、半導体メモリ素子。
7. ７．前記アドレス手段は、前記主メモリ手段へのおよび前記主メモリ手段からの テータの転送が開始する前記従メモリ手段内のビット位置を制御する第１および 第２のアドレスカウンタ手段を含む、請求の範囲第６項記載の素子。
8. ８．前記従メモリ手段は、第１および第２のランダムアクセスメモリアレイを含 む、請求の範囲第６項記載の素子。
9. ９．前記半導体メモリ素子はさらに、前記主メモリ手段を前記従メモリ手段に結 合する手段を含み、前記主メモリ手段を前記従メモリ手段に結合する手段はさら に前記半導体メモリ素子のタイミングおよびスイッチングを制御する前記ロジッ ク回路手段の前記第２の出力端子に結合され、前記主メモリ手段を前記従メモリ 手段に結合する手段は、（ａ）前記主メモリ手段のセルにおける情報を感知する センスアンプ回路手段を含み、前記センスアンプ回路手段は複数の出力端子を有 し、 （ｂ）前記センスアンプ回路手段の出力端子に結合されて前記主メモリ手段へお よび前記主メモリ手段から伝送された入力および出力信号を受取る入力／出力ロ ジックゲート回路手段と、 （ｃ）前記アドレス入力端子に結合された列アドレスバッファ回路とをさらに含 み、前記列アドレスバッファ回路は、前記アドレス入力端子から受取られた列ア ドレスコードをストアしかつテコードするように配置され、（ｄ）前記ランダム アクセステータ入力端子に結合されかつ前記ランダムアクセスタータ出力端子に 結合されたスイッチングロジック回路手段をさらに含み、前記スイッチングロジ ック回路手段は、前記半導体メモリ素子へのおよび前記半導体メモリ素子からの ランダムアクセステータの入力および出力を制御するように配置され、前記主メ モリ手段を前記従メモリ手段に結合する手段は、前記センスアンプ回路手段が前 記主メモリ手段と前記入力／出力ロジックゲート回路手段との間に結合され、前 記入力／出力ロジックゲート回路手段が前記センスアンプ回出手段の前記出力端 子と前記列アドレスバッファ回路との間に結合され、前記列アドレスバッファ回 路が前記入力／出力ロジックゲート回路手段と前記スイッチングロジック回路手 段との間に結合され、かつ前記スイッチングロジック回路手段が前記列アドレス バッファ回路と前記従メモリ手段との間に結合されるように構成される、請求の 範囲第６項記載の素子。
10. １０．前記従メモリ素子はさらに、前記アドレス手段を前記従メモリ手段に結合 する手段を含み、前記アドレス手段を前記従メモリ手段に結合する手段はデコー ダ回路を含む、請求の範囲第６項記載の素子。
11. １１．前記半導体メモリ回路からの直列テータの出力を能動化する手段は、 （ａ）前記第１および第２のランダムアクセスメモリアレイの出力端子にそれぞ れ結合された第１および第２の直列テータ入力端子を有するマルチプレクサ回路 を含み、前記マルチプレクサ回路はまた、レジスタ能動化入力端子および出力端 子を有し、 （ｂ）前記マルチプレクサ回路の出力端子に結合された入力端子を有しかつ前記 半導体メモリ素子の前記直列テータ出力端子に結合された出力端子を有する直列 出力パッフア回路と、 （ｃ）前記直列出力バッファ回路に結合された直列出力能動化端子と、 （ｄ）前記マルチプレクサ回路の前記レジスタ能動化入力端子に結合されたレジ スタ選択端子とをさらに含む、請求の範囲第６項記載の素子。
12. １２．逐次スキャンヘの応用に用いるための半導体ダイナミックランダムアクセ スメモリ素子において、前記半導体メモリ素子は、テータをストアする主メモリ 手段を有し、複数のアドレス入力端子を有しかつビデオクロック入力端子を有し 、ランダムメモリアクセスおよび逐次スキヤンオペレーションが互いに独立して 実行されるように前記半導体ダイナミックランダムアクセスメモリ素子の前記ラ ンダムメモリアクセスおよび逐次スキャンオペレーションを分離する方法であっ て、 （ａ）前記主メモリ手段へおよび前記主メモリ手段から転送されたテータを従メ モリ手段にストアするステップと、 （ｂ）テータの転送が開始する従メモリ手段内の所定の開始アドレスヒット位置 をアドレスして、前記テータの転送を前記従メモリ手段にむけるいずれの所望の 所定のピット位置においても開始させるステップとを含む、方法。
13. １３．前記アドレスステップは、複数のアドレス入力端子上で確立された列アド レスビットに従ってアドレス手段に開始アドレスをロードするステップを含み、 前記開始アドレスは、テータの転送が開始される前記従メモリ手段内の所定のビ ット位置を示す、請求の範囲第１２項記載の方法。