JPH1092172A - データ読取り／書込み機能を有する半導体メモリ装置 - Google Patents
データ読取り／書込み機能を有する半導体メモリ装置Info
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- Computer Hardware Design (AREA)
- Dram (AREA)
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Abstract
(57)【要約】
【課題】 チップサイズを縮め、データ移動速度を向上
させうる１サイクル動作内部データ読取り／書込み機能
を有する半導体メモリ装置を提供すること。 【解決手段】 複数本のビットラインに接続された複数
のメモリセルから構成されたメモリセルアレイ１０を構
成し、前記複数本のビットラインと入出力データライン
Ｌとの間にそれぞれ複数のカラム選択手段２０を接続
し、ソースカラム選択信号に応答して対応するソースか
ら読み出されたデータを前記入出力データラインＬに伝
送し、カラム選択手段２０により前記ソースカラム選択
信号に続いて発生される目的地カラム選択信号に応答し
て前記入出力データラインＬに印加されたデータを目的
地に伝送し、入出力データラインＬに接続され、データ
増幅手段４０により読み出されたソースデータを増幅し
て書込み駆動手段６０を駆動して入出力データラインＬ
に出力する。
させうる１サイクル動作内部データ読取り／書込み機能
を有する半導体メモリ装置を提供すること。 【解決手段】 複数本のビットラインに接続された複数
のメモリセルから構成されたメモリセルアレイ１０を構
成し、前記複数本のビットラインと入出力データライン
Ｌとの間にそれぞれ複数のカラム選択手段２０を接続
し、ソースカラム選択信号に応答して対応するソースか
ら読み出されたデータを前記入出力データラインＬに伝
送し、カラム選択手段２０により前記ソースカラム選択
信号に続いて発生される目的地カラム選択信号に応答し
て前記入出力データラインＬに印加されたデータを目的
地に伝送し、入出力データラインＬに接続され、データ
増幅手段４０により読み出されたソースデータを増幅し
て書込み駆動手段６０を駆動して入出力データラインＬ
に出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、１サイクル動作内
部データ読取り／書込み機能を有する半導体メモリ装置
に係り、特に従来より使用してきたラッチを取り除くこ
とによりチップサイズを縮め、データ移動速度を向上さ
せうる１サイクル動作内部データ読取り／書込み機能を
有する半導体メモリ装置に関する。
部データ読取り／書込み機能を有する半導体メモリ装置
に係り、特に従来より使用してきたラッチを取り除くこ
とによりチップサイズを縮め、データ移動速度を向上さ
せうる１サイクル動作内部データ読取り／書込み機能を
有する半導体メモリ装置に関する。
【０００２】
【従来の技術】現在、ビデオＲＡＭ（以下、ＶＲＡＭと
いう）の登場とともに多くのシステム製作者はシステム
の性能向上のためにビデオＲＡＭのようなグラフィック
バッファを用いてきた。ＶＲＡＭの登場以降機能を大幅
に向上させたウィンドウＲＡＭ（以下、ＷＲＡＭとい
う）が登場して既存のＶＲＡＭを代替しつつあり、この
ＷＲＡＭの機能のうち固有機能の「ＤＲＡＭからラッチ
へ、ラッチからＤＲＡＭへ」はスクリ−ンディスプレイ
機能のうちブロック移動やスクロ−ルなどのような機能
において画期的なものであってＷＲＡＭの代表的な機能
である。
いう）の登場とともに多くのシステム製作者はシステム
の性能向上のためにビデオＲＡＭのようなグラフィック
バッファを用いてきた。ＶＲＡＭの登場以降機能を大幅
に向上させたウィンドウＲＡＭ（以下、ＷＲＡＭとい
う）が登場して既存のＶＲＡＭを代替しつつあり、この
ＷＲＡＭの機能のうち固有機能の「ＤＲＡＭからラッチ
へ、ラッチからＤＲＡＭへ」はスクリ−ンディスプレイ
機能のうちブロック移動やスクロ−ルなどのような機能
において画期的なものであってＷＲＡＭの代表的な機能
である。
【０００３】図３は従来の内部データ読取り／書込み機
能を有する半導体メモリ装置を説明するための構成を示
した回路図である。同図において、前述のメモリ装置は
複数本のビットラインに接続された複数のメモリセルか
ら構成されたメモリセルアレイ１０と、複数本のビット
ラインと入出力データラインＬとの間にそれぞれ接続さ
れ、ソースカラム選択信号に応答して対応するソースか
ら読み出されたデータを入出力データラインＬに伝送
し、ソースカラム選択信号ＣＳＬ１に続いて発生される
目的地カラム選択信号ＣＳＬ２に応答して入出力データ
ラインＬに印加されたデータを目的地に伝送する複数の
カラム選択部２０と、入出力データラインに接続され、
読み出されたソースデータを増幅するデータ増幅部４０
と、データ増幅部４０から出力されたデータをラッチす
るラッチ部６０と、ラッチ部６０のデータを入出力デー
タラインに出力する書き込み駆動部８０とから構成され
る。
能を有する半導体メモリ装置を説明するための構成を示
した回路図である。同図において、前述のメモリ装置は
複数本のビットラインに接続された複数のメモリセルか
ら構成されたメモリセルアレイ１０と、複数本のビット
ラインと入出力データラインＬとの間にそれぞれ接続さ
れ、ソースカラム選択信号に応答して対応するソースか
ら読み出されたデータを入出力データラインＬに伝送
し、ソースカラム選択信号ＣＳＬ１に続いて発生される
目的地カラム選択信号ＣＳＬ２に応答して入出力データ
ラインＬに印加されたデータを目的地に伝送する複数の
カラム選択部２０と、入出力データラインに接続され、
読み出されたソースデータを増幅するデータ増幅部４０
と、データ増幅部４０から出力されたデータをラッチす
るラッチ部６０と、ラッチ部６０のデータを入出力デー
タラインに出力する書き込み駆動部８０とから構成され
る。
【０００４】次に、前記メモリ装置の動作を説明する。
ピクセルデータ（以下、データとはピクセルデータを称
する）を読み出そうとするソースアドレスによりメモリ
セルアレイ１０の当該ビットラインが指定され、カラム
選択部２０にソースカラム選択信号ＣＳＬ１が入力され
れば、スイッチングトランジスタがターンオンされ、メ
モリセルアレイ１０の内部データはスイッチングトラン
ジスタを通して複数ビットの入出力バスに載せられる。
入出力バスに載せられたデータはデータ増幅部４０、す
なわちセンスアンプで一定レベルに増幅された後、ラッ
チ部６０にラッチされる。
ピクセルデータ（以下、データとはピクセルデータを称
する）を読み出そうとするソースアドレスによりメモリ
セルアレイ１０の当該ビットラインが指定され、カラム
選択部２０にソースカラム選択信号ＣＳＬ１が入力され
れば、スイッチングトランジスタがターンオンされ、メ
モリセルアレイ１０の内部データはスイッチングトラン
ジスタを通して複数ビットの入出力バスに載せられる。
入出力バスに載せられたデータはデータ増幅部４０、す
なわちセンスアンプで一定レベルに増幅された後、ラッ
チ部６０にラッチされる。
【０００５】次いで、図４に図示のように、スクリーン
上のテキスト文字の移動を説明すれば、ラッチ部６０か
ら出力されたデータがスクリーン上にディスプレイされ
ると、そのデータをスクリーン上の別の場所に移動させ
る際データを貯蔵しているフレ−ムバッファ（すなわ
ち、ＶＲＡＭ、ＷＲＡＭとＤＲＡＭなど）ではデータの
アドレスの移動が必要である。この際、データのアドレ
ス移動はデータをメモリから読み出し、他のアドレスに
書き込む過程をチップ内部で行われるように内部移動(I
NTERNAL MOVE) がフレ−ムバッファの「ＤＲＡＭからラ
ッチへ」、「ラッチからＤＲＡＭへ」のようなデータ移
動経路を供するラッチセルを通してなされる。
上のテキスト文字の移動を説明すれば、ラッチ部６０か
ら出力されたデータがスクリーン上にディスプレイされ
ると、そのデータをスクリーン上の別の場所に移動させ
る際データを貯蔵しているフレ−ムバッファ（すなわ
ち、ＶＲＡＭ、ＷＲＡＭとＤＲＡＭなど）ではデータの
アドレスの移動が必要である。この際、データのアドレ
ス移動はデータをメモリから読み出し、他のアドレスに
書き込む過程をチップ内部で行われるように内部移動(I
NTERNAL MOVE) がフレ−ムバッファの「ＤＲＡＭからラ
ッチへ」、「ラッチからＤＲＡＭへ」のようなデータ移
動経路を供するラッチセルを通してなされる。
【０００６】前記データを移動してほしいアドレスの目
的地アドレスに貯蔵するために目的地カラム選択信号Ｃ
ＳＬ２をカラム選択部２０に供すれば、該当するスイッ
チングトランジスタがタ−ンオンされ、ラッチ部６０に
保持されていたデータが書き込み駆動部６０、すなわち
書き込みドライブＷＲＤＲＶを通して入出力データライ
ンＬに載せられ、スイッチングトランジスタを通してメ
モリセルアレイ１０の該当アドレスにデータが貯蔵され
る。
的地アドレスに貯蔵するために目的地カラム選択信号Ｃ
ＳＬ２をカラム選択部２０に供すれば、該当するスイッ
チングトランジスタがタ−ンオンされ、ラッチ部６０に
保持されていたデータが書き込み駆動部６０、すなわち
書き込みドライブＷＲＤＲＶを通して入出力データライ
ンＬに載せられ、スイッチングトランジスタを通してメ
モリセルアレイ１０の該当アドレスにデータが貯蔵され
る。
【０００７】図５のタイミング図に基づき説明すれば、
ソースカラム選択信号ＣＳＬ１と読み出し駆動信号ＵＦ
ＢＲがアクティブされ、カラムアドレスストロ−ブＣＡ
ＳＢ信号が「ロ−」にアクティブされる１サイクル間メ
モリセルアレイ１０からデータが読み出され、駆動スイ
ッチングトランジスタと入出力データラインとデータ増
幅部４０（センスアンプ）を経由してラッチ部６０に保
たれる。次いで、Ｄｏｎ’ｔ ｃａｒｅ（ドントケア）
を一定区間保ってから目的地カラム選択信号ＣＳＬ２と
書き込み駆動信号ＵＦＢＷＬがアクティブされ、カラム
アドレスストロ−ブＣＡＳＢ信号が「ロ−」にアクティ
ブされる他のサイクル間、ラッチ部６０に保たれていた
データは書き込み駆動部８０と入出力データラインＬと
駆動スイッチングトランジスタを経由してメモリセルア
レイに貯蔵される。これによって、２サイクル間メモリ
内部におけるデータ移動が行われる。
ソースカラム選択信号ＣＳＬ１と読み出し駆動信号ＵＦ
ＢＲがアクティブされ、カラムアドレスストロ−ブＣＡ
ＳＢ信号が「ロ−」にアクティブされる１サイクル間メ
モリセルアレイ１０からデータが読み出され、駆動スイ
ッチングトランジスタと入出力データラインとデータ増
幅部４０（センスアンプ）を経由してラッチ部６０に保
たれる。次いで、Ｄｏｎ’ｔ ｃａｒｅ（ドントケア）
を一定区間保ってから目的地カラム選択信号ＣＳＬ２と
書き込み駆動信号ＵＦＢＷＬがアクティブされ、カラム
アドレスストロ−ブＣＡＳＢ信号が「ロ−」にアクティ
ブされる他のサイクル間、ラッチ部６０に保たれていた
データは書き込み駆動部８０と入出力データラインＬと
駆動スイッチングトランジスタを経由してメモリセルア
レイに貯蔵される。これによって、２サイクル間メモリ
内部におけるデータ移動が行われる。
【０００８】このような２サイクル間のデータ移動方法
により達成されたデータ伝送量を数値的に計算するた
め、例えばデータ出力が３２ビットであり、四つのメモ
リコアブロックで同時選択信号ＣＳＬ開放がそれぞれ八
つであり、サイクルタイムが２０ｎｓの場合を挙げて説
明すれば、１サイクルにおける内部バスを通したデータ
の移動は最大１．６ギガバイト／秒（８×３２ビット／
２０ｎｓ）であり、８×３２ビットのコアセル内のデー
タ移動時間は４０ｎｓ（２サイクル）を必要として１秒
間のデータ移動は０．８ＧＢとなる。
により達成されたデータ伝送量を数値的に計算するた
め、例えばデータ出力が３２ビットであり、四つのメモ
リコアブロックで同時選択信号ＣＳＬ開放がそれぞれ八
つであり、サイクルタイムが２０ｎｓの場合を挙げて説
明すれば、１サイクルにおける内部バスを通したデータ
の移動は最大１．６ギガバイト／秒（８×３２ビット／
２０ｎｓ）であり、８×３２ビットのコアセル内のデー
タ移動時間は４０ｎｓ（２サイクル）を必要として１秒
間のデータ移動は０．８ＧＢとなる。
【０００９】また、特表平８−５０５２４号公報（以
下、第１公報という）には、中央処理装置またはグラフ
ィック加速回路によって与えられるデータ線上のデータ
をマルチプレクサで選択して、フレームバッファのアレ
イに転送し、フレームバッファから１行のデータを読み
出して、内部データバス上で出力レジスタに転送し、出
力レジスタから画素データを表示装置に転送するととも
に、内部データバス上のデータは４つのデータラッチに
保持することにより、フレームバッファの１行のデータ
の読み出しを１回の行アクセスストローブと４回の列ア
クセスストローブの動作で行うことを開示している。
下、第１公報という）には、中央処理装置またはグラフ
ィック加速回路によって与えられるデータ線上のデータ
をマルチプレクサで選択して、フレームバッファのアレ
イに転送し、フレームバッファから１行のデータを読み
出して、内部データバス上で出力レジスタに転送し、出
力レジスタから画素データを表示装置に転送するととも
に、内部データバス上のデータは４つのデータラッチに
保持することにより、フレームバッファの１行のデータ
の読み出しを１回の行アクセスストローブと４回の列ア
クセスストローブの動作で行うことを開示している。
【００１０】さらに、大画面のスクロールを高速に行う
表示装置の表示制御回路が、特開昭６３ー１３３１９２
号公報（以下、第２公報という）により開示されてい
る。この第２公報には、ＣＰＵとＶＲＡＭをデータバス
で接続し、ＶＲＡＭのデータ入力端と８ビットの第１ラ
ッチ回路のデータ出力端とを対応させて接続し、第１ラ
ッチ回路の０番目から６番目のデータ入力端をＣＰＵの
１番目から７番目のデータ出力端に接続し、第１ラッチ
回路の７番目のデータ入力端をＣＰＵのデータ０番目の
データ出力端に接続し、ＶＲＡＭのデータをＣＰＵによ
り順次読み出すと同時に、第１、第２ラッチ回路の保持
信号を与えた後に、第１ラッチ回路の出力を制御回路に
よりＶＲＡＭに書き込むようにしている。
表示装置の表示制御回路が、特開昭６３ー１３３１９２
号公報（以下、第２公報という）により開示されてい
る。この第２公報には、ＣＰＵとＶＲＡＭをデータバス
で接続し、ＶＲＡＭのデータ入力端と８ビットの第１ラ
ッチ回路のデータ出力端とを対応させて接続し、第１ラ
ッチ回路の０番目から６番目のデータ入力端をＣＰＵの
１番目から７番目のデータ出力端に接続し、第１ラッチ
回路の７番目のデータ入力端をＣＰＵのデータ０番目の
データ出力端に接続し、ＶＲＡＭのデータをＣＰＵによ
り順次読み出すと同時に、第１、第２ラッチ回路の保持
信号を与えた後に、第１ラッチ回路の出力を制御回路に
よりＶＲＡＭに書き込むようにしている。
【００１１】また、メモリから読み出されたデータをラ
ッチに保持した後に、スクリーン上にディスプレイし、
そのデータをスクリーン上の別の位置にスクロールさせ
る従来例として、特開昭６１ー１５６９８７号公報（以
下、第３公報という）を挙げることができる。この第３
公報の場合には、ディスプレイの画面上のデータをスク
ロールさせる際に、ビデオＲＡＭのアドレスをＣＰＵで
アドレス指定して読み出し、ラッチ回路で一時的に記憶
した後に、ＣＰＵによりスイッチをオンにすると同時に
イクスクルシブオア回路をバッファ回路として作動さ
せ、ビデオＲＡＭのアドレスをスクロールするアドレス
にアドレス指定してラッチ回路の内容をビデオＲＡＭに
書き込み、このビデオＲＡＭに書き込まれたデータを意
図する位置に表示してスクロールするようにしている。
ッチに保持した後に、スクリーン上にディスプレイし、
そのデータをスクリーン上の別の位置にスクロールさせ
る従来例として、特開昭６１ー１５６９８７号公報（以
下、第３公報という）を挙げることができる。この第３
公報の場合には、ディスプレイの画面上のデータをスク
ロールさせる際に、ビデオＲＡＭのアドレスをＣＰＵで
アドレス指定して読み出し、ラッチ回路で一時的に記憶
した後に、ＣＰＵによりスイッチをオンにすると同時に
イクスクルシブオア回路をバッファ回路として作動さ
せ、ビデオＲＡＭのアドレスをスクロールするアドレス
にアドレス指定してラッチ回路の内容をビデオＲＡＭに
書き込み、このビデオＲＡＭに書き込まれたデータを意
図する位置に表示してスクロールするようにしている。
【００１２】
【発明が解決しようとする課題】前述したように、図３
で示した従来の内部データ読取り／書込み機能を有する
半導体メモリ装置の場合には、データはソースと目的地
選択信号ＣＳＬ１、ＣＳＬ２により入出力データライン
Ｌに載せられる。ゲ−トされる選択信号の数と対応して
入出力データラインＬ、データ増幅部４０のセンスアン
プＳ／Ａ、書き込み駆動部８０の入出力ドライブＩＯＤ
ＲＶおよびラッチの数が同一に増える。その数が増える
ほどデータ伝送量は増えるが、レイアウトの増加によっ
てチップサイズが大きくなり、またコストアップの要因
となる。同様にして、上記第１ないし第３公報の場合も
いずれもラッチを使用しており、ラッチを使用すること
にるコストアップ要因となることは、図３の従来例の場
合と同様である。
で示した従来の内部データ読取り／書込み機能を有する
半導体メモリ装置の場合には、データはソースと目的地
選択信号ＣＳＬ１、ＣＳＬ２により入出力データライン
Ｌに載せられる。ゲ−トされる選択信号の数と対応して
入出力データラインＬ、データ増幅部４０のセンスアン
プＳ／Ａ、書き込み駆動部８０の入出力ドライブＩＯＤ
ＲＶおよびラッチの数が同一に増える。その数が増える
ほどデータ伝送量は増えるが、レイアウトの増加によっ
てチップサイズが大きくなり、またコストアップの要因
となる。同様にして、上記第１ないし第３公報の場合も
いずれもラッチを使用しており、ラッチを使用すること
にるコストアップ要因となることは、図３の従来例の場
合と同様である。
【００１３】本発明は前述した従来の課題を解決するた
めに案出されたもので、その目的は従来より使用してき
たラッチを取り除くことにより、チップサイズを縮め、
データ移動速度を向上させうる１サイクル動作内部デー
タ読取り／書込み機能を有する半導体メモリ装置を提供
することである。
めに案出されたもので、その目的は従来より使用してき
たラッチを取り除くことにより、チップサイズを縮め、
データ移動速度を向上させうる１サイクル動作内部デー
タ読取り／書込み機能を有する半導体メモリ装置を提供
することである。
【００１４】
【課題を解決するための手段】前述した目的を達成する
ために、本発明の１サイクル動作内部データ読取り／書
込み機能を有する半導体メモリ装置は、複数本のビット
ラインに接続された複数のメモリセルからメモリセルア
レイを構成する。複数のビットラインと入出力データと
の間にそれぞれ複数のカラム選択手段を接続して、ソー
スカラム選択信号に応答して対応するソースから読み出
されたソースデータを入出力データラインに伝送する。
カラム選択手段はソースカラム選択信号に続いて発生さ
れる目的地カラム選択信号に応答して入出力データライ
ンに印加されたソースデータを目的値に伝送する。カラ
ム選択手段で読み出されたソースデータをデータ増幅手
段で増幅し、その出力で書き込み駆動手段を駆動して入
出力データラインに出力する。
ために、本発明の１サイクル動作内部データ読取り／書
込み機能を有する半導体メモリ装置は、複数本のビット
ラインに接続された複数のメモリセルからメモリセルア
レイを構成する。複数のビットラインと入出力データと
の間にそれぞれ複数のカラム選択手段を接続して、ソー
スカラム選択信号に応答して対応するソースから読み出
されたソースデータを入出力データラインに伝送する。
カラム選択手段はソースカラム選択信号に続いて発生さ
れる目的地カラム選択信号に応答して入出力データライ
ンに印加されたソースデータを目的値に伝送する。カラ
ム選択手段で読み出されたソースデータをデータ増幅手
段で増幅し、その出力で書き込み駆動手段を駆動して入
出力データラインに出力する。
【００１５】
【発明の実施の形態】以下、添付した図面に基づき本発
明の望ましい一実施の形態をさらに詳しく説明する。図
１は本発明による１サイクル動作内部データ読取り／書
込み機能を有する半導体メモリ装置を説明するための構
成を示した回路図である。
明の望ましい一実施の形態をさらに詳しく説明する。図
１は本発明による１サイクル動作内部データ読取り／書
込み機能を有する半導体メモリ装置を説明するための構
成を示した回路図である。
【００１６】同図において、前記メモリ装置は複数本の
ビットラインに接続された複数のメモリセルから構成さ
れたメモリセルアレイ１０と、複数本のビットラインと
入出力データラインＬとの間にそれぞれ接続され、ソー
スカラム選択信号に応答して対応するソースから読み出
されたデータを前記入出力データラインＬに伝送し、ソ
ースカラム選択信号ＣＳＬ１に続いて発生される目的地
カラム選択信号ＣＳＬ２に応答して前記入出力データラ
インＬに印加されたデータを目的地に伝送する複数のカ
ラム選択手段２０と、入出力データラインに接続され、
読み出されたソースデータを増幅するデータ増幅部４０
と、データ増幅部４０のデータを前記入出力データライ
ンＬに出力する書込み駆動部６０とから構成される。
ビットラインに接続された複数のメモリセルから構成さ
れたメモリセルアレイ１０と、複数本のビットラインと
入出力データラインＬとの間にそれぞれ接続され、ソー
スカラム選択信号に応答して対応するソースから読み出
されたデータを前記入出力データラインＬに伝送し、ソ
ースカラム選択信号ＣＳＬ１に続いて発生される目的地
カラム選択信号ＣＳＬ２に応答して前記入出力データラ
インＬに印加されたデータを目的地に伝送する複数のカ
ラム選択手段２０と、入出力データラインに接続され、
読み出されたソースデータを増幅するデータ増幅部４０
と、データ増幅部４０のデータを前記入出力データライ
ンＬに出力する書込み駆動部６０とから構成される。
【００１７】次いで、本発明による望ましい一実施の形
態の全般的な動作について説明する。まず、データを読
み出そうとするソースアドレスによりメモリセルアレイ
１０のセルが指定され、カラム選択部２０にソースカラ
ム選択信号ＣＳＬ１が入力されれば、該当するスイッチ
ングトランジスタがタ−ンオンされ、メモリコアセルの
データは複数ビットの入出力データラインＬに載せられ
る。入出力データラインＬに載せられたデータはデータ
増幅部４０に入力され、一定レベルに増幅されてから前
記データをメモリセルアレイ１０の目的地アドレスに貯
蔵するために目的地アドレスを指定すれば、カラム選択
部２０のスイッチングトランジスタが目的地カラム選択
信号ＣＳＬ２により駆動され、データ増幅部４０のデー
タがラッチされず、直ちに書き込み駆動部６０の入出力
ドライブＩＯＤＲＶを経由してメモリセルアレイ１０の
目的地アドレスに貯蔵される。
態の全般的な動作について説明する。まず、データを読
み出そうとするソースアドレスによりメモリセルアレイ
１０のセルが指定され、カラム選択部２０にソースカラ
ム選択信号ＣＳＬ１が入力されれば、該当するスイッチ
ングトランジスタがタ−ンオンされ、メモリコアセルの
データは複数ビットの入出力データラインＬに載せられ
る。入出力データラインＬに載せられたデータはデータ
増幅部４０に入力され、一定レベルに増幅されてから前
記データをメモリセルアレイ１０の目的地アドレスに貯
蔵するために目的地アドレスを指定すれば、カラム選択
部２０のスイッチングトランジスタが目的地カラム選択
信号ＣＳＬ２により駆動され、データ増幅部４０のデー
タがラッチされず、直ちに書き込み駆動部６０の入出力
ドライブＩＯＤＲＶを経由してメモリセルアレイ１０の
目的地アドレスに貯蔵される。
【００１８】また、図２は本発明による内部データ読取
り／書込み機能を説明するためのタイミング図である。
同図において、ソースカラム選択信号ＣＳＬ１と書き込
み駆動部６０の入力を制御する読取り／書込み駆動信号
ＵＦＢＲＷがアクティブされ、カラムアドレスストロ−
ブＣＡＳＢ信号が「ロ−」にアクティブされるサイクル
区間の先端においてメモリセルアレイ１０からデータが
読み出され、カラムアドレスストロ−ブＣＡＳＢ信号の
アクティブ区間で目的地カラム選択信号ＣＳＬ２がソー
スカラム選択信号ＣＳＬ１の入力以後アクティブし続け
ると、データ増幅部４０と書き込み駆動部６０を経由し
てメモリセルアレイ１０の目的地アドレスに貯蔵され
る。
り／書込み機能を説明するためのタイミング図である。
同図において、ソースカラム選択信号ＣＳＬ１と書き込
み駆動部６０の入力を制御する読取り／書込み駆動信号
ＵＦＢＲＷがアクティブされ、カラムアドレスストロ−
ブＣＡＳＢ信号が「ロ−」にアクティブされるサイクル
区間の先端においてメモリセルアレイ１０からデータが
読み出され、カラムアドレスストロ−ブＣＡＳＢ信号の
アクティブ区間で目的地カラム選択信号ＣＳＬ２がソー
スカラム選択信号ＣＳＬ１の入力以後アクティブし続け
ると、データ増幅部４０と書き込み駆動部６０を経由し
てメモリセルアレイ１０の目的地アドレスに貯蔵され
る。
【００１９】この際、入出力データラインＬはソースカ
ラム選択信号ＣＳＬ１と目的地カラム選択信号ＣＳＬ２
との各アクティブ間にプリチャージ動作によりプリチャ
ージされない。つまり、前述した動作過程において１サ
イクル周期の間データの読取りおよび書込みが行われ
る。
ラム選択信号ＣＳＬ１と目的地カラム選択信号ＣＳＬ２
との各アクティブ間にプリチャージ動作によりプリチャ
ージされない。つまり、前述した動作過程において１サ
イクル周期の間データの読取りおよび書込みが行われ
る。
【００２０】
【発明の効果】以上述べたように、本発明の１サイクル
動作内部データ読取り／書込み機能を有する半導体メモ
リ装置では、メモリセルアレイから読み出されたデータ
をラッチせず直ちに目的地アドレスに書き込むので、ラ
ッチセルが不要になって、チップサイズが縮まり、か
つ、１サイクルの間に読み出しおよび書き込み動作の両
方がなされるので、サイクルタイムが短縮されてバンド
幅が増加してシステム性能を向上することができる。
動作内部データ読取り／書込み機能を有する半導体メモ
リ装置では、メモリセルアレイから読み出されたデータ
をラッチせず直ちに目的地アドレスに書き込むので、ラ
ッチセルが不要になって、チップサイズが縮まり、か
つ、１サイクルの間に読み出しおよび書き込み動作の両
方がなされるので、サイクルタイムが短縮されてバンド
幅が増加してシステム性能を向上することができる。
【図１】本発明による１サイクル内部データ読取り／書
込み機能を有する半導体メモリ装置の構成を示した回路
図。
込み機能を有する半導体メモリ装置の構成を示した回路
図。
【図２】本発明による１サイクル内部データ読取り／書
込み機能を説明するためのタイミング図。
込み機能を説明するためのタイミング図。
【図３】従来の内部データ読取り／書込み機能を有する
半導体メモリ装置の構成を示した回路図。
半導体メモリ装置の構成を示した回路図。
【図４】スクリーン上におけるテキスト文字移動の一例
を示した図。
を示した図。
【図５】従来の内部データ読取り／書込み機能を説明す
るためのタイミング図。
るためのタイミング図。
１０ メモリセルアレイ ２０ カラム選択部 ４０ データ増幅部 ６０ 書込み駆動部
Claims (3)
- 【請求項１】 複数本のビットラインに接続された複数
のメモリセルから構成されたメモリセルアレイと、 前記複数本のビットラインと入出力データラインとの間
にそれぞれ接続され、ソースカラム選択信号に応答して
対応するソースから読み出されたソースデータを前記入
出力データラインに伝送し、前記ソースカラム選択信号
に続いて発生される目的地カラム選択信号に応答して前
記入出力データラインに印加されたソースデータを目的
地に伝送する複数のカラム選択手段と、 前記入出力データラインに接続され、読み出されたソー
スデータを増幅するデータ増幅手段と、 前記データ増幅手段から出力されたデータを前記入出力
データラインに出力する書き込み駆動手段と、を備える
ことを特徴とする１サイクル動作内部データ読取り／書
込み機能を有する半導体メモリ装置。 - 【請求項２】 前記入出力データラインは、前記ソース
カラム選択信号と目的地カラム選択信号の各アクティブ
との間にプリチャ−ジ動作によりプリチャ−ジされない
ことを特徴とする請求項１に記載の１サイクル動作内部
データ読取り／書込み機能を有する半導体メモリ装置。 - 【請求項３】 前記書き込み駆動手段は、前記目的地カ
ラム選択信号の先端に応答して前記データ増幅手段の出
力を入力することを特徴とする請求項１に記載の１サイ
クル動作内部データ読取り／書込み機能を有する半導体
メモリ装置。
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|---|---|---|---|
| KR1019960033083A KR100227272B1 (ko) | 1996-08-08 | 1996-08-08 | 1 사이클 동작 내부 리드/라이트 기능을 가진 반도체 메모리 장치 |
| KR1996P-33083 | 1996-08-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1092172A true JPH1092172A (ja) | 1998-04-10 |
| JP4362151B2 JP4362151B2 (ja) | 2009-11-11 |
Family
ID=19469145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14687197A Expired - Fee Related JP4362151B2 (ja) | 1996-08-08 | 1997-06-04 | データ読取り／書込み機能を有する半導体メモリ装置 |
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| Country | Link |
|---|---|
| US (1) | US5926426A (ja) |
| JP (1) | JP4362151B2 (ja) |
| KR (1) | KR100227272B1 (ja) |
| TW (1) | TW343335B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100268420B1 (ko) * | 1997-12-31 | 2000-10-16 | 윤종용 | 반도체 메모리 장치 및 그 장치의 독출 방법 |
| US6262936B1 (en) | 1998-03-13 | 2001-07-17 | Cypress Semiconductor Corp. | Random access memory having independent read port and write port and process for writing to and reading from the same |
| US6262937B1 (en) | 1998-03-13 | 2001-07-17 | Cypress Semiconductor Corp. | Synchronous random access memory having a read/write address bus and process for writing to and reading from the same |
| US6069839A (en) | 1998-03-20 | 2000-05-30 | Cypress Semiconductor Corp. | Circuit and method for implementing single-cycle read/write operation(s), and random access memory including the circuit and/or practicing the method |
| KR100532433B1 (ko) * | 2003-05-07 | 2005-11-30 | 삼성전자주식회사 | 하나의 패드를 통하여 데이터를 동시에 입출력하기 위한장치 및 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06223562A (ja) * | 1993-01-26 | 1994-08-12 | Hitachi Ltd | ビデオｒａｍ、及びグラフィックシステム |
| JPH07230691A (ja) * | 1994-02-16 | 1995-08-29 | Fujitsu Ltd | 半導体記憶装置 |
| US5680365A (en) * | 1996-05-16 | 1997-10-21 | Mitsubishi Semiconductor America, Inc. | Shared dram I/O databus for high speed operation |
-
1996
- 1996-08-08 KR KR1019960033083A patent/KR100227272B1/ko not_active IP Right Cessation
-
1997
- 1997-05-29 US US08/865,385 patent/US5926426A/en not_active Expired - Lifetime
- 1997-06-04 JP JP14687197A patent/JP4362151B2/ja not_active Expired - Fee Related
- 1997-07-10 TW TW086109717A patent/TW343335B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5926426A (en) | 1999-07-20 |
| TW343335B (en) | 1998-10-21 |
| KR19980014220A (ko) | 1998-05-25 |
| KR100227272B1 (ko) | 1999-11-01 |
| JP4362151B2 (ja) | 2009-11-11 |
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