JPS63292376A - 画像メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、図形表示装置等に表示する画像データを記憶
する画像メモリ装置に関する。

［従来の技術及び問題点コ 図形表示装置は、コンピュータ等で作成した図形を陰極
線管等の表示器に表示する装置である。

そして、この装置は、表示器の各画素（ピクセル）と１
対１で対応する記憶素子から成る画像メモリ（フレーム
・バッファ）、及びその周辺回路から構成された画像メ
モリ装置を具えている。

第５図は、従来の画像メモリ装置を含む図形表示装置の
ブロック図である。画像情報発生装置３０は、中央処理
装置、メモリ及び入力装置から成り、操作者の操作に応
じて画像情報を発生する。

画像プロッセサ３２は、画像情報発生装置３０からの画
像情報に対して座標変換、クリッピング等の処理をして
、画像を構成するベクトルを発生するための始点終点座
標データＡ（ベクトルの始点及び終点の座標データ）、
ダッシュマスク・データＢ（ベクトルの形式、即ち、直
線、点線等の種類を指示するデータ）及び画素データＣ
（ベクトルの輝度、色等を指示するデータ）を発生する
。

ベクトル発生器であるＤＤＡ（ＤｉｇｉｔａｌＤｉｆｆ
ｅｒｅｎｔｉａｌ　　Ａｎａｌｙｚｅｒ）３４は、画像
プロセッサ３２からのデータＡ、　Ｂ及びＣに応じて、
ベクトルを構成する各画素毎に、Ｘ及びＹ座標アドレス
信号Ｄ、画素データ信号Ｅ及び書込み制御信号Ｆを発生
し、フレーム・バッファ３６に供給する。よって、アド
レス信号りにより指定されたフレーム・バッファ３６の
アドレスに画素データ信号Ｅが書込まれ、記憶される。

表示読出し回路３８は、表示器４０の表示方式、例えば
ラスク走査方式に従って、フレーム・バッファ３６から
画素データ信号を読出し、表示器４０にベクトルを表示
する。

ところで、ＤＤＡ３４は、その回路構成を工夫すること
により高速化が可能であるが、フレーム・バッファ３６
を構成するメモリ（ＲＡＭ）のアクセス・タイムは長い
ため、全体としてのベクトル書込み速度は、メモリのア
クセス・タイムで制御されてしまう。第５図に示す方式
の画像メモリ装置のベクトル書込み速度は、例えば数万
〜３０万ベクトル／秒（ただし、１ベクトルを１０画素
とする）である。

この欠点を改善した画像メモリ装置が、特公昭５９−４
５１５７号公報に開示されている。第６図を参照して、
この公報に開示された技術を基にした画像メモリ装置を
説明する。この画像メモリ装置を用いた図形表示装置で
は、ＤＤＡ３４の前段及びフレーム・バッファ３６の後
段は第５図の場合と同じである。しかし、ＤＤＡ３４及
びフレーム・バッファ３６の間に、バッファ・メモリで
あるキャシュ・マトリクス４２及びアドレス比較器４４
を設けている。フレーム・バッファ３６は、第７図に示
す如く同じ大きさく例えば４×４画素）の複数の領域に
分割されており、各領域の大きさはキャシュ・マトリク
ス４２の大きさく記憶容量）と同じである。キャシュ・
マトリクス４２は、小容量のため、高価な高速記憶素子
（フレーム・バッファ３６に比較して）が用いられてい
る。ＤＤＡ３４からのアドレス信号りのＸ成分及びＹ成
分は、夫々上位ビットＧ及び下位ピッ）Ｈに分割されて
いる。よって、上位ビットＧがフレーム・バッファ３６
内の分割領域の位置を表わし、下位ピッ）Ｈが各分割領
域内、即ち、キャシュ・マトリクス４２内での画素座標
を表わす。

キャシュ・マトリクス４２は、ＤＤＡ３４からのアドレ
ス信号りの下位ピッ）Ｈ及び書込み制御信号Ｆに応じて
、画素データ信号Ｅを高速に記憶する。アドレス比較器
４４は、ＤＤＡ３４からの書込み制御信号Ｆをストロー
ブ信号として、アドレス信号りの上位ビットＧを直前の
上位ビットＧと比較し、この上位ビットＧが変化すると
き、即ち、ＤＤＡ３４が発生するアドレスの領域が変わ
るときを検出する。すると、アドレス比較器４４は、書
込み制御信号Ｉをフレーム・バッファ３６に供給し、フ
レーム・バッファ３６にラッチされた直前までの上位ビ
ットＧが指定したフレーム・バッファ３６内の領域にキ
ャシュ・マトリクス４２に記憶された内容を第７図に示
す如く並列転送する。この間、アドレス比較器４４は、
停止信号Ｊを発生して、ＤＤＡ、３４の動作を停止させ
る。

以後、上述の動作を繰返す。

このように、キャシュ・マトリクス４２への書込み動作
は、キャシュ・マトリクス自体の性能により高速であり
、キャシュ・マトリクス４２からフレーム・バッファ３
６へのデータ転送も並列転送のため高速になる。よって
、フレーム・バッファ３６の性能以上のベクトル書込み
速度、例えば１００万ベクトル／秒を実現できる。

しかし、近年、高解像度で高速処理の図形表示装置が要
求されており、この要求を満たすためには、ベクトル書
込み速度が例えば２００万ベクトル／秒以上の画像メモ
リ装置が必要となる。よって、第６図の方式の画像メモ
リ装置でも、ベクトル書込み速度がまだ遅いことになる
。

したがって本発明の目的は、ベクトル書込み速度が上述
の従来技術よりも更に高速の画像メモリ装置の提供にあ
る。

［問題点を解決するための手段］ 本発明の画像メモリ装置は、画素アドレス信号及び画素
データ信号を発生する画素情報発生手段と、画素アドレ
ス信号の下位ビットをデコードするデコーダと、画素ア
ドレス信号の上位ビット及び画素データ信号をデコーダ
の出力信号に応じて一時的に夫々記憶する複数のメモリ
制御器と、これら複数のメモリ制御器の各々に対応し、
対応するメモリ制御器が画素アドレス信号の上位ビット
及び画素データ信号を記憶すると、記憶した画素アドレ
ス信号の上位ビットで決まるアドレスに画素データ信号
を夫々記憶する複数の画像メモリとを具えている。

［作用］ 本発明は、フレーム・バッファ全体を同じ大きさの複数
の領域に分割しており、各領域は複数の画素から構成さ
れている。メモリ制御器と画像メモリの数は、同数であ
り、各分割領域の画素の数に等しい。また、各画像メモ
リの記憶容量は、分割領域の数に等しい画素を記憶する
のに充分な容量である。よって、各分割領域の対応位置
の画素の画素データ信号は、同一の画像メモリの異なる
アドレスに記憶されることになる。このような構成とす
るために、本発明では、画素情報発生手段からの画素ア
ドレス信号を上位ビット及び下位ビットに分割し、デコ
ーダが下位ビットに応じてメモリ制御器及び画像メモリ
の組合せを選択している。

選択したメモリ制御器に画素アドレス信号の上位ビット
及び画素データを記憶すると、直ちに対応する画像メモ
リを画素アドレス信号の上位ビットでアドレス指定して
、そこに画素データを記憶する。画素情報発生手段が発
生する画素アドレス信号は、表示するベクトルの座標を
表わしているので、同一内容のアドレス信号が連続して
発生することはない。また、各分割領域内の各画素のア
ドレスは連続しているが、総て異なる画像メモリに対応
している。よって、同一のメモリ制御器及び画像メモリ
が連続してアクセスされることがな（、非同期に動作す
るので、他の複数個のメモリ制御器がアクセスされてい
る間に、画素データ信号を対応する画像メモリに記憶さ
せることができる。

したがって、低速の大容量画像メモリに、全体として等
偏向に高速な書込み動作が可能となる。また、画像情報
発生手段の動作をほとんど停止させないでよい。

［実施例］ 以下、第１図〜第４図を参照して、本発明の好適な実施
例を説明する。第１図は、本発明の好適な実施例のブロ
ック図である。画像情報発生装置３０、画像プロセッサ
３２及びＤＤＡ３４は、第５図のものと同じものであり
、画素アドレス信号Ｄ１画素データ信号Ｅ及び書込み制
御信号Ｆを発生する画素情報発生手段を構成する。

この実施例では、表示器４０の表示領域は、横が１２８
０画素で縦が１０２４画素の１２８０Ｘ１０２４画素で
構成されているので、画像メモリ（フレーム・バッファ
）モ全体で１２８０Ｘ１０２４画素を記憶できるだけの
容量が必要である。

そして、この実施例では、画像メモリ全体の領域を、縦
及び横に２５６分割し、各分割領域を横が５画素で縦が
４画素の５ｘ４　（＝２０）画素で構成している。なお
、１画素は、単一ビットでもよいし、色及び／又は輝度
を考慮して複数ビットにしてもよい。本発明の実施例で
は、各分割領域の画素数が画像メモリの数に対応し、分
割領域の総数が各画像メモリの記憶する画素数に対応す
るので、画像メモリは２０個必要であり、各画像メモリ
は２５６Ｘ２５６画素を記憶する。この状態を第２図に
示す。ここでは説明を簡単にするため、画像メモリ全体
５０（表示スクリーンと対応させである）内の、左上の
４分割領域、左下、右上及び右下の各１分割領域のみを
示している。各分割領域は実線で囲まれ、各画素は点線
で囲まれている。そして、点線で囲まれた数字１〜２０
は、対応する画像メモリの番号を示す。即ち、各分割領
域の左上の画素は第１画像メモリに記憶され、上の左か
ら２番目の画素は第２画像メモリに記憶され、以下同様
にして右下の画素は第２０画像メモリに記憶される。各
画像メモリにおいて、各分割領域毎に記憶アドレスが異
なるのは勿論である。

第１及び第２図を参照して、本発明の実施例を更に説明
する。上述の如く画像メモリ全体５０が分割されている
ため、ＤＤＡ３４からの画素アドレス信号りの上位ビッ
トが分割領域、即ち各画像メモリ内の記憶位置を表わし
、下位ビットが分割領域内の位置、即ちどの画像メモリ
かを表わす。

なお、各画像メモリの記憶位置がＸアドレス及びＹアド
レスで指定される場合、画素アドレス信号りはＸ及びＹ
アドレス信号から構成され、その上位ビットとはＸ及び
Ｙアドレス信号の両方の上位ビットのことであり、下位
ビットも両方のアドレス信号の下位ビットのことである
。よって、ＤＤＡ３４からの画素アドレス信号りを上位
ビットＧ及び下位ビットＨに分割する。このアドレス下
位ビットＨをデコーダ４６に供給し、２０本の出力線の
１本のみをアクティブ状態にする。２０個のメモリ制御
器４８−１〜４８−２０及び２０個の画像メモＩ）　５
０−１〜５０−２０は夫々各分割領域に対応している。

なお、第１図では、第４〜第１９メモリ制御器及び画像
メモリを省略している。

各メモリ制御器４８は、・一種の高速記憶（蓄積）回路
であり、ＤＤＡ３４からのアドレス上位ビットＧ、画素
データ信号Ｅ及び書込み制御信号Ｆを受けると共に、デ
コーダ４６の各出力信号も受ける。画像メモリ５０−１
〜５０−２０は対応するメモリ制御器４８−１〜４８−
２０からアドレス信号Ｇ１画素データ信号Ｅ及び制御信
号Ｍを受ける。

今、例えば画像情報発生手段が、画像メモリ全体５０の
左上隅から４５度の角度で右下に下がる直線ベクトルを
発生した場合、まず分割領域５４（第２図参照）の第１
画素がアクセスされる。よって、デコーダ４６は、第１
メモリ制御器４８−１をアクティブにするので、この第
１メモリ制御器４８−１は書込み制御信号Ｅに応じて、
アドレス信号の上位ビットＧ及び画素データ信号Ｅを高
速にラッチ（記憶）する。次に分割領域５４の第７画素
がアクセスされるので、デコーダ４６は第７メモリ制御
器をアクティブにし、この第７メモリ制御器はその画素
用のアドレス信号の上位ビットＧ及び画素データ信号Ｅ
を高速にラッチする。以下同様に、分割領域５４の第１
３画素、第１９画素、第１２画素、第１８画素という順
にアクセスする。各メモリ制御器は、ラッチしたアドレ
ス信号の上位ビットＧ及び画素データ信号Ｅ及び制御信
号Ｍを直ちに対応する画像メモリに出力するので、画像
メモリは、アドレス信号Ｇにより指定された記憶位置に
画素データ信号Ｅを記憶する。

直線ベクトルの場合では、第２図から判る如く、垂直線
を発生するときが、同一画素番号、即ち同一のメモリ制
御器をアクセスする間隔が最も短い。

この最短の場合でも、ＤＤＡ３４が３画素をアクセスし
ている間（３ＤＤＡサイクルの間）に、メモリ制御器は
画像メモリに画像データ信号を書込めばよい。よって、
ＤＤＡ３４は、画像メモリの低速書込み速度以上の高速
で出力信号を発生することができる。なお、同じメモリ
制御器が３ＤＤＡサイクルおきにアクティブにされる可
能性は入力ベクトルをランダムとすると低くなるので、
画像メモリの書込みは４ＤＤＡサイクル以上でもよい。

なお、メモリ制御器が画像データ信号を転送している間
、ＤＤＡ３４は動作を停止させる必要がない。よって、
全体の書込み速度がより高速となる。しかし、何らかの
原因で、同一のメモリ制御器が連続してアクティブにさ
れたときは、そのメモリ制御器が停止信号Ｊを発生し、
オア・ゲート５２を介してこの停止信号ＪをＤＤＡ３４
に供給する。ＤＤＡ３４は、停止信号Ｊを受けると、メ
モリ制御器が画素データ信号を対応画像メモリに書込む
のに充分な時間だけ、その動作を停止する。

画像メモリ５ｏ−１〜５０−２０への総ての書込みが終
了すると、表示読出し回路３８は表示器４０の表示方式
に応じて、画素データの読出しを行なう。表示器４０が
ラスク走査の場合、第１走査線に対応して、第１〜第５
画像メモリが順次５サイクル毎に異なるアドレスで繰返
し読出され、第２走査線に対応して、第６〜第１０画像
メモリが順次５サイクル毎に異なるアドレスで繰返し読
出され、以下同様な動作を第３及び第４走査線に対して
行なう。第５走査線で、再び第１〜第５画像メモリが選
択されるが、上述の動作を繰返す。

各画像メモリでは、各分割領域毎にアクセスされるアド
レスが異なることに留意されたい。第１図では、画像メ
モリ５０−１〜５０−２０を読出すための制御線を省略
している。読出された画素データは表示器４０に供給さ
れ、対応する映像（図形、文字等）が表示される。

第３図は、メモリ制御器の一例のプロ・ツク図である。

なお、この回路では負論理を採用している。

アンド・ゲート６０は、ＤＤＡ３４からの書込み制御信
号（低レベル）Ｆ及びデコーダ４６からの選択信号（低
レベル）を受けると、低レベルを出力する。このアンド
・ゲート６０の出力信号に応じて、ラッチ回路６２及び
６４は、ＤＤＡ３４からの画素アドレス信号の上位ビッ
トＧ及び画素データ信号Ｅを夫々ラッチすると共に、Ｄ
フリップ・フロップ６６は低レベルを出力する。なお、
う・ソチ回路６２及び６４は、複数ビットをラッチでき
るものであり、ラッチした内容を直ちに出力する。

アドレス制御回路６８は、ラッチ回路６２からのアドレ
ス信号Ｇ１クロック発生器（図示せず）からのクロック
信号、及びフリップ・フロップ６６からのＱ出力信号を
受・け、適なタイミングでアドレス信号Ｇ及び制御信号
Ｍを発生する。この制御信号Ｍは、ＲＡＳ、ＣＡＳ、Ｗ
Ｅ等で、画像メモリ（ＲＡＭ）を制御するのに必要な信
号である。

アドレス制御回路６８は、アドレス信号Ｇ及び制御信号
Ｍにより、画素データ信号Ｅを画像メモリに書込むと、
書込み終了信号を発生し、フリップ・フロップ６６をプ
リセットして、Ｑ出力を高レベルに変化させる。よって
、アンド・ゲート７０は、通常いずれか一方の入力が高
レベルのため、その出力は低レベルである。しかし、ア
ドレス制御回路６８がフリップ・フロップ６６をプリセ
ットする以前に、即ち、画素データの書込みが終了する
前に、ＤＤＡ３４が同じメモリ制御器に対して次の出力
信号を発生すると、アンド・ゲート７０の２つの入力は
共に低レベルとなり、高レベルの停止信号Ｊを発生する
。

第３図のメモリ制御器では、書込み制御信号発生前にア
クティブにされると直ちに停止信号Ｊを発生シて、ＤＤ
Ａ３４の動作を停止させてしまう。

この欠点を改善したのが第４図に示すメモリ制御器であ
る。第４図では、第３図のう・ソチ回路６２及び６４の
代りに、ファースト・イン・ファースト・アウト（ＦＩ
ＦＯ：Ｆｉｒｓｔ　　Ｉｎ　　Ｆｉｒｓｔ　　０ｕｔ）
回路７２を用いている。よって、ＦＩＦＯ回路７２の容
量の許す限り、連続的にアドレス信号Ｇ及び画素データ
信号Ｅをアンド・ゲート６０の出力信号に応じてロード
（ＬＤ）することができる。アドレス制御回路６８は、
ＦＩＦＯ回路７２（７）ＤＡＴＡ　　ＲＤＹ信号に応じ
テ０ＵＴ１からのアドレス信号Ｇを受け、第３図の場合
と同様に動作する。アドレス制御回路６８が書込み終了
信号をＦＩＦＯ回路７２のＵＮＬＤ端子に供給するまで
、ＦＩＦＯ回路７２は０ＵＴＩ及び０ＵＴ２端子から次
の出力信号を発生できない。

ＦＩＦＯ回路７２が一杯になってしまった場合は、Ｆ　
Ｕ　Ｌ　Ｌ４Ｍ号（高レベル）をアンド・ゲート７４に
加える。このアンド・ゲート７４は、インバータ７６を
介して書込み制御信号Ｆも受けるので、書込み制御信号
Ｆに同期して停止信号Ｊを発生する。このように第４図
のメモリ制御器では、ＦＩＦＯ７２が一杯になるまでＤ
ＤＡ３４からのアドレス信号り及び画素データ信号Ｅを
受けることができるので、第３図の場合よりもＤＤＡ３
４を停止させる可能性が小さくなり、高速性能を確保で
きる。

［発明の効果］ 上述の如く本発明によれば、表示領域全体は複数の領域
に分割され、各分割領域の各画素は夫々別個のメモリ制
御器及び画像メモリの組合せに割当てられている。よっ
てベクトルを描画する際に同一のメモリ制御器及び画像
メモリが連続的にアクセスされる可能性は非常に低く、
他のメモリ制御器及び画像メモリがアクセスされている
間に、メモリ制御器は画素データを画像メモリに書込め
ばよい。また、画素情報発生手段の動作を停止させるこ
とも少なくなる。したがって、画像メモリへの書込み速
度を大幅に改善できる。

【図面の簡単な説明】

第１図は本発明の好適な一実施例のブロック図、第２図
は表示領域の分割を示す図、第３及び第４図は本発明に
用いるメモリ制御器のブロック図、第５及び第６図は従
来例のブロック図、第７図は第６図の説明図である。 図において、３０，３２及び３４は画素情報発生手段、
４６はデコーダ、４８はメモリ制御器、５０は画像メモ
リである。 特許出願人　　ソニー・テクトロニクス株式会社苑３１
コ

Claims (1)

1. 【特許請求の範囲】 画素アドレス信号及び画素データ信号を発生する画素情
   報発生手段と、 上記画素アドレス信号の下位ビットをデコードするデコ
   ーダと、 上記画素アドレス信号の上位ビット及び上記画素データ
   信号を上記デコーダの出力信号に応じて一時的に夫々記
   憶する複数のメモリ制御器と、該複数のメモリ制御器の
   各々に対応し、対応する該メモリ制御器が上記画素アド
   レス信号の上位ビット及び上記画素データ信号を記憶す
   ると、記憶した上記画素アドレス信号の上位ビットで決
   まるアドレスに上記画素データ信号を夫々記憶する複数
   の画像メモリとを具えた画像メモリ装置。