JPS58147789A - 表示メモリおよびそのアドレス方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の背景〕 本発明はデジタル図形表示（グラフィックディスプレイ
）システム、特に表示リフレッシュメモリ構造に関する
ものであり、またラスタ型図形表示システムに用いるア
ドレス方法に関するものである。

計算機図形処理の分野には、計算機で発生させた像或い
は画像を陰極線管（ＣＲＴ）のような表示装置上に表示
する場合が含まれる。この表示を達成する一方法は、表
示装置としてテレビシロン表示管に類似のＣＲＴを有し
、ＣＲＴの表示スクリーンをラインの所定のパターンす
なわちラスタで走査し、複数個の各別の点すなわち画素
より成る像を生ぜしめる際に陰極線管の電子ビームの強
度を制御することにより像を発生させるラスタ型表示装
置を用いる方法である。この種類のラスタ走査表示シス
テムは例えば米国特許第４，１２１，２８８号および第
３，８９１，９８２号明細書に示されている。

当業者にとって周知のように、ラスタ走査表示システム
は一般にラスク型ＣＲＴ表示装置以外に表示リフレッシ
ュメモリおよび図形計算装置を有する。１画素当り１ピ
ツトのラスク図形表示装置（この表示装置は図形計算装
置が表示ラスクに比べて低速度で作動しうる為に有利な
表示装置である）においては、表示リフレッシュメモリ
がＣＲＴスクリーン上に各別の画素として表示すべき像
をデジタル化した情報を含んでおり、表示すべき像のデ
ジタル情報はメモリ内に記憶された像からＣＲＴのスク
リーン上に現われる像に直接マツピングされるものであ
る。表示リフレッシュメモリは連続的に読出され、ラス
タ掃引する際に表示装置のＣＲＴに供給されるビデオ信
号を発生ぜしめている。当業者によって表示（ディスブ
ノイ）リフレツシュと称されているこの作動は、ＣＲＴ
上に連続的でフリツカのない表示を行なう為には、高速
度で行なう必要がある。この種類のおよび他の種類のラ
スタ型表示装置はＢ．Ｗ．ＪｏｒｄａｎおよびＲ．Ｃ．
Ｂａｒｒｅｔｔ氏著“Ａ　Ｃｅｌｌ　Ｏｒｇａｎｉｚｅ
ｄ　Ｒａｓｔｅｒ　Ｄｉｓｐｌａｙｆｏｒ　Ｌｉｎｅ　
Ｄｒａｗｉｎｇｓ　”１７　Ｃｏｍｍｕｎｉｃａｔｉｏ
ｎｓ　ｏｆ　ｔｈｅＡＯＭ　７０−７７　（１９７４年
２月）に記載されている。

図形計算装置は、表示すべき像のデジタル情報を表示リ
フレッシュメモリ内に書込む必要があり、この書込みは
しばしばラスタ型表示装置に特有な水平および垂直走査
帰線期間中に行なう必要がある。複雑な表示像には表示
計算装置による多数の書込み作動を必要とする為、表示
を急速に変えたり更新させたりする必要がある場合に表
示リフレッシュメモリをも図形計算装置により高速度で
アクセスする必要がある。従って多くの分野において、
表示リフレッシュメモリに読取り或いは書込みを行ない
うる速度が表示メモリ、従って表示された像を更新しう
る速度に制限を加える。

“ダイナミックランダムアクセスメモリ”は、当業者に
とって周知のように、ラスタ表示リフレッシュメモリを
構成するのに好ましい素子である集積回路型の半導体メ
モリである。この半導体メモリが打型しい理由は、この
半導体メモリが低価格であり、多数の記憶位置すなわち
“ビット”を有し、小型であり、しかもその電力消費量
が少なく、その読出しおよび書込みアクセス時間がほど
よいものである為である。しかし、ダイナミックランダ
ムアクセスメモリの速度は現在得られる装置製造技術の
点からして比較的固定なものとなっている。

ダイナミックランダムアクセスメモリ装置はその中の単
一の記憶位置を選択するのに通常“行”および“列”の
２種類のアドレスを通常順次に必要とし、各アドレスの
捕捉にはある量の時間を必要とする。しかし、メモリの
製造者は、各装置内の記憶位置をページと称する多数の
ブロックに分け、各ページが１つの“行”アドレスに相
当するようにして、ページモードと称する作動モードを
ダイナミックランダムアクセスメモリ装置に与えている
。ページ内のいずれかの記憶位置が一旦常規のアクセス
速度でアクセスされると、同じページ上の他のいかなる
記憶位置も列アドレスを変えるだけで任意の記憶位置に
対する常規のアクセスよりも可成り速い速度でアクセス
しうる。しかし、ページモードがラスタ表示リフレッシ
ュメモリシステムに有効であるということがこれまで考
えられていなかった。その理由は、“ページ”は表示メ
モリの１次元のみに延在する為、図形計算装置によって
順次にアクセスする必要のある記憶位置が同じ“ページ
”に当たる可能性が低い為である。

米国特許第４，１５６，９０５号明細書に示されている
ように、データ群を出力レジスタ内に読出し、この出力
レジスタからデータをより一層急速に得られるようにす
ることにより複数個のランダムアクセス集積回路メモリ
装置より成るランダムアクセスメモリを読取る際のアク
セス速度を改善するようにした方法が得られる。それに
もかかわらず、特にリフレッシュメモリに対する変更を
高速にすることにより、表示された像を更新しうる速度
を高めうるようにしたラスタ図形表示システムのリフレ
ッシュメモリ内に書込みを行なう場合、ダイナミックラ
ンダムアクセスメモリ装置の最大固有速度を用いるのが
望ましい。

計算機図形処理表示では、例えば２次元表示領域の全体
或いは一部分をクリアして背景値にする場合に、この２
次元表示領域を一定値にすることがしばしば行なわれて
いる。この作動には表示りフレッシュメモリの多数の記
憶位置内に書込み処理が含まれており、従ってこの作動
は時間のかかる作動となるおそれがあり、これにより図
形表示システムの生産性を低めている。図形表示リフレ
ッシュメモリは一般に複数個のランダムアクセスメモリ
装置より成っており、当業者にとって周知のようにこれ
らのランダムアクセスメモリ装置は並列に読取りその後
に直列化してビデオ表示に対して充分な出力速度を得る
ようにすることができ、各ランダムアクセスメモリ装置
における対応する記憶位置は表示リフレッシュラスタ走
査線の方向に平行な方向の隣接画素のラインを形成する
。複数のメモリ装置の関連の記憶位置内に同時に書込み
を行なうことも米国特許第４，０９２，７２８および４
，１５０，３６４号明細書に記載されているように既知
である。しかし、ラスタ図形リフレッシュメモリを更新
するのにこの技術を用いるということはこれまで行なわ
れておらず、各メモリ装置内の対応する記憶位置に対す
るデータの同時読取り或いは同時書込みにより達成しう
る速度はこれまでメモリ装置自体の固有のランダムアク
セス速度によって制限されていた。

図形表示システムにおいて生じる他の問題は、表示メモ
リの記憶位置に記憶されたデータに関して図形計算装置
によって行ないうるある種の演算の結果として生じるも
のである。図形計算装置による書込み速度を減少させる
同じ表示メモリ速度の制限によりその読出し速度にも悪
影響を及ぼすばかりではなく、これらの作動により、リ
フレッシュ読出し要求と、図形計算装置がメモリ内に書
込みを行なう必要性との為にメモリアクセスに対してコ
ンテンションを生ぜしめるおそれを高めてしまう。従っ
て、図形計算装置による処理に対し表示メモリ内のデー
タを高速に処理するとともにメモリのコンテンションが
生じる可能性を減少させる手段を設けるのが望ましい。

本発明の背景を理解する上で参考に供しうる他の技術文
献は、米国特許第３，４１１．１４３号、米国特許第４
，０９９，３５９号、米国特許第３，７８７，６７３号
、米国特許第 章国特許第３，６４１，５５９号、米国特許第３，７８
７，６７３号明細書およびｓｕｅｎａｇａ，Ｋａｍａｅ
およびＫｏｂａｙａｓｈｉ氏着“Ａ　Ｈｉｇｈ−Ｓｐｅ
ｅｄ　Ａｌｇｏｒｉｔｈｍｆｏｒ　ｔｈｅ　Ｇｅｎｅｒ
ａｔｉｏｎ　ｏｆ　Ｓｔｒａｉｇｈｔ　Ｌｉｎｅｓ　ａ
ｎｄＣｉｒｃｕｌａｒ　Ａｒｃｓ　”２８　ＩＥＥＥ　
Ｔｒａｎｓａｏｔｉｏｎｓ　ｏｎＣｏｍｐｕｔｅｒｓ　
７２８　−３６（Ｏｃｔｏｂｅｒ　１９７９）である。

〔発明の目的〕

本発明の主たる目的は、計算機図形処理表示システムの
表示メモリをアクセスする方法および装置を改善するこ
とにある。

本発明の主たる目的は、ラスタ型表示システムに特に適
した上述した方法および装置を提供せんとするにある。

本発明の更に他の目的は、ダイナミックランダムアクセ
スメモリ装置の“ページモード”作動を用いて表示メモ
リのアクセス速度を著しく速くするようにした上述した
方法および装置を提供せんとするにある。

本発明の更に他の目的は、図形表示装置上の連続画素を
表わすＩＩＷｋ債の図形表示メモリ記憶位置内にデータ
を同時に書込みうる速度を高めるようにした方法および
装置を提供せんとするにある。

本発明の更に他の目的は、図形表示メモリ内の１組のデ
ータを一時的な記憶位置内に読込み、メモリのコンテン
ションを減少せしめるとともに表示の更新速度を高める
ようにする方法および装置を提供せんとするにある。

〔発明の概要〕

本発明によれば、ダイナミックランダムアクセスメモリ
装置のページ作動モードによる利点を取入れ、複数個の
メモリ装置に並列に書込みを行ない、データを複数個の
メモリ装置から並列に読出し、これらのデータを一時的
な記憶を行なうシフトレジスタ内に入れることによりア
クセス速度を達め、多様性を高めたメモリ構造とするこ
とにより、従来の計算機図形処理表示メモリシステムの
前述した欠点を無くすものである。

当業者にとって周知のように、図形計算装置は通常イン
クリメンタルな装置であり、このことは図形エンティテ
ィを表わしたものを表示リフレッシュメモリ内に書込む
に当り表示像或いは画像における連続点すなわち画素を
表わすメモリ位置の組を順次にアクセスするということ
を意味する。

本発明では、メモリ内に”ページ”を有するこれらダイ
ナミックランダムアクセス記憶位置が表示像の領域に相
当する連続的な”セル”を構成するように表示リフレッ
シュメモリをアドレスする。

このアドレス技術の結果として、インクリメンタルな図
形計算装置により順次に書込みが行なわれる記憶位置は
通常メモリの同じ”ページ”上に位置し、従ってメモリ
作動の“ページモード”を用いて高速度で記憶位置に書
込みを行なうことができる。ページの境界を横切る際に
は、新たなページ上に達するのに１つのゆっくりしたメ
モリアクセスが必要であり、本発明は、ページの境界の
横切りを検出し、データを再び高速度で書込みうる記憶
位置の新たなページに対するアクセスを得るのに必要な
最初の全メモリサイクルを与えるようにする技術を提供
する。

本発明によれば、１ページが画素の１行或いは１列、す
なわち単一の画素幅に相当するようにメモリを組織化せ
ずに、メモリのページが表示像上の２次元領域にマツピ
ングされ、単一のページに関して最もインクリメンタル
なアドレスが行なわれ、ページの境界を横切って他のペ
ージに移る際のゆっくりしたメモリサイクルはたまにし
か必要としないようにメモリ装置へのアドレスラインを
配置する。（現在の図形表示の大部分は２次元的なもの
であるが、本発明の原理は３次元の表示にも同様に適用
しうろこと明らかである。）本発明によるアドレスライ
ンの装置は、メモリ装置の列メモリ装置アドレスの一部
を表示装置アドレスの第１の次元（″Ｘ″アドレス）の
最下位からのビットに割当て、列メモリ装置アドレスの
他の部分を表示装置アドレスの第２の次元（”Ｙ”アド
レス）の最下位からのビットに割当て、これによりペー
ジが表示像の方形領域にマッピングされるようにするこ
とにより達成する。

ページの境界の横切りは、アドレスされた記憶位置を新
たなページ上に配置するＸおよびＹ表示装置アドレスに
おける変化を検出し、これに応答して全メモリアクセス
サイクルを生ぜしめ、すなわち行および列の双方のメモ
リ装置アドレスを新たに生ぜしめることにより達成する
。この場合、図形のエンティティをスクリーン上で掃引
する為にＸおよびＹ表示装置アドレスをインクリメンタ
ルに増大成いは減少させる際にＸおよびＹ表示装置アド
レスの最下位からのビットの桁上げビットを検出する。

多くのメモリ装置を並列に読出し、ビデオ表示信号を生
じるのに必要な高速度を得る為には、ページを多くのメ
モリ装置が含まれるように拡張し、１つの表示装置アド
レスの最下位からのビットを用いて多くのメモリ装置の
１つをイネーブル状態にする。

ラスタ表示リフレッシュメモリの方形領域に高速度で書
込みを行なう為には、単一のメモリアクセスサイクルで
多数の隣接の表示リフレッシュ記憶位置内に書込みを行
なう手段を講ずる。ページモードのアドレス技術を用い
ることにより、隣接画素群への移動を水平或いは垂直に
行なうことができ、データは時々の全メモリアクセスサ
イクルのみでページモードのメモリ速度で書込みうるよ
うになる。この点は、同時に書込み可能（イネーブル）
状態となる複数個のメモリ装置を用いることにより達成
する。

更に本発明は、図形計算装置による後の処理の為に、単
一のメモリアクセスサイクル中に多数の隣接の記憶位置
から一時的な記憶装置に読込む技術を提供する。メモリ
の１記憶位置から読出して他の記憶位置に書込むに当っ
て、例えば表示装置上の像の位置を変えるに当って、各
書込み後にデータの他の画素を読取るようにメモリをア
ドレスする必要がある場合（他のページに対して最もこ
のようにする必要がある）、すなわち各書込みに対して
１つの全行−列メモリサイクルを必要とする場合には、
上述した本発明のページモード技術は使用できない。一
時的に記憶するシフトレジスタを設けることにより、表
示装置上の連続画素を表わすデータの組を１メモリサイ
クル゛中に同時に読出すことができ、これによりリフレ
ッシュ読出し要求および表示メモリに対する図形計算装
置の要求によるコンテンションを減少させることができ
る。一時的なレジスタ内でデータをシフトさせたり循環
させたりすることにより、図形計算装置の都合上データ
を後にいかなる所望順序でも読出しうるようにすること
ができる。

図面につき本発明を説明する。

第１図を１参照するに、本発明を用いた型のデジタル図
形表示（グラフィックディスプレイ）装置は代表的に、
像の図形表示に必要な情報を計算する図形計算装置１０
（以後Ｇｒａｐｈｉｃｓ　Ｃｏｍｐｕｔａｔｉｏｎ　Ｄ
ｅｖｉｃｅの頭文字をとってＧＣＤと称する）と、表示
すべき像をデジタル的に表わしたものを記憶し、表示さ
れた像を周期的にリフレッシング（書直し）する表示リ
フレッシュメモリ装置１２と、画素の二次元配列より成
る図形像を可視表示するラスタ型ＣＲＴ表示装置１４と
を有する。ＧＣＤ１０は代表的に、入出力（Ｉ／Ｏ）イ
ンタフェース１６を経て、図形要求を生じるホスト装置
とつながっており、また表示メモリアドレスや、表示メ
モリに記憶さすべき図形データや、データを表示メモリ
に書込めという要求のような情報を伝える装置１８（後
に説明する）を経て表示リフレッシュメモリ装置１３と
つながっている。表示リフレッシュメモリ装置１３はラ
スタ型ＣＲＴ表示装置１４にビデオ出力２０を与える。

ＧＣＤ１０は、表示すべき図形エンティティ、例えば直
線（或いはベクトル）、曲線、キャラクタおよび記号や
、完全にぬりつぶす必要のある多角形のような領域を描
けというホスト装置からの命令を受ける。ＧＣＤは図形
エンティティの命令を用いて、所望の図形エンティティ
を表示するためにデータを書込む必要のある表示リフレ
ッシュメモリ装置１２のメモリ内の位置を計算する。こ
のよりなＧＣＤは通常インクリメンタル装置があり、こ
のことは、図形エンティティを表わすものをメモリ内に
書込む際に、表示像における隣接点を表わすメモリ位置
を順次にアクセスするということを意味する。本発明の
表示リフレッシュメモリのアーキテクチャによれば従来
の特性を避けることができないが、本発明の特徴を利用
しうるＧＣＤの構成および作動はラスタ型ＣＲＴ表示装
置の構成および作動と同様に当業者にとって良好に理解
しうる。

代表的な、ダイナミックランダムアクセスメモリ装置（
ＲＡＭ）は二次元配列にした複数の１ビットデータ記憶
位置を有しており、各位置は行アドレスおよび列アドレ
スの組合せによって選択される。

（“行”および“列”という言葉は通常、所定の記憶位
置を選択するのに必要な２つの別個のアドレスを識別す
る以外の何の意味も有しない。）これらのアドレスは代
表的に装置の同一の入力端で受けられるも、アドレスは
、装置がまず最初に行アドレスを受け、次に列アドレス
を受けるように時分割多重されており、この装置内のラ
ンダムな記憶位置にアクセスが行なわれる。装置がこの
ような設計になっているため、所定の行アドレスに相当
する記憶位置（これらの記憶位置がメモリ装置の”ベー
ジ”を構成する）を、列アドレスが変化している間に同
じ行アドレスが維持されている限り、ランダムな記憶位
置の約２倍の速さでアクセスすることができ、これによ
り装置の１ページモード”作動を達成する。このような
装置の一例はテキサス・インスツルメント社によって製
造されＴＭＳ８４１６４ＪＤＬという名で市販されてい
る６５８６ビット（“６４Ｋ”）ダイナミックランダム
アクセスメモリ（集積化メモリ）である。

本発明の原理的概念を示す第２図を参照するに、ＲＡＭ
装置の行および列アドレスは行アドレス区分２４および
列アドレス区分２６を有するマルチプレクサ２２によっ
て与えられる。本発明の好適例によって構成しうるよう
な二次元表示の場合、表示の第１の次元（以後Ｘ次元と
称する）および第１の次元（以下Ｙ次元と称する）をそ
れぞれ表示アドレスレジスタ２８Ｘおよび２８Ｙに与え
る。

ＲＡＭ装置の列アドレスの一部分はＸ表示アドレスの最
下位からｎ個のビットに割当てられており、列アドレス
の他の一部分はＹ表示アドレスの最下位からｎ個のビッ
トに割当てられており、これにより装置の１ページに関
するｎ×ｍピットセルを決定し、これらのセルが図形表
示上の対応する領域にマッピングされる。

表示メモリ位置は順次にアクセスされるため、新たな位
置へのアクセスがページの境界を通過して他の行アドレ
スをメモリに与えるようになる時を検出する必要がある
。この検出は種々の方法で、例えば各表示アドレスをそ
の前の表示アドレスと比較することにより行なうことが
できるも、種々の分野では周知のように表示に関する連
続像をトレースするためにＸおよびＹ表示アドレスを増
やしたり減らしたりする（アップ−ダウンインクリメン
ト）場合が含まれることが考えられる。

従って、表示アドレスレジスタ２８Ｘおよび２８Ｙがこ
れらアドレスを増やしたり減らしたりするカウンタを具
えるようにするのが好ましい。この場合には、ページの
境界の横切りをページ切換え検出回路３０によりＸレジ
スタの最下位からｎ個のビットとＹレジスタの最下位か
らｍ個のビットとから桁上げビットを検出することによ
り決定しうる。

この技術は単一のＲＡＭ装置に関して説明したが、代表
的な場合としてメモリを複数個のダイナミックＲＡＭ装
置を以って構成し、これらＲＡＭ装置を並列に読出して
高速シフト用のシフトレジスタにローディングし、一般
に既知のようにしてビデオ信号を生ぜしめるようにする
場合に用いても有利である。この場合には、ページを多
くのＲＡＭ装置を含むように延在させ、数個のＲＡＭ装
置の可能な１つに書込みを行なうのにＸ表示アドレスの
最下位からのビットを用い、ページ内の列を選択するの
にＹ表示レジスタの最下位からのビットを用いる。Ｘア
ドレスおよびＹアドレスのこれら最下位からのビットの
種々の組合せを用いて特定のＲＡＭ装置やこの装置内の
特定の列を選択し、メモリページ内で種々の寸法の方形
セルを可能にするようにしうる。また、本発明は特にダ
イナミックＲＡＭの集積回路に適用しうるも、集積回路
の組合せを含む同一特性を有するいかなるメモリ装置に
も上述した本発明の新規な原理を適用しうるものである
。

１つのセル内のすべてのメモリ位置は１つのページ上に
含まれるようにする必要があるも、１つのセルが１つの
ページ全体を含むようにする必要があるということは正
しくない。１つの特定のダイナミックＲＡＭ装置或いは
数値のＲＡＭ装置より成るメモリシステムは１つの所定
のページ上に２５６個よりも可成り多い記憶位置を含む
ことができる。本発明の利点を得るためには、これらの
記憶位置のすべてを組織化して１つのセルを形成するよ
うにする必要はなく、セルを１ペ一ジ全体よりも幾分小
さくする他のメモリの設計も考慮しうる。更に、正方形
のセルは本発明の好適例であるも、他の形状のセルも実
際に使用しうる。本発明を用いることにより表示リフレ
ッシュメモリ装置の更新速度を可成り速めることができ
るという利点を得るためには、セルを少くとも二次元に
延在させること、すなわちセルが大きくなればなる程ベ
ージモードで成しうるメモリアクセスの割合が大きくな
るもこれらセルを１つのメモリ位置の幅よりも多くする
ことが必要となるだけである。

実際には、１６Ｘ１６ビットセルが最も速度の改善を達
成しうるということを確かめた。

本発明の好適例を簡単にブロック線図で第８図に示す。

この第８図およびここに参照する以下の図は図形表示メ
モリ装置の１ビット面のみを示すも、種々の強さの色の
組合せを生ぜしめるために、同一設計の多ビット面を設
けうること明らかである。図形表示メモリ装置のメモリ
３２は複数個の、この場合１６個のダイナミックＲＡＭ
装置を以って構成する。このメモリ３２は、データをメ
モリ内に書込むための或いはデータを読出して図形を形
成するためのアドレスマルチプレクサ３６から、或いは
データをＣＲＴ表示装置に周期的に読出すための表示リ
フレッシュ読出しアドレス発生器（ＤＲＲＡＧ）３８か
らＲＡＭアドレス母線を経て行および列装置アドレスを
受ける。特定のＲＡに装置は書込みイネーブルデコーダ
４０１７）出力によって選択される。

データを表示メモリに書込むために、図形計算装置がデ
ータ母線４１を経てＸアドレスデータをＸアドレスカウ
ンタ４２に、またＹアドレスデータをＹアドレスカウン
タ４４に入力させる。Ｘアドレスカウンタ４２の最下位
からのビット、本例の好適例の場合特に最下位からの４
ビットの出力ライン４８を、１６個のＲＡＭ装置の１つ
を選択する書込みイネーブルデコーダ４０に接続する。

Ｙアドレスカウンタ４４の最下位からのビット、本例の
好適例の場合特に最下位から４ビットの出力ライン４８
を、各ＲＡＭ装置における１６個の列の１つを選択する
ためのメモリアドレスマルチプレクサ８６の列レジスタ
に接続し、これにより図形表示に関する画素の領域に相
当する１６×１６ビットメモリセルを決定するようにす
る。Ｘ表示アドレスカウンタおよびＹ表示アドレスカウ
ンタの残存ビットは行装置アドレスと、列装置アドレス
の残存部分とを選択するのに用いられ、これらをいかに
組合せるかは一般に重要なことではない。

ＧＣＤからロードＸ信号５０或いはロードＹ信号５３が
供給されると、新たなアドレスが対応するアドレスカウ
ンタ内にローディングされる。新たなアドレスはページ
の境界の横切りを含むという可能性が高いため、これら
の信号はＯＲゲート５４により検出され、行サイクル要
求信号号５６を生ぜしめ、この信号が、次のメモリサイ
クルによりランダムな記憶位置選択を行なう必要がある
ということを指示するようにする。図形エンティティに
はインクリメンタルな計算が行なわれるため、各カウン
タはカウント・アップ／ダウン信号６２或いは６４や、
このカウント・アップ／ダウン信号に依存してカウンタ
をカウント・アップ或いはカウント・ダウンさせるカウ
ントイネーブル信号５８或いは６０を受け、各カウンタ
の数の増大成いは減少により最下位からのビットの出力
部から桁上げ信号６６或いは６８を生じると、ＯＲゲー
ト５４は行サイクルに要求信号を生じる。（本明細書に
おいて信号の上に付したパーは、信号が低レベルの際に
“真”であるということを示す。）メモリ装置の作動は
メモリサイクル制御器７０によって制御される。このメ
モリサイクル制御器７ＯはＧＣＤから書込み要求信号７
２を受けると行イネーブル信号７４をアドレスマルチプ
レクサ８６に供給するとともに、行サイクル要求が成さ
れているものとすると行アドレスストローブ（ＲＡＳ）
信号７６をメモリ５２に供給し、いかなる場合にも列イ
ネーブル信号７６をアドレスマルチプレクサ８６に供給
し、列アドレスストローブ（ＣＡＳ）信号８０をメモリ
８２に供給し、書込み信号８２を書込みイネーブルデコ
ーダ４０ニ供給し、このデコーダ４０により適当なＲＡ
Ｍ装置の選択を可能化する。

この種類のラスタ型表示装置においては、メモリを、新
たな像を表わすビデオ出力を生ぜしめるために読取る必
要があるばかりではなく、ＣＲＴ表示装置をリフレッシ
ュイングするために周期的に読取る必要がある。この読
取り機能はＤＲＲＡＧ８８と、表示リフレッシュシフト
レジスタ８４とによって達成され、このシフトレジスタ
８４は１６個の隣接する表示画素に相当する１６個のＲ
ＡＭ装置の各々からデータを同時に受け、これらデータ
を極めて速い速度で直列にシフトさせてビデオ出力信号
２０を生ぜしめる。メモリサイクル制御器７０はＤＲＲ
ＡＧ３８からのブランキング信号８６に応答してＧＣＤ
メモリアクセスを禁止するとともに、ビデオロード信号
８８の列を表示リフレッシュシフトレジスタ８４に供給
し、このレジスタ８４におけるデータはビデオクロック
信号９０に応答して周期的にシフトさせられる。

ある場合、例えば全領域に同じデータを充填する必要が
ある場合には、同じデータを複数個の位置に同時に書込
むのが好ましい。メモリサイクル制御器７０はＧＣＤか
ら書込み要求信号とともに全書込み信号９４を受けると
、ＯＲゲート９６によって示す機構によって１６個すべ
てのＲＡＭ装置を同時にイネーブル状態にする。

ＧＣＤによる処理のためにメモリから隣接データの組を
アクセスするようにするために、スクリーンリードバッ
ク（ｒｅａｄｂａｃｋ）シフトレジスタ９８を設ける。

メモリサイクル制御器７０はＧＣＤからのリードバック
要求信号１００に応答して、スクリーンリードバックシ
フトレジスタ９８にデータを読込むのに必要な命令を発
する。この命令を生ぜしめるために、図形計算装置（Ｇ
ＣＤ）が１６個の画素の組に対する適当な表示アドレス
をＸおよびＹカウンタに与えるようにする必要がある。

スクリーンリードバックシフトレジスタ自体はローディ
ングのためのリードパック命令信号１０２に応答する。

データが一旦スクリーンリードバックシフトレジスタに
読戻されると、このデータはＧＣＤからのリードバック
命令信号１０２により直接処理される。これらの命令は
レジスタ９８内のデータをデータ信号１０４としていず
れの方向からもシフトさせることができ、或いは循環通
路１０６を経ていずれの方向にもシフトさせることがで
き、これによりレジスタ９８内のいかなるデータもいか
なる順序で再整理或いはアクセスしうるようになる。

第４図を（第３図も）参照するに、１ビット面メモリ３
２は集積回路とした１６“６４Ｋ”個のダイナミックＲ
ＡＭ装置１０８、例えば前述したテキサスインスツルメ
ント社のＴＭＳ４１６４ＪＤＬを以って構成するのが好
ましい。この好適例で用いる型のダイナミックＲＡＭ装
置は、この装置にアドレス入力端子（Ａ０〜Ａ７）にお
ける値が行アドレスに相当するということを知らせるＲ
ＡＳ入力端と、この装置にアドレス入力端子における信
号が列アドレスに相当するということを知らせるＣＡＳ
入力端と、この装置をイネーブル状態にしてこの装置に
与えられたデータがアドレスにより選択された記憶位置
内に書込まれるようにする書込みイネーブル入力端子（
ＷＥ）とを有する。更にこの装置は１ビットデータ入力
端子（ＤＩ）と１ビットデータ出力端子（Ｄ０）とを有
する。

このＲＡＭ装置における記憶位置をランダムに選択する
ために、行アドレスを与え、ＲＡＳ入力を低レベルにし
、その後に列アドレスを与え、ＣＡＳ入力を低レベルに
し、これにより、選択された記憶位置のデータを出力端
子Ｄ０に生ぜしめる（ただしＷＥは低レベルになってい
ないものとする）。ランダムに選択した位置にデータを
書込むためには、上述したのと同じシーケンスを行ない
、ＣＡＳ或いはＲＡＳが高レベルになる前の所定の期間
の間ＷＥを低レベルにし、これにより入力端子ＤＩにお
けるデータが選択された記憶位置に書込まれるようにす
る。ページモードはＲＡＳ入力を低レベルに維持するこ
とにより実現される。

好適例として図示の特定のＲＡＭ装置を選択したが、同
じ特性、特にベージモード作動を有する他のダイナミッ
クＲＡＭ装置を本発明の実現に用いうること勿論である
。また、アドレスは通常、アドレスがアドレス入力端子
に得られるようにしその後にアドレスをＲＡＳ或いはＣ
ＡＳ信号によって捕捉することにより与えられるも、ア
ドレスを適当なＲＡＭ装置に与える他の手段も本発明の
原理を逸脱することなく用いうるものである。

データをメモリにランダムに書込むためには、メモリが
アドレス母線８４における行アドレスと、ＲＡＳ信号７
６と、アドレス母線における行アドレスと、ＣＡＳ信号
８０と、１５個のＲＡＭ装置１０８の１つを選択する１
６個のＷＥ信号１１０の１つとを受けるようにする。こ
のようにすることにより、データ入力ライン１１２にお
けるデータが、イネーブル状態となったＲＡＭ装置内で
アドレスされた位置に書込まれる。ページモードでは、
ＲＡＳ信号７６が低レベルに維持されるも、アドレス母
線８４に新たな列アドレスを与え、ＷＥ信号により１６
個のチップの１つを選択する。

メモリを読取るには、ＧＣＤ或いはＤＲＲＡＧからの要
求に応じてアドレス母線から行および列アドレスを捕捉
する。

次に第５Ａ〜５Ｄ図を参照するに、表示アドレスはＧＣ
Ｄからデータ母線４１を経て供給され、１組の４ビット
Ｘアドレスカウンタ１１４、１１６および１１８に与え
られる。このアドレスはＧＣＤからのロードＸ命令５０
に応答してカウンタ内にローディングされる。同様にＹ
表示アドレスはロードＹ命令５２に応答してデータ母線
４１から１組の４ビットＹアドレスカウンタ１２Ｏ、１
２２および１２４内にローディングされる。Ｘアドレス
カウンタ１１４の出力端子から生じる最下位からのビッ
ト（ＰＸ０〜ＰＸ３）は一対のデコーダ１２６および１
２８に入力され、これらデコーダは適当な書込み信号に
応答して１６個のＲＡＭ装置の１つを選択するための書
込みイネーブル信号（ＷＥ０〜ＷＥ１５）を発生する。

Ｙアドレスカウンタ１２０の出力端子から生じる最下位
からの４つのビット（ＣＡ０〜ＣＡ３）はアドレスマル
チプレクサ３６の一部である列メモリドライバ１３０に
、ＲＡＭ装置に対する列のアドレスの最初の４ビットと
して供給される。Ｘアドレスカウンタ１１６および１１
８から生じる残りのアドレス出力ビット（ＲＡ０〜ＲＡ
３）および（ＲＡ４〜ＲＡ５およびＣＡ４〜ＣＡ７）は
列アドレスの残りの分を生ぜしめるために列アメモリド
ライバ１３０に、またメモリ装置に対する行アドレスを
発生させるための行メモリドライバ１３２（このドライ
バもアドレスマルチプレクサの一部を構成する）に供給
される。これらの残りのビットの順序に関しては概念上
の重要性はない。

第６図を参照するに、データ入力１１２は、ＧＣＤから
のロードイネーブル信号１３５に応答して１組のフリッ
プフロップ１３４を経てデータ母線４１からメモリ面に
与えられる。上述した本発明の好適例を用いた実際の装
置は通常１つより生じる。このような回路の作動は適当
なマイクも多いビット面を有しており、これらビット面
の各々に、例えばフリップフロップ１３４によって与え
られた４つのデータ入力信号によって示すようにデータ
が与えられる。

ＧＣＤによって各別のカウンタ内に新たなＸ或いはＹ表
示アドレスがローディングされるたびに、ＯＲゲート５
４はロードＸ信号５０或いはロードＹ信号５２を検出し
、第７図に示すように行サイクル要求５６を生じる。こ
れらの状態の下では、新たなアドレスがメモリの新たな
ページ上にあるという可能性が高く、従って行装置アド
レスおよび列装置アドレスや各別のＲＡＳおよびＣＡＳ
信号を与えることを要求して完全なランダムアクセスメ
モリサイクルが実行される。

通常ＧＣＤは、ＸおよびＹアドレスを各別のカウンタ４
２および４４内にローディングし、これらカウンタの数
をインクリメンタルに増大或いは減少（カウントアップ
或いはカウントダウン）させることにより連続的な図形
のエンティティをインクリメンタルに計算する。４ビッ
トＸアドレスカウンタ１１４、１１６および１１８はこ
れらカウンタに供給されるカウント・アップ／ダウン信
号６２およびカウントイネーブル信号５８の組合せによ
ってＧＣＤに応答してインクリメンタルにカウントアッ
プ或いはカウントダウンする。同様にＹアドレスカウン
タ１２０、１２３および１２４はこれらカウンタに供給
されるカウント・アップ／ダウン信号６４およびカウン
トイネーブル信号６０の組合せによりインクリメンタル
にカウントアップ或いはカウントダウンする。インクリ
メンタルなカウント処理中、桁上げＸ信号５６がカウン
タ１１４の桁上げ出力端子から生じるか、桁上げＹ信号
６８がカウンタ１２０の桁上げ出力端子から生じ、ＯＲ
ゲート５４は行サイクル要求信号５６を生じる。

メモリ装置の好適例の作動は第８図に示す種類の回路を
有するメモリサイクル制御器７０によって制御する。第
８図の回路は必要なタスクを満足に行なうが、当業者は
同じ機能を達成する多くの他の適当な論理回路を設計し
うる。本例では、メモリサイクル制御器の作動を、マイ
クロコードプログラムが記憶されている読取り専用（固
定）メモリ（ＲＯＭ）１３６と、１組のフリップフロッ
プ１３８とを有するシーケンサ回路によって制御する。

このシーケンサ回路は第９図に示すように８つの異なる
状態のうちの１つの状態をとることができる。

ＲＯＭ１３６の入力ＡＤＡからＡＤＥは、メモリ装置の
作動を制御する出力コードＤＯ１〜ＤＯ７を決定する。

出力ＤＯ１〜ＤＯ３は次の作動状態を表わし、出力ＤＯ
４〜ＤＯ７は次の作動状態に対し所望結果を生ぜしめる
ための信号を表わす。

マイクロコードの逐次の実行はフリップフロップ１３８
により行なわれ、フリップフロップ１３８は（適当なク
ロック信号源から取出された）クロック１信号１４０に
応答して現在の状態をＲＯＭ入力端子ＡＤＡ〜ＡＤＣに
供給し、従って現在の状態および入力ＡＤＤ〜ＡＤＦに
依存して新たなマイクロコード出力が出力端子ＤＯ１〜
ＤＯ７に生じうる。このような回路の作動は適当なマイ
クロコードの発生とともに一般に既知であるが、本発明
を実行する上で適したマイクロコードを後の第１に示す
。

本発明に関連しないも、図形表示メモリ装置を用いた装
置を作動させるのに望ましい他の論理関数を、マイクロ
コードを拡張し且つ追加の入力および論理回路を与える
ことによりシーケンサにより制御しうる。例えば、同じ
条件の下で、表示リフレッシュサイクル中ラスタ型図形
表示メモリの一部分のみを読み出すことが望ましい場合
があり、この場合一般に知られているようにダイナミッ
クＲＡＭ装置自体を周期的にリフレッシュさせる必要が
ある。この点は通常表示リフレッシュのためにメモリ全
体を周期的に読取ることにより達成する。ＲＡＭリフレ
ッシュや上述した本発明に関連しない他の構成はシーケ
ンサにおけるマイクロコードによって当業者にとって容
易に実現しうる。

マイクロコード出力信号ＤＯ６〜ＤＯ７は４ビットカウ
ンタ１４２、デュアルデータセレクタ１４４、デュアル
データセレクタ１４６、８ウエイデータセレクタ１４８
、１組のフロップフロップ１５０、デコーダ１５３およ
び第８図に示す他の補助論理装置によって用いられ、後
に説明する本発明の実行に必要な適当な論理信号を生ぜ
しめる。しかし、制御器の特定の論理回路は当業者によ
って容易に選択しうる設計事項であり、詳細な説明を必
要としないものであり、同じ出力信号を生ぜしめるのに
個々の方法がある。

第９図の状態図を参照するに、この種類の実際の装置に
は、電源がターン・オンする際の初期設定期間を必要と
する。従って、メモリサイクル制御器は、初期設定信号
１５４を受け、補助装置が作動準備完了状態にあるとい
うことが示されるまで状態６および７間で循環する。次
にメモリサイクル制御器は最初に状態３に移動する。

ブラッキング信号がない場合、制御器はＲＡＳ信号を生
じ、次に状態３に 移動し、この状態３でＣＡＳ信号を生じ、書込み要求信
号７３を受けた際に新たなデータをメモリ内に書込み売
るようにする。行サイクル要求或いはブラッキング信号
がない場合には、制御器は状態３にとどまる。しかし、
プラッキング信号が現われると、制御器は、行ストロー
プが生じうる状態４を経て、或いは状態５を経て（この
場合は行サイクル要求が生じ、メモリの新たなページ内
に書込むのに充分な時間がない場合である）状態０に移
動する。その後、制御器はＤＲＲＡＧ３８からのブラッ
キング信号８６に応答して状態０および１間で循環し、
この時間中ピデオ出力２０が生じて表示をリフレッシュ
させ、これによりダイナミックＲＡＭ装置をもリフレッ
シュさせる。

第１０図を参照するに、ビデオロード信号８８は、ＲＡ
Ｍ装置の出力を表示リフレッシュシフトレジスタ８４を
有する２つの８ビットシフトレジスタ１５６および１５
８内にローデングするためにも制御器によって発生させ
られる。これらシフトレジスタ内のデータはビデオクロ
ック信号９０に応答して直列にシフトされて出力される
。この処理は、表示すべきすべての記憶位置が続出され
、これによりビデオ出力信号２０が出ぜしめられるまで
繰返される。

ページモードのメモリサイクルのタイミング線図である
第１１Ａ図に示すように、アドレスロードから行サイク
ル要求信号が生じると、行イネーブル信号と、ＲＡＳ信
号と、列イネーブル信号と、ＣＡＳ信号とが生じる。書
込み要求信号を受けた１６０が周期的な書込み２信号１
６３と相俟って書込みイネーブルデコーダ１２６および
１２８が選択されたチップにＷＥ信号を供給するように
する。全書込み信号９４もＧＣＤによって生ぜしめる場
合には、書込み１信号１６４も生ぜしめられ、この信号
１６４によりデコーダ１３６および１３８が１６個すべ
てのＲＡＭ装置をイネーブル状態とし、これにより各Ｒ
ＡＭ装置内の対応する記憶位置に書込みを行なうように
する。

制御器が、行サイクル要求或いは、ブラッキング信号を
受けるまでの場合である状態３に維持されている限り、
この制御器は列イネーブルおよび周期的なＣＡＳ信号を
発生し続ける。従って、書込み要求信号が発生させられ
ると、ＧＣＤにより与えられた新たな各アドレス内にデ
ータが書込まれる。セルの境界を横切ると、制御器は状
態２に移動し、行イネーブルおよびＲＡＳ信号を発生し
、状態３に戻り、処理がタイミング線図に示されるよう
にして続けられる。

状態の周期はクロック１信号１４０によって決まるもの
第８図に示す論理にとって必要な４つの■周期が適当な
クロック信号源からのクロック２信号１６４（クロック
１信号の４倍の速さの信号）と４ビットカウンタ１４３
とにより生ぜしめられる。この特定例では、第８図の論
理回路からＧＣＤクロック信号１６６をも生ぜしめ、こ
の信号１６６をＸアドレスカウンタ４２およびＹアドレ
スカウンタ４４や、データ入力フリップフロップ１３４
や、ＧＣＤ自体のタイミングを決定するのに用いる。Ｇ
ＣＤはそのクロック信号をメモリサイクル制御器から取
出さないように容易に設計しうること勿論である。しか
し、メモリのコンテンションを防止するために、書込み
要求或いはリードバック要求信号と、ブラッキング信号
とが同時に生じた場合にＧＣＤクロック信号を止める。

この機能を達成するためにはある信号をＧＣＤに送るの
が好ましい。更に、第３図には説明のためにアドレスを
ＲＡＭアドレス母線３４に直接供給するＤＲＲＡＧ３６
を示し、このようにすることができるが、上述した好適
例では、実際に、ＸおよびＹアドレスカウンタによって
与えられるアドレスと、ＤＲＲＡＧによって与えられる
アドレスとを同じ回路を経てアドレスマルチプレクサに
入れるようにすることができる。従って、制御器により
ＧＣＤアドレスイネーブル信号１６８をアドレスカウン
タに与え、表示リフレッシュアドレスイネーブル信号１
７０をＤＲＲＡＧに与え、必要に応じ入力回路における
各別のアドレス信号をアドレスマルチプレクサ３６に入
れるようにする。

特に第３および１０図を再び参照するに、好適例のスク
リーンリードバックシフトレジスタ９８は２つのビット
シフトレジスタ１７２および１７４を有する。隣接する
表示画素に相当する一組のデータを読戻すためには、Ｇ
ＣＤにより、行アドレス要求番号５６を生ぜしめるアド
レスをアドレスカウンタ内にローディングするとともに
、リードバック要求信号１００を生ぜしめる。プランキ
ング信号が供給されないものとすると、制御器７０は状
態２に稼動し、第１１Ｂ図のリードバックタイミング線
図に示すように行イネーブル、ＲＡＳ、列イネーブルお
よびＣＡＳ信号を生じ、これら信号により１６個すべて
のＲＡＭ装置内の対応する位置を読取り、ＧＣＤからの
リードバック命令信号１０３に応答してこれらＲＡＭ装
置からデータをシフトレジスタ１７２および１７４内に
ローディングする。その後、リードバック命令信号１０
３による要求に応じてスクリーンリードバックシフトレ
ジスタ９８内のデータをシフトして取出すか或いは循環
させることができる。好適例ではデータを実際に別個に
シフトレジスタ１７３および１７４から読出すとともに
、これらシフトレジスタ内で循環させる。

上述した回路およびその変形例を構成するのに種々の装
置を用いることができるも、上述した好適例で作動する
いくつかの特定装置を後の表２に示す。

上述したところで用いた技術用語等は説明用語の例とし
て用いたものであり、本発明はこれらに限定されるもの
ではなく、本発明の構成も上述した例に限定されるもの
ではない。

【図面の簡単な説明】

第１図は本発明を用いたラスタ図形表示装置を簡単化し
て示すブロック線図、 第２図は本発明の主たる概念を一般的に示すプロック線
図、 第３図は本発明の一好適例を簡単にブロックで示す回路
図、 第４図は第３図の好適例の１ビット面メモリ回路部分を
示す構成図、 第５Ａ図は第３図の好適例の第１表示アドレス入力レジ
スタ部分を示す構成図、 第５Ｂ図は第８図の好適例の第２表示アドレス入力レジ
スタ部分を示す構成図、 第５Ｃ図は第８図の好適例のデコーダ部分を示す構成図
、 第５Ｄ図は第３図の好適例のマルチプレクサ部分を示す
構成図、 第６図は第３図の好適例のデータローディング部分を示
す構成図、 第７図は第３図の好適例におけるセル境界の横切りを検
出する検出器部分を示す線図、第８図は第３図の好適例
のメモリサイクル制御器部分を示す構成図、 第９図は第８図の好適例のメモリサイクル制御器部分の
作動を示す状態線図、 第１０図は第８図の好適例の１ビット面リードパックレ
ジスタ部分を示す構成図、 第１１Ａおよび１１Ｂ図は第３図の好適例のメモリサイ
クル制御器部分の作動に対するタイミングを示す波形図
である。 １０…図形計算装置（ＧＣＤ） １２…表示リフレッシュメモリ装置 １４…ラスタ型ＣＲＴ表示装置 １６…入出力インタフェース ２２…マルチプレクサ ２４…行アドレス区分 ２６…列アドレス区分 ２８Ｘ、２８Ｙ…表示アドレスレジスタ３０…ページ切
換え検出回路 ３２…メモリ ３４…ＲＡＭアドレス母線 ３６…アドレスマルチプレクサ ３８…表示リフレッシュ読出しアドレス発生器（ＤＲＲ
ＡＧ　） ４０…書込みイネーブルデコーダ ４１…データ母線 ４２…Ｘアドレスカウンタ ４４…Ｙアドレスカウンタ ７０…メモリサイクル制御器 ８４…表示りフレッシュシフトレジスタ９６…ＯＲゲー
ト ９８…スクリーンリードバックシフトレジスタ１０８…
ＲＡＭ装置 １１４、１１６、１１８…４ビットＸアドレスカウンタ
１２０、１２２、１２４…４ビットＹアドレスカウンタ
１２６、１２８…デコーダ １３０、１３２…メモリドライバ １３４…フリップフロップ １３６…読取り専用メモリ １３８…フリップフロップ １４２…４ビットカウンタ １４４、１４６…デュアルデータセレクタ１４８…８ウ
ェイデータセレクタ １５０…フリップフロップ １５２…デコーダ １５６、１５８、１７２、１７４…８ビットシフトレジ
スタ。

Claims (1)

1. 【特許請求の範囲】 １、２以上の次元およびこれに対応する表示装置アドレ
   スを有する表示装置を具える図形表示システムに用いる
   表示メモリにおいて、該表示メモリが１個以上のランダ
   ムアクセスメモリ装置を具えており、各ランダムアクセ
   スメモリ装置が複数個のデータ記憶位置を有し、各デー
   タ記憶位置が第１メモリ装置アドレスおよび第３メモリ
   装置アドレスを有し、前記のランダムアクセスメモリ装
   置は、前記の第１および第２メモリ装置アドレスの双方
   が記憶位置をアクセスするのに与えられることを要求す
   るも、第１メモリ装置アドレスが連続的に与えられるよ
   うにし、一方第２メモリ装置アドレスは、第１および第
   ２メモリ装置アドレスの双方を各記憶位置に対して新た
   に与える場合よりも急速に記憶位置をアクセスするよう
   に変化されるようにし、前記の表示メモリが更に、前記
   のメモリ装置に関連し前記の表示装置アドレスに応答し
   て前記のデータ記憶位置をアクセスする表示装置アドレ
   ス手段を具えており、前記のデータ記憶位置を前記の表
   示装置の各別の領域に相当する２以上の次元を有する１
   個以上のセルに組織化し、各セル内のすべての記憶位置
   が同じ前記の第１メモリ装置アドレスを有するようにし
   たことを特徴とする表示メモリ。 ２、特許請求の範囲１記載の表示メモリにおいて、前記
   の表示装置アドレス手段が、２以上の各別の表示装置次
   元に対し第１および第２表示装置アドレスを受けるレジ
   スタ装置と、前記のメモリ装置および前記の表示装置ア
   ドレス手段に関連し、前記のレジスタ装置内の各別の表
   示装置アドレスの所定の最下位からのピットに基づいた
   前記の第２メモリ装置アドレスの一部分を与えるメモリ
   装置アドレス手段とを具えたことを特徴とする表示メモ
   リ。 ３、特許請求の範囲１記載の表示メモリにおいて、前記
   の表示装置アドレス手段が２以上の各別の表示装置次元
   に対し第１および第２表示装置アドレスを受けるレジス
   タ装置と、前記のメモリ装置および前記の表示装置アド
   レス手段に関連し、前記のレジスタ装置内の前記の第１
   表示装置アドレスの所定の最下位からのビットに基づい
   た前記の第２メモリ装置アドレスの一部分を与えるメモ
   リ装置アドレス手段とを具え、前記の表示メモリが更に
   複数個の前記のメモリ装置と、これらメモリ装置および
   前記の表示装置アドレス手段に関連し前記のレジスタ装
   置内の前記の第２表示装置アドレスの所定の最下位から
   のビットに基づいて前記の複数個のメモリ装置から１個
   以上のメモリ装置を選択するデコーダ装置とを具えたこ
   とを特徴とする表示メモリ。 ４、特許請求の範囲２または３記載の表示メモリにおい
   て、前記のレジスタ装置が前記の第１表示装置アドレス
   を受ける第１カウンタ装置と、前記の第２表示装置アド
   レスを受ける第２カウンタ装置とを具え、これら第１お
   よび第２カウンタ装置が１つ以上の計数信号に応答して
   その内部の各別のアドレスを増減させるようにし、前記
   の第１および第２カウンタ装置が前記の最下位からのビ
   ットから桁上げ信号を発生させる各別の手段を有してお
   り、前記のレジスタ装置が、前記の第１および第２カウ
   ンタ装置に応答し、これら第１および第３カウンタ装置
   のいずれかから桁上げ信号が発生された際に新たな第１
   メモリ装置アドレスを発生する桁上げ検出器装置を具え
   たことを特徴とする表示メモリ。 ５、特許請求の範囲４記載の表示メモリにおいて、前記
   の桁上げ検出器装置が１つ以上のロードアドレス信号に
   応答し、前記の第１或いは第２カウンタ装置のいずれか
   に新たな表示装置アドレスがローディングされた際に新
   たな第１メモリ装置アドレスを発生するようにしたこと
   を特徴とする表示メモリ。 ６、特許請求の範囲４記載の表示メモリにおいて、前記
   の表示装置アドレス手段が、セルに相当する第１メモリ
   装置アドレスを連続的に発生させ、一方各別の表示領域
   に対する表示装置アドレスを順次に発生させる手段と、
   異なる一城に対する表示装置アドレスが与えられた際に
   新たな第１メモリ装置アドレス番発生する手段とを具え
   たことを特徴とする表示メモリ。 ７、特許請求の範囲１記載の表示メモリにおいて、複数
   個の前記のメモリ装置と、これらメモリ装置に関連しこ
   れらメモリ装置の各々における対応する位置からデータ
   を同時に読出すとともにこれらの位置にデータを同時に
   記憶するリードバックレジスタ装置とを具え１該リート
   ハツクレジスタ装置が命令信号に応答してこの内部に記
   憶されているデータを直列的に出力するようにしたこと
   を特徴とする表示メモリ。 ８、特許請求の範囲７記載の表示メモリにおいて、前記
   のリードバックレジスタ装置が前記の命令信号に応答し
   て、記憶されているデータを選択順序で出力するように
   したことを特徴とする表示メモリ。 ９、特許請求の範囲１記載の表示メモリにおいて、複数
   個の前記のメモリ装置と、これらメモリ装置に関連し、
   これらメモリ装置のうちの複数個を同時にイネーブル状
   態にする手段とを具え、イネーブル状態とされた前記の
   各メモリ装置内で第３メモリ装置アドレスに基づいた記
   憶位置内にデータを書込らようにしたことを特徴とする
   表示メモリ。 １０、特許請求の範囲９記載の表示メモリにおいて、デ
   ータを書込む前記の記憶位置を前記の表示装置の連続画
   素に対応させたことを特徴とする表示メモリ。 １１、特許請求の範囲１記載の表示メモリにおいて、複
   数個の前記のメモリ装置と、これらメモリ装置に関連し
   、各メモリ装置内の対応する位置から読出され前記の表
   示装置の１つの次元に沿う連続画素に相当するデータを
   記憶する出力レジスタ装置と、前記のメモリ装置に関連
   し、前記のデータを同時に読出す手段とを具え、前記の
   出力レジスタ装置がクロツク信号に応答して前記のデー
   タな直列的に出力させてビデオラスク表示信号を生ぜし
   めるようにしたことを特徴とする表示メモリ。 １２、３以上の次元およびこれに対応する表示装置アド
   レスを有する表示装置を具える図形表示システムにおけ
   る表示メモリであって、該表示メモリが複数個のデータ
   記憶位置を有する１個以上のランダムアクセスメモリ装
   置を具えており、各データ記憶位置が第１メモリ装置ア
   ドレスおよび第２メモリ装置アドレスを有し、前記のラ
   ンダムアクセスメモリ装置は、前記の第１および第２メ
   モリ装置アドレスの双方が記憶位置をアクセスするのに
   与えられることを要求するも、第１メモリ装置アドレス
   が連続的に与えられるようにし、−力筒２メモリ装置ア
   ドレスは、第１および第２メモリ装置アドレスの双方を
   各記憶位置に対して新たに与える場合よりも急速に記憶
   位置をアクセスするように変化されるようにした表示メ
   モリをアドレスするに当り、 （ａ）第１の前記の表示装置アドレスの所定の最下位か
   らのビットに基づいて前記の第３メモリ装置アドレスの
   第１部分な発生させ、（ｂ）第２の前記の表示装置アド
   レスの所定の最下位からのビットに基づいて前記の第２
   メモリ装置アドレスの第２部分を発生させ、前記の第１
   メモリ装置アドレスを前記の表示装置の連続画素に相当
   する表示装置アドレスの列に対し一定に保持する ことを特徴とする表示メモリアドレス方法。 １３、特許請求の範囲１３記載の表示メモリアドレス方
   法において、前記の第１或いは第２表示装置アドレスの
   いずれかの残存ビットにおけるいかなる変化にも応答し
   て新たな第１メモリ装置アドレスを発生させることを特
   徴とする表示メモリアドレス方法。 １４、２以上の次元およびこれに対応する表示装置アド
   レスを有する表示装置を具える図形表示システムにおけ
   る表示メモリであって、該表示メモリが複数個のデータ
   記憶位置を有する複数個のランダムアクセスメモリ装置
   を具えており、各データ記憶位置が第１メモリ装置アド
   レスおよび第２メモリ装置アドレスを有し、各前記のラ
   ンダムアクセスメモリ装置は、前記の第１および第２メ
   モリ装置アドレスの双方が記憶位置をアクセスするのに
   与えられることを要求するも、第１メモリ装置アドレス
   が連続的に与えられるようにし、一方第３メモリ装置ア
   ドレスは、第１および第２メモリ装置アドレスの双方を
   各記憶位置に対して新たに与える場合よりも急速に記憶
   位置をアクセスするように変化されるようにした表示メ
   モリをアドレスするに当り、 （ａ）第１の前記の表示装置アドレスのうちの所定の個
   数の最下位からのビットに基づいて前記の第２メモリ装
   置アドレスの第１部分を発生させ、 （ｂ）第２の前記の表示装置アドレスのうち所定の個数
   の最下位からのビットに基づいて前記の複数個のメモリ
   装置のうちの１つのメモリ装置をイネーブル状態にし、
   このメモリ装置にデータを書込みうるようにし、前記の
   第１メモリ装置アドレスを前記の表示装置の連続画素に
   相当する表示装置アドレスの列に対し一定に保持する ことを特徴とする表示メモリアドレス方法。 １５、特許請求の範囲１４記載の表示メモリアドレス方
   法において、前記の第１或いは第２表示装置アドレスの
   いずれかの残存ビットにおけるいかなる変化にも応答し
   て新たな第１メモリ装置アドレスを発生させることを特
   徴とする表示メモリアドレス方法。 １６、特許請求の範囲１４記載の表示メモリアドレス方
   法において、複数個の前記のメモリ装置を選択的に同時
   にイネーブル状態にし、これらのメモリ装置内にデータ
   を書込みうるようにすることを特徴とする表示メモリア
   ドレス方法。 １７、２以上の次元およびこれに対応する表示装置アド
   レスを有する表示装置を具える図形表示システムに用い
   る表示メモリにおいて、（ａ）表示メモリが複数個のラ
   ンダムアクセスメモリ装置を具え、各ランダムアクセス
   メモリ装置が複数個のデータ記憶位置を有し、各データ
   記憶位置が第１メモリ装置アドレスおよび第２メモリ装
   置アドレスを有し、前記のランダムアクセスメモリ装置
   は、前記の第１および第２メモリ装置アドレスの双方が
   記憶位置をアクセスするのに順次に捕捉されることを要
   求するも、前記の第１メモリ装置アドレスが連続的に捕
   捉されるようにし、一方複数個の第１メモリ装置アドレ
   スは順次に捕捉して、第１および第２メモリ装置アドレ
   スの双方を各記憶位置に対して順次に捕捉する場合より
   も急速に所定の組の記憶位置をアクセスするようにし、
   （ｂ）前記の表示メモリが第１表示装置アドレスを保持
   する為の第１表示装置アドレスレジスタ装置を具え、 （ｃ）前記の表示メモリが第３表示装置アドレスを保持
   する為の第２表示装置アドレスレジスタ装置を具え、 （ｄ）前記の表示メモリが、前記のメモリ装置および前
   記の第１表示装置アドレスレジスタ装置に関連し前記の
   第１表示装置アドレスレジスタ装置内のアドレスの所定
   の最下位からのビットに基づいて前記のメモリ装置の１
   つを選択する書込みイネーブルデコーダ装置を具え、 （ｅ）前記の表示メモリが、前記のメモリ装置と、前記
   の第１表示装置アドレスレジスタ装置と、前記の第２表
   示装置アドレスレジスタ装置とに関連し、前記のメモリ
   装置に対し、前記の第２表示装置アドレスレジスタ装置
   内のアドレスの所定の最下位からのビットに基づいて前
   記の第３メモリ装置アドレスが、また前記の第１および
   第２表示装置アドレスレジスタ装置内のアドレスの残存
   ビットに基づいて前記の第１メモリ装置アドレスが得ら
   れるようにするマルチプレクサ装置を具え、前記の第１
   メモリ装置アドレスが前記の第２メモリ装置アドレスの
   前に得られるようにし、 （ｆ）前記の表示メモリが、前記の第１および第２表示
   装置アドレスレジスタ装置と、前記のマルチプレクサ装
   置とに関連し、前記の第１メモリ装置アドレスを連続的
   に捕捉し、一方前記の第１および第３表示装置アドレス
   レジスタ装置の残存ビットを一定に維持するようにする
   制御手段を具えた ことを特徴とする表示メモリ。 １８、特許請求の範囲１７記載の表示メモリにおいて、
   前記のレジスタ装置をカウンタとし、前記の各別の最下
   位からのビットのオーバーフィル或いはアンダーフィル
   状態が生じた際にこれらカウンタの各々が桁上げ信号を
   発生し、前記の制御装置が桁上げ信号の発生時に新たな
   第１メモリ装置アドレスを捕捉する手段を臭えたことを
   特徴とする表示メモリ。 １９、複数個の画素より成る表示装置を有する図形表示
   システムに用いる表示メモリにおいて、該表示メモリが （ａ）複数個のデータ記憶位置を各々が有する複数個の
   ランダムアクセスメモリ装置と、（ｂ）これらメモリ装
   置と関連し、これらメモリ装置の各々の対応する記憶位
   置内に前記の表示装置の各別の連続画素を表わすデータ
   を記憶させる手段と、 （ｃ）前記のメモリ装置と関連し、前記のメモリ装置か
   らデータを読出すアドレス手段と、（ｄ）前記のメモリ
   装置と関連し、前記の表示装置に供給する為に前記のメ
   モリ装置から読出されたデータを受ける手段と、 （ｅ）前記のメモリ装置と関連し、前記のメモリ装置か
   ら同時に読出され前記の表示装置の各別の連続画素を表
   わす前記のデータの複数個を記憶するリードパック記憶
   レジスタ装置と を具えたことを特徴とする表示メモリ。 ２０、特許請求の範囲１９記載の表示メモリにおいて、
   前記のリードバック記憶レジスタ装置が、命令信号に応
   答して、前記の記憶されたデータを選択順序で直列的に
   シフトさせる手段を具えたことを特徴とする表示メモリ
   。 ２１、特許請求の範囲１９記載の表示メモリにおいて、
   前記のリードバック記憶レジスタ装置が、命令信号に応
   答して、内部に記憶されたデータを再整列させる手段を
   具えたことを特徴とする表示メモリ。 ２２、特許請求の範囲２１記戦の表示メモリにおいて、
   データを最初から最後までの隣接位置で前記のリードバ
   ック記憶レジスタ装置内に記憶し、データを再整列させ
   る前記の手段が、各位置内のデータを次の隣接の位置に
   シフトさせ且つ第１位置内のデータを最後の位置にシフ
   トさせる手段を具えたことを特徴とする表示メモリ。 ２３、複数個の画素より成る表示装置を有する図形表示
   システムの表示メモリであって、該表示メモリが複数個
   のランダムアクセスメモリ装置を有し、各前記のメモリ
   装置が複数個のデータ記憶位置な有し、各前記のメモリ
   装置の各別の記憶位置が前記の表示装置の連続画素を表
   わし、前記の表示メモリが、データを前記のメモリ装置
   内に書込む手段と、前記の表示装置にデータを襖給する
   為に前記のメモリ装置からデータを同時に且つ周期的に
   読出す手段とを具えるようにした前記の表示メモリから
   データを戻すに当り、前記のメモリ装置の複数個内の選
   択した対応する記憶位置からデータを同時に読出し、該
   データを別個のリードバック記憶手段内に記憶させるこ
   とを特徴とする表示メモリからデータを戻す方法。