JPH02184941A - ビットマップメモリの書き込み方法 - Google Patents
ビットマップメモリの書き込み方法Info
- Publication number
- JPH02184941A JPH02184941A JP1005733A JP573389A JPH02184941A JP H02184941 A JPH02184941 A JP H02184941A JP 1005733 A JP1005733 A JP 1005733A JP 573389 A JP573389 A JP 573389A JP H02184941 A JPH02184941 A JP H02184941A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- screen
- row
- memory chips
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 210000004556 brain Anatomy 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 7
- 239000011159 matrix material Substances 0.000 description 6
- 238000007405 data analysis Methods 0.000 description 3
- 238000013500 data storage Methods 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Landscapes
- Image Input (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
グラフィックデイスプレィ装置の画像メモリなどとして
使用されるビットマツプメモリへのデータの書き込み方
式に関し、 複数個のメモリチップにより構成されたビットマツプメ
モリに対し、ハードウェアの規模を増大することなく、
高速に書き込みを行うことのできるビットマツプメモリ
の書き込み方式を提供することを目的とし、 ページモードによる動作が可能な複数個のメモリチップ
を用いてビットマツプメモリを構成し、各メモリチップ
の互いに同一の行アドレスの行を画面上の複数個の正方
形領域の内の同一の正方形領域に対応させ、全メモリチ
ップの行アドレスを同時に指定して書き込むように構成
する。
使用されるビットマツプメモリへのデータの書き込み方
式に関し、 複数個のメモリチップにより構成されたビットマツプメ
モリに対し、ハードウェアの規模を増大することなく、
高速に書き込みを行うことのできるビットマツプメモリ
の書き込み方式を提供することを目的とし、 ページモードによる動作が可能な複数個のメモリチップ
を用いてビットマツプメモリを構成し、各メモリチップ
の互いに同一の行アドレスの行を画面上の複数個の正方
形領域の内の同一の正方形領域に対応させ、全メモリチ
ップの行アドレスを同時に指定して書き込むように構成
する。
本発明は、グラフィックデイスプレィ装置の画像メモリ
などとして使用されるビットマツプメモリへのデータの
書き込み方式に関する。
などとして使用されるビットマツプメモリへのデータの
書き込み方式に関する。
コンピュータの情報処理能力の飛躍的向上によって、情
報を絵で見せるコンピュータグラフィックスが各界から
の注目を浴びている。
報を絵で見せるコンピュータグラフィックスが各界から
の注目を浴びている。
コンピュータグラフィックスは、CAD/CAM、ビジ
ネスグラフィックス、又はコンピュータアニメーション
などを始めとして、各種科学技術計算やシミュレーショ
ンなどあらゆる分野において利用されており、適用分野
の拡大にともなってより緻密な画像をより高速に表示す
る技術が要請されている。
ネスグラフィックス、又はコンピュータアニメーション
などを始めとして、各種科学技術計算やシミュレーショ
ンなどあらゆる分野において利用されており、適用分野
の拡大にともなってより緻密な画像をより高速に表示す
る技術が要請されている。
ラスクー式のグラフィックデイスプレィ装置では、内部
表現である図形データが画像メモリ(ビットマツプメモ
リ)に展開され、画像メモリの内容を読み出すことによ
りCRT上に図形が再現されるので、画面の更新に時間
がかかり、表示速度において難点がある。
表現である図形データが画像メモリ(ビットマツプメモ
リ)に展開され、画像メモリの内容を読み出すことによ
りCRT上に図形が再現されるので、画面の更新に時間
がかかり、表示速度において難点がある。
また、画像メモリの容量が増大するにつれて、データの
書き込みに多くの時間を要するため、近年のように画像
の高分解能の要求から画像メモリの容量が増大している
状況の下では、画像メモリのデータの更新時間を短縮す
ることは情実な問題となっている。
書き込みに多くの時間を要するため、近年のように画像
の高分解能の要求から画像メモリの容量が増大している
状況の下では、画像メモリのデータの更新時間を短縮す
ることは情実な問題となっている。
〔従来の技術〕
グラフィックデイスプレィ装置のビットマツプメモリ(
ビットマツプブレーン)は、読み書き可能なメモリ装置
で構成される二次元の仮想的画面であり、画面上の1画
素(ドツト)単位でビットデータを書き込むことにより
、CRTなどの実際の画面に表示すべき図形がこの仮想
的画面に再現される。
ビットマツプブレーン)は、読み書き可能なメモリ装置
で構成される二次元の仮想的画面であり、画面上の1画
素(ドツト)単位でビットデータを書き込むことにより
、CRTなどの実際の画面に表示すべき図形がこの仮想
的画面に再現される。
現状では、1チツプで1画面を再現できる大容量の高速
メモリ装置はなく、ビットマツプブレーンは複数個のメ
モリチップを用いて構成される。
メモリ装置はなく、ビットマツプブレーンは複数個のメ
モリチップを用いて構成される。
従来のグラフィックデイスプレィ装置では、ビットマツ
プブレーンを(nXn)個のメモリチップ(nは自然数
)で構成し、各メモリチップの1アドレスを画面上の(
nXn)画素からなる正方形領域に対応させ、n個のメ
モリチップに対してそれぞれ個別のアドレスを指定し、
これらを同時にアクセスすることにより、メモリチップ
の性能で定まる1アクセス時間(ライトサイクル時間)
内に0画素分の書き込みを行ってビットマツプブレーン
に対する書き込み速度を向上させる手法が一般に用いら
れている。
プブレーンを(nXn)個のメモリチップ(nは自然数
)で構成し、各メモリチップの1アドレスを画面上の(
nXn)画素からなる正方形領域に対応させ、n個のメ
モリチップに対してそれぞれ個別のアドレスを指定し、
これらを同時にアクセスすることにより、メモリチップ
の性能で定まる1アクセス時間(ライトサイクル時間)
内に0画素分の書き込みを行ってビットマツプブレーン
に対する書き込み速度を向上させる手法が一般に用いら
れている。
(nXn)個のメモリチップを用いることにより、画面
の(nXn)マトリクス領域内では、画素とメモリチッ
プが1対1で対応することになり、この領域内について
の書き込みでは、その座標位置に係わらずn個のメモリ
チップを同時にアクセスすることができる。したがって
、縦、横、斜めなど、いずれの方向の線を描く場合にも
ビットマツプブレーンへの書き込み速度はほぼ等しくな
る。
の(nXn)マトリクス領域内では、画素とメモリチッ
プが1対1で対応することになり、この領域内について
の書き込みでは、その座標位置に係わらずn個のメモリ
チップを同時にアクセスすることができる。したがって
、縦、横、斜めなど、いずれの方向の線を描く場合にも
ビットマツプブレーンへの書き込み速度はほぼ等しくな
る。
しかしながら、従来の書き込み方式は、0画素分をまと
めて処理するものであり、また、各メモリチップ毎にア
ドレス指定を行うので、0画素分の座標位置情報(アド
レス)を保持するn個のアドレスラッチ手段、各アドレ
スランチ手段と(nXn)個のメモリチップを接続する
(nXn)個のアトセスセレクタ(マルチプレクサ)が
必要となる。
めて処理するものであり、また、各メモリチップ毎にア
ドレス指定を行うので、0画素分の座標位置情報(アド
レス)を保持するn個のアドレスラッチ手段、各アドレ
スランチ手段と(nXn)個のメモリチップを接続する
(nXn)個のアトセスセレクタ(マルチプレクサ)が
必要となる。
このため、スペース的及びコスト的に増大したものとな
っていた。
っていた。
また、従来の書き込み方式でさらに高速化を図る場合、
例えば速度をさらに2倍にしようとすると、メモリチッ
プの個数は4倍の(2nX2n)個、与えるアドレスは
2n種となり、ハードウェア規模の倍加に伴うコスト上
昇及び実装スペースの圧迫が避けられないという問題が
あった。
例えば速度をさらに2倍にしようとすると、メモリチッ
プの個数は4倍の(2nX2n)個、与えるアドレスは
2n種となり、ハードウェア規模の倍加に伴うコスト上
昇及び実装スペースの圧迫が避けられないという問題が
あった。
本発明は、上述の問題に鑑み、(nXn)個のように複
数個のメモリチップにより構成されたビットマツプメモ
リに対し、ハードウェアの規模を増大することなく、高
速に書き込みを行うことのできるビットマツプメモリの
書き込み方式を提供することを目的としている。
数個のメモリチップにより構成されたビットマツプメモ
リに対し、ハードウェアの規模を増大することなく、高
速に書き込みを行うことのできるビットマツプメモリの
書き込み方式を提供することを目的としている。
本発明は、上述の課題を解決するため、第1図に示すよ
うに、ページモードの動作が可能な複数個のメモリチッ
プM0〜MFを用いてピントマツプメモリ13を構成し
、各メモリチップMO〜MFの互いに同一の行アドレス
RAO行を、画面G上の複数個の正方形領域p00〜p
FFの内の同一の正方形領域poo−pFFに対応させ
、全メモリチップMO〜MFの行アドレスRAを同時に
指定して書き込むようにしたことを特徴として構成され
る。
うに、ページモードの動作が可能な複数個のメモリチッ
プM0〜MFを用いてピントマツプメモリ13を構成し
、各メモリチップMO〜MFの互いに同一の行アドレス
RAO行を、画面G上の複数個の正方形領域p00〜p
FFの内の同一の正方形領域poo−pFFに対応させ
、全メモリチップMO〜MFの行アドレスRAを同時に
指定して書き込むようにしたことを特徴として構成され
る。
ピントマツプメモリ13は、ページモードの動作が可能
な複数個のメモリチップM0〜MFにより構成される。
な複数個のメモリチップM0〜MFにより構成される。
画面Gは、複数個の正方形領域Poo−pFFに分割さ
れ、これら正方形領域poo−pF’F’の内の同一の
正方形領域p00〜pFFが各メモリチップM0〜MF
の互いに同一の行アドレスRAO行に対応する。
れ、これら正方形領域poo−pF’F’の内の同一の
正方形領域p00〜pFFが各メモリチップM0〜MF
の互いに同一の行アドレスRAO行に対応する。
画面G上の1つの正方形領域pij(i、jは16進表
示のθ〜F)に対応する書き込み時には、全メモリチッ
プM0〜MFについて正方形領域Pijに対応する行ア
ドレスRAが同時に指定される。
示のθ〜F)に対応する書き込み時には、全メモリチッ
プM0〜MFについて正方形領域Pijに対応する行ア
ドレスRAが同時に指定される。
これにより、ビットマツプメモリ13への書き込みに際
し、各メモリチップMO〜MFはページモードの動作を
行い、行アドレスRAの指定回数が削減され、書き込み
の高速化が可能となる。
し、各メモリチップMO〜MFはページモードの動作を
行い、行アドレスRAの指定回数が削減され、書き込み
の高速化が可能となる。
以下、本発明の実施例を図面を参照しつつ説明する。
第5図はグラフィックデイスプレィ装置1の概略の構成
の一例を示すブロック図である。
の一例を示すブロック図である。
同図において、図形データ格納部2には、図示しないホ
ストコンピュータから送られてきた図形データや内部で
発生した図形データなどが、データリストやプログラム
などの形式で格納される。
ストコンピュータから送られてきた図形データや内部で
発生した図形データなどが、データリストやプログラム
などの形式で格納される。
図形データ解析部3は、図形データ格納部2内の図形デ
ータを順次解析し、その図形を表示するために必要な画
面上の画素(ドツト)の座標位置データ(画面アドレス
)及び属性データを発生する。図形データ解析部3には
、線や円弧などを描くのに必要なドツトを高速で発生さ
せるDDA(デジタルディファレンシャルアナライザー
)などが含まれている。
ータを順次解析し、その図形を表示するために必要な画
面上の画素(ドツト)の座標位置データ(画面アドレス
)及び属性データを発生する。図形データ解析部3には
、線や円弧などを描くのに必要なドツトを高速で発生さ
せるDDA(デジタルディファレンシャルアナライザー
)などが含まれている。
画像メモリ部4は、二次元の仮想的画面であるビットマ
ツププレーン13を有し、実際に表示すべき図形がこの
仮想的画面に再現される0画像メモリ部4の内容は、そ
の仮想的画面上を走査することによって順次読み出され
、データ列として出力される。
ツププレーン13を有し、実際に表示すべき図形がこの
仮想的画面に再現される0画像メモリ部4の内容は、そ
の仮想的画面上を走査することによって順次読み出され
、データ列として出力される。
画像メモリ部4からの出力は、表示制御部5によって逐
次アナログ信号に変換され、また必要に応じルックアッ
プテーブルにより色の階調が調整され、CR7表示部6
により図形として表示される。
次アナログ信号に変換され、また必要に応じルックアッ
プテーブルにより色の階調が調整され、CR7表示部6
により図形として表示される。
これら各部は、記憶素子、論理素子、マイクロプロセッ
サ−1その他の各種LS I、ブラウン管などのハード
ウェア、及び記憶素子に格納されたプログラムなどのソ
フトウェアにより実現されている。また図示は省略した
が、キーボードなどの入力装置、プリンタなどの出力装
置、外部記憶装置なども必要に応じて接続されている。
サ−1その他の各種LS I、ブラウン管などのハード
ウェア、及び記憶素子に格納されたプログラムなどのソ
フトウェアにより実現されている。また図示は省略した
が、キーボードなどの入力装置、プリンタなどの出力装
置、外部記憶装置なども必要に応じて接続されている。
第3図は画像メモリ部4のブロック図である。
画像メモリ部4は、16 (=4X4)個のDRAM(
ダイナミック・ランダムアクセス・メモリ)チップ(以
下、メモリチップと称する)MOlMl、M2、・・・
M9、MA、、MB・・・MFで構成されたビットマツ
ププレーン13、各メモリチップM O−M Fに対し
てそれぞれ必要なアドレス指定を行うためのアドレスセ
レクタ(マルチプレクサ)14、行アドレスRAのスト
ローブ信号RASを発生するRAS制御部15、列アド
レスCAのストローブ信号CAS・0〜F(符号末尾の
数字又はアルファベットはメモリチップM O−M F
との対応を示す0例えば、数字のOはメモリチップMO
に対する信号であることを示す)を発生するCAS制御
部16、及び図形データ解析部3に備わるDDA30か
ら入力されるYアドレスYA9〜0及びXアドレスXA
9〜0をそれぞれラッチするYAレジスタ17及びXA
レジスタ1Bを有している。
ダイナミック・ランダムアクセス・メモリ)チップ(以
下、メモリチップと称する)MOlMl、M2、・・・
M9、MA、、MB・・・MFで構成されたビットマツ
ププレーン13、各メモリチップM O−M Fに対し
てそれぞれ必要なアドレス指定を行うためのアドレスセ
レクタ(マルチプレクサ)14、行アドレスRAのスト
ローブ信号RASを発生するRAS制御部15、列アド
レスCAのストローブ信号CAS・0〜F(符号末尾の
数字又はアルファベットはメモリチップM O−M F
との対応を示す0例えば、数字のOはメモリチップMO
に対する信号であることを示す)を発生するCAS制御
部16、及び図形データ解析部3に備わるDDA30か
ら入力されるYアドレスYA9〜0及びXアドレスXA
9〜0をそれぞれラッチするYAレジスタ17及びXA
レジスタ1Bを有している。
本実施例において、第1図に示すように、表示部6の画
面GはX方向が1024ドツト、Y方向も1024ドツ
トの正方画面であり、各ドツトの座標位置は、それぞれ
10ビツトのXアドレスXA9〜0及びYアドレスYA
9〜Oからなる画面アドレス(x、y)により特定され
る。
面GはX方向が1024ドツト、Y方向も1024ドツ
トの正方画面であり、各ドツトの座標位置は、それぞれ
10ビツトのXアドレスXA9〜0及びYアドレスYA
9〜Oからなる画面アドレス(x、y)により特定され
る。
アドレスセレクタ14は、行アドレスRAとして、Yア
ドレスYA9〜0及びXアドレスXA9〜0のそれぞれ
上位4ビツトである上位YアドレスYA9〜6及び上位
XアドレスXA9〜6を割り当て、列アドレスCAとし
て、YアドレスYA9〜0及びXアドレスXA9〜0の
それぞれ中位4ビツトである中位YアドレスYA5〜2
及び中位XアドレスXA5〜2を割り当て、行アドレス
RA又は列アドレスCAを各メモリチップMO〜MFに
対して適切なタイミングで与えるためのアドレスA7〜
0(8ピント)を出力する。
ドレスYA9〜0及びXアドレスXA9〜0のそれぞれ
上位4ビツトである上位YアドレスYA9〜6及び上位
XアドレスXA9〜6を割り当て、列アドレスCAとし
て、YアドレスYA9〜0及びXアドレスXA9〜0の
それぞれ中位4ビツトである中位YアドレスYA5〜2
及び中位XアドレスXA5〜2を割り当て、行アドレス
RA又は列アドレスCAを各メモリチップMO〜MFに
対して適切なタイミングで与えるためのアドレスA7〜
0(8ピント)を出力する。
RAS制御部15は、全メモリチップM0〜MFに対し
てベージモードで動作するよう行アドレスRAのストロ
ーブ信号RAS (アクティブロー)を共通に与える。
てベージモードで動作するよう行アドレスRAのストロ
ーブ信号RAS (アクティブロー)を共通に与える。
RAS制御部15には、上位YアドレスYA9〜6及び
上位XアドレスXA9〜6が入力され、これらアドレス
が変化しないときは、信号RASはアクティブの状態に
保持される。
上位XアドレスXA9〜6が入力され、これらアドレス
が変化しないときは、信号RASはアクティブの状態に
保持される。
CAS制御部16は、各メモリチップM0〜MFの書き
込み時のチップ選択の役割と、選択したメモリチップに
対して列アドレスCAのストローブ信号CAS・0〜F
を与える役割を果たすものである。つまり、Yアドレス
YA9〜0及びXアドレスXA9〜0のそれぞれ下位2
ビツトである下位YアドレスYAI〜0及び下位Xアド
レスXA1〜0、及び中位XアドレスXA5〜2をデコ
ードし、択一選択したメモリチップに対して信号CAS
・0〜Fを与える。
込み時のチップ選択の役割と、選択したメモリチップに
対して列アドレスCAのストローブ信号CAS・0〜F
を与える役割を果たすものである。つまり、Yアドレス
YA9〜0及びXアドレスXA9〜0のそれぞれ下位2
ビツトである下位YアドレスYAI〜0及び下位Xアド
レスXA1〜0、及び中位XアドレスXA5〜2をデコ
ードし、択一選択したメモリチップに対して信号CAS
・0〜Fを与える。
次に、メモリチップMO〜MFのアドレスと画面Gのド
ツトとの対応付けを第1図及び第2図を参照して説明す
る。なお、本明細書及び図面において、アドレス値は1
0進数で表わす。
ツトとの対応付けを第1図及び第2図を参照して説明す
る。なお、本明細書及び図面において、アドレス値は1
0進数で表わす。
第1図はメモリチップと画面Gの領域との対応を示す図
である。同図に示すように、各メモリチップMO〜MF
は、それぞれ256行×256列のアドレス構成で64
KX 1ビツトの容量を有しており、1アドレスに1
ビツトのデータの書き込みが行えるものである。
である。同図に示すように、各メモリチップMO〜MF
は、それぞれ256行×256列のアドレス構成で64
KX 1ビツトの容量を有しており、1アドレスに1
ビツトのデータの書き込みが行えるものである。
上述のように画面アドレス(x、y)を指定するYアド
レスYA9〜0及びXアドレスXA9〜0のそれぞれ1
0ビツトを上位4ビツト、中位4ビツト、下位2ビツト
の3群に分けることにより、まず、第1図に示すように
画面Gは、64 X64ドツトのマトリクスからなる2
56個の正方形領域pOO〜pFFに分割され、それぞ
れの上位4ビツトによって1つの正方形領域pij(i
、jは16進表示の0〜F)が指定されることになる。
レスYA9〜0及びXアドレスXA9〜0のそれぞれ1
0ビツトを上位4ビツト、中位4ビツト、下位2ビツト
の3群に分けることにより、まず、第1図に示すように
画面Gは、64 X64ドツトのマトリクスからなる2
56個の正方形領域pOO〜pFFに分割され、それぞ
れの上位4ビツトによって1つの正方形領域pij(i
、jは16進表示の0〜F)が指定されることになる。
それぞれの上位4ビツトは、各メモリチップMO〜MF
の行アドレスRAに割り当てられているので、1つの正
方形領域pijは各メモリチップM0〜MFの1行に対
応し、1つの正方形領域pijに含まれる4096 (
=64x64) ドツト分のデータは、16個のメモ
リチップMO〜MFにそれぞれ256ドツト分ずつ収め
られる。
の行アドレスRAに割り当てられているので、1つの正
方形領域pijは各メモリチップM0〜MFの1行に対
応し、1つの正方形領域pijに含まれる4096 (
=64x64) ドツト分のデータは、16個のメモ
リチップMO〜MFにそれぞれ256ドツト分ずつ収め
られる。
例えば、画面アドレス(50,900)では、正方形領
域PEOが指定され、全メモリチップMO〜MFのr2
24」行(16進表示の20番目の行)に対する行アド
レス指定が行われ、その後、信号CAS・0〜Fによっ
ていずれかのメモリチップMO〜MFが指定され、所定
の列にデータが書き込まれる。
域PEOが指定され、全メモリチップMO〜MFのr2
24」行(16進表示の20番目の行)に対する行アド
レス指定が行われ、その後、信号CAS・0〜Fによっ
ていずれかのメモリチップMO〜MFが指定され、所定
の列にデータが書き込まれる。
次に、第2図に示すように、YアドレスYA9〜O及び
XアドレスXA9〜0の中位4ビツトにより、1つの正
方形領域Pijをさらに256等分割した4×4ドツト
の正方形区画qij(i、jは16進表示の0〜F)の
1つが指定されることになる。それぞれの中位4ビツト
は各メモリチップM0〜MFの列アドレスCAに割り当
てられているので、1つの正方形区画qijは、各メモ
リチップM O−M Fの1アドレスに対応する。
XアドレスXA9〜0の中位4ビツトにより、1つの正
方形領域Pijをさらに256等分割した4×4ドツト
の正方形区画qij(i、jは16進表示の0〜F)の
1つが指定されることになる。それぞれの中位4ビツト
は各メモリチップM0〜MFの列アドレスCAに割り当
てられているので、1つの正方形区画qijは、各メモ
リチップM O−M Fの1アドレスに対応する。
したがって、YアドレスYA9〜0及びXアドレスXA
9〜0のそれぞれの上位及び中位ビットにより、各メモ
リチップMO〜MFのアドレスが特定される。なお、以
下の説明では、メモリチップにおけるアドレスを画面ア
ドレスと区別するため、チップアドレスと称する。
9〜0のそれぞれの上位及び中位ビットにより、各メモ
リチップMO〜MFのアドレスが特定される。なお、以
下の説明では、メモリチップにおけるアドレスを画面ア
ドレスと区別するため、チップアドレスと称する。
第2図に示すように、画面G上の256個の正方形領域
poo−pFFのそれぞれには、メモリチップMO〜M
Fのそれぞれが、各正方形区画qij内の16個のドツ
トの中の1つのドツトが択一的に対応するよう割り当て
られている。即ち、画面アドレス(0,0)からはX方
向に沿って、メモリチップMO1M1、M2、MB・・
・の順に、画面アドレス(0,1)からはX方向に沿っ
て、メモリチップM4、M5、MC、M7・・・の順に
、画面アドレス(0,2)からはX方向に沿って、メモ
リチップM8、M9、MA、MB・・・の順に、画面ア
ドレス(0,3)からはX方向に沿って、メモリチップ
MC,MDSME、MF・・・の順に、それぞれ割り当
てられ、これら“4行の割性当てはY方向に沿って繰り
返される0例えば、画面アドレス(2,3)、(2,7
)には、同一のメモリチップMEが割り当てられている
。ただし、ここでの画面アドレスは、XアドレスXA9
〜0及びYアドレスYA9〜0のそれぞれの中イ立4ビ
ット及び下位2ビツトからなる6ビツト(XA5〜0及
びYA5〜0)が対応している。
poo−pFFのそれぞれには、メモリチップMO〜M
Fのそれぞれが、各正方形区画qij内の16個のドツ
トの中の1つのドツトが択一的に対応するよう割り当て
られている。即ち、画面アドレス(0,0)からはX方
向に沿って、メモリチップMO1M1、M2、MB・・
・の順に、画面アドレス(0,1)からはX方向に沿っ
て、メモリチップM4、M5、MC、M7・・・の順に
、画面アドレス(0,2)からはX方向に沿って、メモ
リチップM8、M9、MA、MB・・・の順に、画面ア
ドレス(0,3)からはX方向に沿って、メモリチップ
MC,MDSME、MF・・・の順に、それぞれ割り当
てられ、これら“4行の割性当てはY方向に沿って繰り
返される0例えば、画面アドレス(2,3)、(2,7
)には、同一のメモリチップMEが割り当てられている
。ただし、ここでの画面アドレスは、XアドレスXA9
〜0及びYアドレスYA9〜0のそれぞれの中イ立4ビ
ット及び下位2ビツトからなる6ビツト(XA5〜0及
びYA5〜0)が対応している。
また、第2図において丸印が付されているドツトは、デ
ータDWが書き込まれ、表示部6の画面G上で視覚可能
なように描画されていることを示す、つまり、図を正方
形領域POOとすれば、メモリチップMO,M4、MB
、MCのそれぞれの行アドレスRAが「0」である行に
おいて、列アドレスCAが「0」、「16」、「32J
・・・というように16列毎にデータDWが書き込まれ
ていることになる。
ータDWが書き込まれ、表示部6の画面G上で視覚可能
なように描画されていることを示す、つまり、図を正方
形領域POOとすれば、メモリチップMO,M4、MB
、MCのそれぞれの行アドレスRAが「0」である行に
おいて、列アドレスCAが「0」、「16」、「32J
・・・というように16列毎にデータDWが書き込まれ
ていることになる。
次に、上述のように構成された画像メモリ部4の動作に
ついて、第1図乃至第4図を参照しつつ説明する。
ついて、第1図乃至第4図を参照しつつ説明する。
第4図は、第3図に示すメモリチップMO〜MFの書き
込みのタイミングを表したタイミング図である。
込みのタイミングを表したタイミング図である。
例として、画面Gの左端に下端から上端まで連なる1本
の縦線を描く場合、つまり、第1図に示す画面Gの左列
の正方形領域piO(iは16進表示の0−F)の全て
について、その左端1列のドツト(第2図において丸印
が付されたドツト)を描画する場合の動作について説明
する。
の縦線を描く場合、つまり、第1図に示す画面Gの左列
の正方形領域piO(iは16進表示の0−F)の全て
について、その左端1列のドツト(第2図において丸印
が付されたドツト)を描画する場合の動作について説明
する。
この場合に、DDA30には、始点座標位置データ、終
点座標位置データ、及び直線図形を表すコードデータか
らなる図形データが与えられ、DDA30からは、画面
アドレス(0,O)から(0,1023)までY方向に
沿って並ぶ描画すべきドツトの画面アドレス(x、y)
が、(0゜0)、(0,1)、(0,2)、(0,3)
・・・の順に図外のクロック信号に同期して順次出力さ
れ、YAレジスタ17及びXAレジスタ18で一定期間
保持される。
点座標位置データ、及び直線図形を表すコードデータか
らなる図形データが与えられ、DDA30からは、画面
アドレス(0,O)から(0,1023)までY方向に
沿って並ぶ描画すべきドツトの画面アドレス(x、y)
が、(0゜0)、(0,1)、(0,2)、(0,3)
・・・の順に図外のクロック信号に同期して順次出力さ
れ、YAレジスタ17及びXAレジスタ18で一定期間
保持される。
まず、画面アドレス(0,O)、2進表示で(0000
000000,0000000000)で指定されるド
ツトは、正方形領域p00内にあり、このドツトに対す
る書き込みを行うため、アドレスセレクタ14は、画面
アドレス(0,O)のY、Xそれぞれの上位4ビツトを
合わせた(00000000B)をチップアドレスA7
〜0(行アドレスRA)として出力する。なお、第4図
にはアドレスA7〜0Φタイミングに合わせて上側に2
進表示によるアドレスA7〜Oの内容、下側に書き込み
対象ドツトの画面アドレス(X、Y)を付記している。
000000,0000000000)で指定されるド
ツトは、正方形領域p00内にあり、このドツトに対す
る書き込みを行うため、アドレスセレクタ14は、画面
アドレス(0,O)のY、Xそれぞれの上位4ビツトを
合わせた(00000000B)をチップアドレスA7
〜0(行アドレスRA)として出力する。なお、第4図
にはアドレスA7〜0Φタイミングに合わせて上側に2
進表示によるアドレスA7〜Oの内容、下側に書き込み
対象ドツトの画面アドレス(X、Y)を付記している。
第4図に示すサイクル■でRAS!1H11部15の出
力する信号RASがアクティブとなって、(00000
000B)のチップアドレスA7〜Oが行アドレスRA
として全メモリチップMO〜MFに与えられる。これに
より、全メモリチップM0〜MFにおいて正方形領域p
oOに対応する同一の行(0)が選択される。
力する信号RASがアクティブとなって、(00000
000B)のチップアドレスA7〜Oが行アドレスRA
として全メモリチップMO〜MFに与えられる。これに
より、全メモリチップM0〜MFにおいて正方形領域p
oOに対応する同一の行(0)が選択される。
サイクル■では、アドレスセレクタ14は、選択肢入力
を切り替えて画面アドレス(0,0)のY及びXのそれ
ぞれの中位4ビツトを合わせた(00000000B)
のチップアドレスA7〜0を列アドレスCAとして出力
する。
を切り替えて画面アドレス(0,0)のY及びXのそれ
ぞれの中位4ビツトを合わせた(00000000B)
のチップアドレスA7〜0を列アドレスCAとして出力
する。
CAS制御部16は、画面アドレス(0,O)のXの中
位ビットと下位ビット、及びYの下位ビットに基づいて
、第2図のように当該ドツトに割り当てられたメモリチ
ップMOをアクセスするf言分CAS −0を出力する
。この信号CAS・0に同期して、メモリチップMOの
みが、アドレス指定された行(0)列(0)のチップア
ドレスに1番目のドツトに対するデータDWの書き込み
を行う。
位ビットと下位ビット、及びYの下位ビットに基づいて
、第2図のように当該ドツトに割り当てられたメモリチ
ップMOをアクセスするf言分CAS −0を出力する
。この信号CAS・0に同期して、メモリチップMOの
みが、アドレス指定された行(0)列(0)のチップア
ドレスに1番目のドツトに対するデータDWの書き込み
を行う。
画面アドレス(0,0)に続く画面アドレス(0,1)
、(0,2)、(0,3)・・・(0,63)について
は、同じ正方形領域P00にあり、上述のように各メモ
リチップMO〜MFにおいて、画面アドレス(0,0)
と同じ行が対応するので、行アドレスRAの指定サイク
ルは設けられず、各メモリチップM O−M Fではペ
ージモードの動作が行われる。つまり、アドレスセレク
タ14は、選択肢人力を切り替えることなく列アドレス
CAとなるチップアドレスA7〜0を出力し、信号RA
Sのアクティブ状態も持続され、順次列アドレスCAを
指定する動作が行われる。
、(0,2)、(0,3)・・・(0,63)について
は、同じ正方形領域P00にあり、上述のように各メモ
リチップMO〜MFにおいて、画面アドレス(0,0)
と同じ行が対応するので、行アドレスRAの指定サイク
ルは設けられず、各メモリチップM O−M Fではペ
ージモードの動作が行われる。つまり、アドレスセレク
タ14は、選択肢人力を切り替えることなく列アドレス
CAとなるチップアドレスA7〜0を出力し、信号RA
Sのアクティブ状態も持続され、順次列アドレスCAを
指定する動作が行われる。
即ち、サイクル■では、メモリチップM4をアクセスす
るためCAS・4がアクティブとなり、サイクル■では
、CAS・8によりメモリチップM8が、サイクル■で
は、CAS−CによりメモリチップMCがそれぞれアク
セスされ、メモリチップM4、M8、MCの行(0)列
(0)のチップアドレスにデータDWが順次書き込まれ
る。
るためCAS・4がアクティブとなり、サイクル■では
、CAS・8によりメモリチップM8が、サイクル■で
は、CAS−CによりメモリチップMCがそれぞれアク
セスされ、メモリチップM4、M8、MCの行(0)列
(0)のチップアドレスにデータDWが順次書き込まれ
る。
同様にして、サイクル■及びサイクル■ではメモリチッ
プMO及びM4の行(0)列(16)のチップアドレス
にデータDWが順次書き込まれる。
プMO及びM4の行(0)列(16)のチップアドレス
にデータDWが順次書き込まれる。
ページモードの動作では、通常の書き込み(ライト)モ
ードの動作のように1アクセス毎に行アドレスRAを指
定する必要がなく、1ドツト当たりの書き込み時間を短
縮することができる。
ードの動作のように1アクセス毎に行アドレスRAを指
定する必要がなく、1ドツト当たりの書き込み時間を短
縮することができる。
次の正方形6IMipIOの画面アドレス(0,64)
、つまり、65番目のドツトに対する書き込みに移ると
きには、前の64個のドツトのときとは画面アドレス(
x、y)の上位ビットが異なるので、各メモリチップM
0〜MFに対して新たな行(16)を指定しなければな
らない。
、つまり、65番目のドツトに対する書き込みに移ると
きには、前の64個のドツトのときとは画面アドレス(
x、y)の上位ビットが異なるので、各メモリチップM
0〜MFに対して新たな行(16)を指定しなければな
らない。
そこで、RAS制御部15は信号RASを一旦非アクチ
イブとし、サイクル■で、アドレスセレクタ14は、再
び画面アドレス(0,64)の上位4ビツトを合わせた
(00010000B)のチップアドレスA7〜0を行
アドレスRAとして出力し、RAS制御部15は信号R
ASをアクティブとし、各メモリチップMO〜MFに対
して行アドレスRAを指定しなおす。
イブとし、サイクル■で、アドレスセレクタ14は、再
び画面アドレス(0,64)の上位4ビツトを合わせた
(00010000B)のチップアドレスA7〜0を行
アドレスRAとして出力し、RAS制御部15は信号R
ASをアクティブとし、各メモリチップMO〜MFに対
して行アドレスRAを指定しなおす。
サイクル■では、サイクル■と同様にメモリチップMO
がアクセスされ、その行(16)列(0)のチップアド
レスにデータDWが書き込まれる。
がアクセスされ、その行(16)列(0)のチップアド
レスにデータDWが書き込まれる。
このように64ドツト毎に1回の行アドレス指定を行う
書き込み動作が繰り返され、16番目の正方形領域pF
oの画面アドレス(0,1023)のドツトまでの10
24個のドツトに対してページモードによる書き込みが
行われる。
書き込み動作が繰り返され、16番目の正方形領域pF
oの画面アドレス(0,1023)のドツトまでの10
24個のドツトに対してページモードによる書き込みが
行われる。
上述の実施例によると、第2図に示すように、画面G上
の256個の正方形領域poo−pFF’を分割した正
方形区画qij内の16個のドツトの中の1つのドツト
が、メモリチップM0〜MFの1つに対して択一的に対
応するよう割り当てられているので、連続するドツトを
描画する場合において、同一のメモリチップへの書き込
みは4ドツトに1回の割合で行われることになる。した
がって、列アドレスCAを指定するストローブ信号CA
S−0−Fの1ドツト当たりの周期、つまり、全体とし
ての1ドツト当たりの書き込み周期を、ページモードサ
イクルでの1チツプに対する1ドツトの書き込み周期の
4分の1に設定することができる。つまり、ビットマツ
ププレーン13では、ページモードによる書き込みが行
われるので、書き込み速度は従来に比して約2倍となる
。
の256個の正方形領域poo−pFF’を分割した正
方形区画qij内の16個のドツトの中の1つのドツト
が、メモリチップM0〜MFの1つに対して択一的に対
応するよう割り当てられているので、連続するドツトを
描画する場合において、同一のメモリチップへの書き込
みは4ドツトに1回の割合で行われることになる。した
がって、列アドレスCAを指定するストローブ信号CA
S−0−Fの1ドツト当たりの周期、つまり、全体とし
ての1ドツト当たりの書き込み周期を、ページモードサ
イクルでの1チツプに対する1ドツトの書き込み周期の
4分の1に設定することができる。つまり、ビットマツ
ププレーン13では、ページモードによる書き込みが行
われるので、書き込み速度は従来に比して約2倍となる
。
上述の実施例においては、画面Gの64X64ドツトの
正方形領域pij (マトリクス)を各メモリチップM
O〜MFの1行アドレス指定に対応させる例について説
明したが、マトリクスの大きさ及び形状を、用いるメモ
リチップのアドレス構成に合わせて変更することができ
る。また、画面のドツト構成をマトリクスの整数倍構成
とする必要はない。
正方形領域pij (マトリクス)を各メモリチップM
O〜MFの1行アドレス指定に対応させる例について説
明したが、マトリクスの大きさ及び形状を、用いるメモ
リチップのアドレス構成に合わせて変更することができ
る。また、画面のドツト構成をマトリクスの整数倍構成
とする必要はない。
上述の実施例においては、16個のメモリチップMO〜
MFによってビットマツプブレーン13を構成した例に
ついて説明したが、例えば3×3個や4×5個など他の
メモリチップ構成のビットマツプブレーン13に対して
も同様に適用可能でる。またビットマツプブレーン13
の構成に応じて、RAS制御部15やCAS@御部16
の構成を種々変更することができる。
MFによってビットマツプブレーン13を構成した例に
ついて説明したが、例えば3×3個や4×5個など他の
メモリチップ構成のビットマツプブレーン13に対して
も同様に適用可能でる。またビットマツプブレーン13
の構成に応じて、RAS制御部15やCAS@御部16
の構成を種々変更することができる。
上述の実施例においては、メモリチップは1アドレス1
ビツトの容量を有するものとして説明したが、例えば1
アドレス4ビツト、1アドレス1バイトなどの容量を有
するメモリチップでビットマツプブレーン13を構成し
た場合にも同様に通用可能である。
ビツトの容量を有するものとして説明したが、例えば1
アドレス4ビツト、1アドレス1バイトなどの容量を有
するメモリチップでビットマツプブレーン13を構成し
た場合にも同様に通用可能である。
上述の実施例において、各部の構成及び各種信号のタイ
ミングや構成は、上述した以外に種々追加又は変更する
ことが可能であ゛る。
ミングや構成は、上述した以外に種々追加又は変更する
ことが可能であ゛る。
本発明によると、複数個のメモリチップにより構成され
たビットマツプメモリに対し、ページモードによる書き
込み動作が可能となり、高速にデータを書き込むことが
できる。
たビットマツプメモリに対し、ページモードによる書き
込み動作が可能となり、高速にデータを書き込むことが
できる。
第1図は本発明に係るビットマツプメモリのメモリチッ
プと画面領域との対応を示す図、第2図はメモリチップ
と画面ドツトとの対応を示す図、 第3図は画像メモリ部のブロック図、 第4図はメモリチップの書き込み動作を示すタイミング
図、 第5図は本発明に係るグラフィックデイスプレィ装置の
ブロック図である。 図において、 13はビットマツプブレーン(ビットマツプメモリ)、 Gは画面 MO〜MFはメモリチップ、 poo−pFFは正方形領域、 RAは行アドレスである。 !L 画面 メモリチップと画面領域との対応を示す図第1図
プと画面領域との対応を示す図、第2図はメモリチップ
と画面ドツトとの対応を示す図、 第3図は画像メモリ部のブロック図、 第4図はメモリチップの書き込み動作を示すタイミング
図、 第5図は本発明に係るグラフィックデイスプレィ装置の
ブロック図である。 図において、 13はビットマツプブレーン(ビットマツプメモリ)、 Gは画面 MO〜MFはメモリチップ、 poo−pFFは正方形領域、 RAは行アドレスである。 !L 画面 メモリチップと画面領域との対応を示す図第1図
Claims (1)
- (1)ページモードによる動作が可能な複数個のメモリ
チップ(M0〜MF)を用いてビットマップメモリ(1
3)を構成し、 各メモリチップ(M0〜MF)の互いに同 一の行アドレス(RA)の行を、画面(G)上の複数個
の正方形領域(p00〜pFF)の内の同一の正方形領
域(p00〜pFF)に対応させ、 全メモリチップ(M0〜MF)の行アドレ ス(RA)を同時に指定して書き込むようにした ことを特徴とするビットマップメモリの書き込み方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1005733A JP2708841B2 (ja) | 1989-01-11 | 1989-01-11 | ビットマップメモリの書き込み方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1005733A JP2708841B2 (ja) | 1989-01-11 | 1989-01-11 | ビットマップメモリの書き込み方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02184941A true JPH02184941A (ja) | 1990-07-19 |
JP2708841B2 JP2708841B2 (ja) | 1998-02-04 |
Family
ID=11619307
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1005733A Expired - Fee Related JP2708841B2 (ja) | 1989-01-11 | 1989-01-11 | ビットマップメモリの書き込み方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2708841B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04260949A (ja) * | 1991-01-09 | 1992-09-16 | Mitsubishi Electric Corp | メモリ読み出し装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58147789A (ja) * | 1982-02-12 | 1983-09-02 | メセウス・コ−ポレ−ション | 表示メモリおよびそのアドレス方法 |
-
1989
- 1989-01-11 JP JP1005733A patent/JP2708841B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58147789A (ja) * | 1982-02-12 | 1983-09-02 | メセウス・コ−ポレ−ション | 表示メモリおよびそのアドレス方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04260949A (ja) * | 1991-01-09 | 1992-09-16 | Mitsubishi Electric Corp | メモリ読み出し装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2708841B2 (ja) | 1998-02-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR970011222B1 (ko) | 비데오 랜덤 액세스 메모리(vram) 액서스 회로 및 방법 | |
US4882687A (en) | Pixel processor | |
US5990912A (en) | Virtual address access to tiled surfaces | |
US4442503A (en) | Device for storing and displaying graphic information | |
US4688032A (en) | Image display control apparatus | |
US5251298A (en) | Method and apparatus for auxiliary pixel color management using monomap addresses which map to color pixel addresses | |
US4670752A (en) | Hard-wired circuit for handling screen windows | |
US5815137A (en) | High speed display system having cursor multiplexing scheme | |
WO1983002834A1 (en) | Video computing system with automatically refreshed memory | |
US4706074A (en) | Cursor circuit for a dual port memory | |
US5621866A (en) | Image processing apparatus having improved frame buffer with Z buffer and SAM port | |
JPS62222289A (ja) | 仮想記憶画像制御装置 | |
EP0051655B1 (en) | Apparatus for the display and storage of television picture information by using a memory accessible from a computer | |
US4445115A (en) | Display control unit having means for symbolic representation of graphical symbols | |
US4740927A (en) | Bit addressable multidimensional array | |
EP0456394B1 (en) | Video memory array having random and serial ports | |
JPH06223099A (ja) | 削減されたメモリ空間を持つ信号処理システム | |
JPH02184941A (ja) | ビットマップメモリの書き込み方法 | |
US5841446A (en) | Method and apparatus for address mapping of a video memory using tiling | |
US5699498A (en) | Technique and apparatus for color expansion into a non-aligned 24 bit RGB color-space format | |
US6275243B1 (en) | Method and apparatus for accelerating the transfer of graphical images | |
US5349372A (en) | Video subsystems utilizing asymmetrical column interleaving | |
KR20000018627A (ko) | 높은 멀티 비트 자유도의 반도체 메모리장치 | |
JPH0581940B2 (ja) | ||
Brickmann et al. | A colour editor for use in molecular raster graphics |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |