JPH02184941A - ビットマップメモリの書き込み方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 グラフィックデイスプレィ装置の画像メモリなどとして
使用されるビットマツプメモリへのデータの書き込み方
式に関し、 複数個のメモリチップにより構成されたビットマツプメ
モリに対し、ハードウェアの規模を増大することなく、
高速に書き込みを行うことのできるビットマツプメモリ
の書き込み方式を提供することを目的とし、 ページモードによる動作が可能な複数個のメモリチップ
を用いてビットマツプメモリを構成し、各メモリチップ
の互いに同一の行アドレスの行を画面上の複数個の正方
形領域の内の同一の正方形領域に対応させ、全メモリチ
ップの行アドレスを同時に指定して書き込むように構成
する。

〔産業上の利用分野〕

本発明は、グラフィックデイスプレィ装置の画像メモリ
などとして使用されるビットマツプメモリへのデータの
書き込み方式に関する。

コンピュータの情報処理能力の飛躍的向上によって、情
報を絵で見せるコンピュータグラフィックスが各界から
の注目を浴びている。

コンピュータグラフィックスは、ＣＡＤ／ＣＡＭ、ビジ
ネスグラフィックス、又はコンピュータアニメーション
などを始めとして、各種科学技術計算やシミュレーショ
ンなどあらゆる分野において利用されており、適用分野
の拡大にともなってより緻密な画像をより高速に表示す
る技術が要請されている。

ラスクー式のグラフィックデイスプレィ装置では、内部
表現である図形データが画像メモリ（ビットマツプメモ
リ）に展開され、画像メモリの内容を読み出すことによ
りＣＲＴ上に図形が再現されるので、画面の更新に時間
がかかり、表示速度において難点がある。

また、画像メモリの容量が増大するにつれて、データの
書き込みに多くの時間を要するため、近年のように画像
の高分解能の要求から画像メモリの容量が増大している
状況の下では、画像メモリのデータの更新時間を短縮す
ることは情実な問題となっている。

〔従来の技術〕 グラフィックデイスプレィ装置のビットマツプメモリ（
ビットマツプブレーン）は、読み書き可能なメモリ装置
で構成される二次元の仮想的画面であり、画面上の１画
素（ドツト）単位でビットデータを書き込むことにより
、ＣＲＴなどの実際の画面に表示すべき図形がこの仮想
的画面に再現される。

現状では、１チツプで１画面を再現できる大容量の高速
メモリ装置はなく、ビットマツプブレーンは複数個のメ
モリチップを用いて構成される。

従来のグラフィックデイスプレィ装置では、ビットマツ
プブレーンを（ｎＸｎ）個のメモリチップ（ｎは自然数
）で構成し、各メモリチップの１アドレスを画面上の（
ｎＸｎ）画素からなる正方形領域に対応させ、ｎ個のメ
モリチップに対してそれぞれ個別のアドレスを指定し、
これらを同時にアクセスすることにより、メモリチップ
の性能で定まる１アクセス時間（ライトサイクル時間）
内に０画素分の書き込みを行ってビットマツプブレーン
に対する書き込み速度を向上させる手法が一般に用いら
れている。

（ｎＸｎ）個のメモリチップを用いることにより、画面
の（ｎＸｎ）マトリクス領域内では、画素とメモリチッ
プが１対１で対応することになり、この領域内について
の書き込みでは、その座標位置に係わらずｎ個のメモリ
チップを同時にアクセスすることができる。したがって
、縦、横、斜めなど、いずれの方向の線を描く場合にも
ビットマツプブレーンへの書き込み速度はほぼ等しくな
る。

〔発明が解決しようとする課題〕

しかしながら、従来の書き込み方式は、０画素分をまと
めて処理するものであり、また、各メモリチップ毎にア
ドレス指定を行うので、０画素分の座標位置情報（アド
レス）を保持するｎ個のアドレスラッチ手段、各アドレ
スランチ手段と（ｎＸｎ）個のメモリチップを接続する
（ｎＸｎ）個のアトセスセレクタ（マルチプレクサ）が
必要となる。

このため、スペース的及びコスト的に増大したものとな
っていた。

また、従来の書き込み方式でさらに高速化を図る場合、
例えば速度をさらに２倍にしようとすると、メモリチッ
プの個数は４倍の（２ｎＸ２ｎ）個、与えるアドレスは
２ｎ種となり、ハードウェア規模の倍加に伴うコスト上
昇及び実装スペースの圧迫が避けられないという問題が
あった。

本発明は、上述の問題に鑑み、（ｎＸｎ）個のように複
数個のメモリチップにより構成されたビットマツプメモ
リに対し、ハードウェアの規模を増大することなく、高
速に書き込みを行うことのできるビットマツプメモリの
書き込み方式を提供することを目的としている。

〔課題を解決するための手段〕

本発明は、上述の課題を解決するため、第１図に示すよ
うに、ページモードの動作が可能な複数個のメモリチッ
プＭ０〜ＭＦを用いてピントマツプメモリ１３を構成し
、各メモリチップＭＯ〜ＭＦの互いに同一の行アドレス
ＲＡＯ行を、画面Ｇ上の複数個の正方形領域ｐ００〜ｐ
ＦＦの内の同一の正方形領域ｐｏｏ−ｐＦＦに対応させ
、全メモリチップＭＯ〜ＭＦの行アドレスＲＡを同時に
指定して書き込むようにしたことを特徴として構成され
る。

〔作　用〕

ピントマツプメモリ１３は、ページモードの動作が可能
な複数個のメモリチップＭ０〜ＭＦにより構成される。

画面Ｇは、複数個の正方形領域Ｐｏｏ−ｐＦＦに分割さ
れ、これら正方形領域ｐｏｏ−ｐＦ’Ｆ’の内の同一の
正方形領域ｐ００〜ｐＦＦが各メモリチップＭ０〜ＭＦ
の互いに同一の行アドレスＲＡＯ行に対応する。

画面Ｇ上の１つの正方形領域ｐｉｊ（ｉ、ｊは１６進表
示のθ〜Ｆ）に対応する書き込み時には、全メモリチッ
プＭ０〜ＭＦについて正方形領域Ｐｉｊに対応する行ア
ドレスＲＡが同時に指定される。

これにより、ビットマツプメモリ１３への書き込みに際
し、各メモリチップＭＯ〜ＭＦはページモードの動作を
行い、行アドレスＲＡの指定回数が削減され、書き込み
の高速化が可能となる。

〔実施例〕

以下、本発明の実施例を図面を参照しつつ説明する。

第５図はグラフィックデイスプレィ装置１の概略の構成
の一例を示すブロック図である。

同図において、図形データ格納部２には、図示しないホ
ストコンピュータから送られてきた図形データや内部で
発生した図形データなどが、データリストやプログラム
などの形式で格納される。

図形データ解析部３は、図形データ格納部２内の図形デ
ータを順次解析し、その図形を表示するために必要な画
面上の画素（ドツト）の座標位置データ（画面アドレス
）及び属性データを発生する。図形データ解析部３には
、線や円弧などを描くのに必要なドツトを高速で発生さ
せるＤＤＡ（デジタルディファレンシャルアナライザー
）などが含まれている。

画像メモリ部４は、二次元の仮想的画面であるビットマ
ツププレーン１３を有し、実際に表示すべき図形がこの
仮想的画面に再現される０画像メモリ部４の内容は、そ
の仮想的画面上を走査することによって順次読み出され
、データ列として出力される。

画像メモリ部４からの出力は、表示制御部５によって逐
次アナログ信号に変換され、また必要に応じルックアッ
プテーブルにより色の階調が調整され、ＣＲ７表示部６
により図形として表示される。

これら各部は、記憶素子、論理素子、マイクロプロセッ
サ−１その他の各種ＬＳ　Ｉ、ブラウン管などのハード
ウェア、及び記憶素子に格納されたプログラムなどのソ
フトウェアにより実現されている。また図示は省略した
が、キーボードなどの入力装置、プリンタなどの出力装
置、外部記憶装置なども必要に応じて接続されている。

第３図は画像メモリ部４のブロック図である。

画像メモリ部４は、１６　（＝４Ｘ４）個のＤＲＡＭ（
ダイナミック・ランダムアクセス・メモリ）チップ（以
下、メモリチップと称する）ＭＯｌＭｌ、Ｍ２、・・・
Ｍ９、ＭＡ、、ＭＢ・・・ＭＦで構成されたビットマツ
ププレーン１３、各メモリチップＭ　Ｏ−Ｍ　Ｆに対し
てそれぞれ必要なアドレス指定を行うためのアドレスセ
レクタ（マルチプレクサ）１４、行アドレスＲＡのスト
ローブ信号ＲＡＳを発生するＲＡＳ制御部１５、列アド
レスＣＡのストローブ信号ＣＡＳ・０〜Ｆ（符号末尾の
数字又はアルファベットはメモリチップＭ　Ｏ−Ｍ　Ｆ
との対応を示す０例えば、数字のＯはメモリチップＭＯ
に対する信号であることを示す）を発生するＣＡＳ制御
部１６、及び図形データ解析部３に備わるＤＤＡ３０か
ら入力されるＹアドレスＹＡ９〜０及びＸアドレスＸＡ
９〜０をそれぞれラッチするＹＡレジスタ１７及びＸＡ
レジスタ１Ｂを有している。

本実施例において、第１図に示すように、表示部６の画
面ＧはＸ方向が１０２４ドツト、Ｙ方向も１０２４ドツ
トの正方画面であり、各ドツトの座標位置は、それぞれ
１０ビツトのＸアドレスＸＡ９〜０及びＹアドレスＹＡ
９〜Ｏからなる画面アドレス（ｘ、ｙ）により特定され
る。

アドレスセレクタ１４は、行アドレスＲＡとして、Ｙア
ドレスＹＡ９〜０及びＸアドレスＸＡ９〜０のそれぞれ
上位４ビツトである上位ＹアドレスＹＡ９〜６及び上位
ＸアドレスＸＡ９〜６を割り当て、列アドレスＣＡとし
て、ＹアドレスＹＡ９〜０及びＸアドレスＸＡ９〜０の
それぞれ中位４ビツトである中位ＹアドレスＹＡ５〜２
及び中位ＸアドレスＸＡ５〜２を割り当て、行アドレス
ＲＡ又は列アドレスＣＡを各メモリチップＭＯ〜ＭＦに
対して適切なタイミングで与えるためのアドレスＡ７〜
０（８ピント）を出力する。

ＲＡＳ制御部１５は、全メモリチップＭ０〜ＭＦに対し
てベージモードで動作するよう行アドレスＲＡのストロ
ーブ信号ＲＡＳ　（アクティブロー）を共通に与える。

ＲＡＳ制御部１５には、上位ＹアドレスＹＡ９〜６及び
上位ＸアドレスＸＡ９〜６が入力され、これらアドレス
が変化しないときは、信号ＲＡＳはアクティブの状態に
保持される。

ＣＡＳ制御部１６は、各メモリチップＭ０〜ＭＦの書き
込み時のチップ選択の役割と、選択したメモリチップに
対して列アドレスＣＡのストローブ信号ＣＡＳ・０〜Ｆ
を与える役割を果たすものである。つまり、Ｙアドレス
ＹＡ９〜０及びＸアドレスＸＡ９〜０のそれぞれ下位２
ビツトである下位ＹアドレスＹＡＩ〜０及び下位Ｘアド
レスＸＡ１〜０、及び中位ＸアドレスＸＡ５〜２をデコ
ードし、択一選択したメモリチップに対して信号ＣＡＳ
・０〜Ｆを与える。

次に、メモリチップＭＯ〜ＭＦのアドレスと画面Ｇのド
ツトとの対応付けを第１図及び第２図を参照して説明す
る。なお、本明細書及び図面において、アドレス値は１
０進数で表わす。

第１図はメモリチップと画面Ｇの領域との対応を示す図
である。同図に示すように、各メモリチップＭＯ〜ＭＦ
は、それぞれ２５６行×２５６列のアドレス構成で６４
　ＫＸ　１ビツトの容量を有しており、１アドレスに１
ビツトのデータの書き込みが行えるものである。

上述のように画面アドレス（ｘ、ｙ）を指定するＹアド
レスＹＡ９〜０及びＸアドレスＸＡ９〜０のそれぞれ１
０ビツトを上位４ビツト、中位４ビツト、下位２ビツト
の３群に分けることにより、まず、第１図に示すように
画面Ｇは、６４　Ｘ６４ドツトのマトリクスからなる２
５６個の正方形領域ｐＯＯ〜ｐＦＦに分割され、それぞ
れの上位４ビツトによって１つの正方形領域ｐｉｊ（ｉ
、ｊは１６進表示の０〜Ｆ）が指定されることになる。

それぞれの上位４ビツトは、各メモリチップＭＯ〜ＭＦ
の行アドレスＲＡに割り当てられているので、１つの正
方形領域ｐｉｊは各メモリチップＭ０〜ＭＦの１行に対
応し、１つの正方形領域ｐｉｊに含まれる４０９６　（
＝６４ｘ６４）　　ドツト分のデータは、１６個のメモ
リチップＭＯ〜ＭＦにそれぞれ２５６ドツト分ずつ収め
られる。

例えば、画面アドレス（５０，９００）では、正方形領
域ＰＥＯが指定され、全メモリチップＭＯ〜ＭＦのｒ２
２４」行（１６進表示の２０番目の行）に対する行アド
レス指定が行われ、その後、信号ＣＡＳ・０〜Ｆによっ
ていずれかのメモリチップＭＯ〜ＭＦが指定され、所定
の列にデータが書き込まれる。

次に、第２図に示すように、ＹアドレスＹＡ９〜Ｏ及び
ＸアドレスＸＡ９〜０の中位４ビツトにより、１つの正
方形領域Ｐｉｊをさらに２５６等分割した４×４ドツト
の正方形区画ｑｉｊ（ｉ、ｊは１６進表示の０〜Ｆ）の
１つが指定されることになる。それぞれの中位４ビツト
は各メモリチップＭ０〜ＭＦの列アドレスＣＡに割り当
てられているので、１つの正方形区画ｑｉｊは、各メモ
リチップＭ　Ｏ−Ｍ　Ｆの１アドレスに対応する。

したがって、ＹアドレスＹＡ９〜０及びＸアドレスＸＡ
９〜０のそれぞれの上位及び中位ビットにより、各メモ
リチップＭＯ〜ＭＦのアドレスが特定される。なお、以
下の説明では、メモリチップにおけるアドレスを画面ア
ドレスと区別するため、チップアドレスと称する。

第２図に示すように、画面Ｇ上の２５６個の正方形領域
ｐｏｏ−ｐＦＦのそれぞれには、メモリチップＭＯ〜Ｍ
Ｆのそれぞれが、各正方形区画ｑｉｊ内の１６個のドツ
トの中の１つのドツトが択一的に対応するよう割り当て
られている。即ち、画面アドレス（０，０）からはＸ方
向に沿って、メモリチップＭＯ１Ｍ１、Ｍ２、ＭＢ・・
・の順に、画面アドレス（０，１）からはＸ方向に沿っ
て、メモリチップＭ４、Ｍ５、ＭＣ、Ｍ７・・・の順に
、画面アドレス（０，２）からはＸ方向に沿って、メモ
リチップＭ８、Ｍ９、ＭＡ、ＭＢ・・・の順に、画面ア
ドレス（０，３）からはＸ方向に沿って、メモリチップ
ＭＣ，ＭＤＳＭＥ、ＭＦ・・・の順に、それぞれ割り当
てられ、これら“４行の割性当てはＹ方向に沿って繰り
返される０例えば、画面アドレス（２，３）、（２，７
）には、同一のメモリチップＭＥが割り当てられている
。ただし、ここでの画面アドレスは、ＸアドレスＸＡ９
〜０及びＹアドレスＹＡ９〜０のそれぞれの中イ立４ビ
ット及び下位２ビツトからなる６ビツト（ＸＡ５〜０及
びＹＡ５〜０）が対応している。

また、第２図において丸印が付されているドツトは、デ
ータＤＷが書き込まれ、表示部６の画面Ｇ上で視覚可能
なように描画されていることを示す、つまり、図を正方
形領域ＰＯＯとすれば、メモリチップＭＯ，Ｍ４、ＭＢ
、ＭＣのそれぞれの行アドレスＲＡが「０」である行に
おいて、列アドレスＣＡが「０」、「１６」、「３２Ｊ
・・・というように１６列毎にデータＤＷが書き込まれ
ていることになる。

次に、上述のように構成された画像メモリ部４の動作に
ついて、第１図乃至第４図を参照しつつ説明する。

第４図は、第３図に示すメモリチップＭＯ〜ＭＦの書き
込みのタイミングを表したタイミング図である。

例として、画面Ｇの左端に下端から上端まで連なる１本
の縦線を描く場合、つまり、第１図に示す画面Ｇの左列
の正方形領域ｐｉＯ（ｉは１６進表示の０−Ｆ）の全て
について、その左端１列のドツト（第２図において丸印
が付されたドツト）を描画する場合の動作について説明
する。

この場合に、ＤＤＡ３０には、始点座標位置データ、終
点座標位置データ、及び直線図形を表すコードデータか
らなる図形データが与えられ、ＤＤＡ３０からは、画面
アドレス（０，Ｏ）から（０，１０２３）までＹ方向に
沿って並ぶ描画すべきドツトの画面アドレス（ｘ、ｙ）
が、（０゜０）、（０，１）、（０，２）、（０，３）
・・・の順に図外のクロック信号に同期して順次出力さ
れ、ＹＡレジスタ１７及びＸＡレジスタ１８で一定期間
保持される。

まず、画面アドレス（０，Ｏ）、２進表示で（００００
００００００，００００００００００）で指定されるド
ツトは、正方形領域ｐ００内にあり、このドツトに対す
る書き込みを行うため、アドレスセレクタ１４は、画面
アドレス（０，Ｏ）のＹ、Ｘそれぞれの上位４ビツトを
合わせた（００００００００Ｂ）をチップアドレスＡ７
〜０（行アドレスＲＡ）として出力する。なお、第４図
にはアドレスＡ７〜０Φタイミングに合わせて上側に２
進表示によるアドレスＡ７〜Ｏの内容、下側に書き込み
対象ドツトの画面アドレス（Ｘ、Ｙ）を付記している。

第４図に示すサイクル■でＲＡＳ！１Ｈ１１部１５の出
力する信号ＲＡＳがアクティブとなって、（０００００
０００Ｂ）のチップアドレスＡ７〜Ｏが行アドレスＲＡ
として全メモリチップＭＯ〜ＭＦに与えられる。これに
より、全メモリチップＭ０〜ＭＦにおいて正方形領域ｐ
ｏＯに対応する同一の行（０）が選択される。

サイクル■では、アドレスセレクタ１４は、選択肢入力
を切り替えて画面アドレス（０，０）のＹ及びＸのそれ
ぞれの中位４ビツトを合わせた（００００００００Ｂ）
のチップアドレスＡ７〜０を列アドレスＣＡとして出力
する。

ＣＡＳ制御部１６は、画面アドレス（０，Ｏ）のＸの中
位ビットと下位ビット、及びＹの下位ビットに基づいて
、第２図のように当該ドツトに割り当てられたメモリチ
ップＭＯをアクセスするｆ言分ＣＡＳ　−０を出力する
。この信号ＣＡＳ・０に同期して、メモリチップＭＯの
みが、アドレス指定された行（０）列（０）のチップア
ドレスに１番目のドツトに対するデータＤＷの書き込み
を行う。

画面アドレス（０，０）に続く画面アドレス（０，１）
、（０，２）、（０，３）・・・（０，６３）について
は、同じ正方形領域Ｐ００にあり、上述のように各メモ
リチップＭＯ〜ＭＦにおいて、画面アドレス（０，０）
と同じ行が対応するので、行アドレスＲＡの指定サイク
ルは設けられず、各メモリチップＭ　Ｏ−Ｍ　Ｆではペ
ージモードの動作が行われる。つまり、アドレスセレク
タ１４は、選択肢人力を切り替えることなく列アドレス
ＣＡとなるチップアドレスＡ７〜０を出力し、信号ＲＡ
Ｓのアクティブ状態も持続され、順次列アドレスＣＡを
指定する動作が行われる。

即ち、サイクル■では、メモリチップＭ４をアクセスす
るためＣＡＳ・４がアクティブとなり、サイクル■では
、ＣＡＳ・８によりメモリチップＭ８が、サイクル■で
は、ＣＡＳ−ＣによりメモリチップＭＣがそれぞれアク
セスされ、メモリチップＭ４、Ｍ８、ＭＣの行（０）列
（０）のチップアドレスにデータＤＷが順次書き込まれ
る。

同様にして、サイクル■及びサイクル■ではメモリチッ
プＭＯ及びＭ４の行（０）列（１６）のチップアドレス
にデータＤＷが順次書き込まれる。

ページモードの動作では、通常の書き込み（ライト）モ
ードの動作のように１アクセス毎に行アドレスＲＡを指
定する必要がなく、１ドツト当たりの書き込み時間を短
縮することができる。

次の正方形６ＩＭｉｐＩＯの画面アドレス（０，６４）
、つまり、６５番目のドツトに対する書き込みに移ると
きには、前の６４個のドツトのときとは画面アドレス（
ｘ、ｙ）の上位ビットが異なるので、各メモリチップＭ
０〜ＭＦに対して新たな行（１６）を指定しなければな
らない。

そこで、ＲＡＳ制御部１５は信号ＲＡＳを一旦非アクチ
イブとし、サイクル■で、アドレスセレクタ１４は、再
び画面アドレス（０，６４）の上位４ビツトを合わせた
（０００１００００Ｂ）のチップアドレスＡ７〜０を行
アドレスＲＡとして出力し、ＲＡＳ制御部１５は信号Ｒ
ＡＳをアクティブとし、各メモリチップＭＯ〜ＭＦに対
して行アドレスＲＡを指定しなおす。

サイクル■では、サイクル■と同様にメモリチップＭＯ
がアクセスされ、その行（１６）列（０）のチップアド
レスにデータＤＷが書き込まれる。

このように６４ドツト毎に１回の行アドレス指定を行う
書き込み動作が繰り返され、１６番目の正方形領域ｐＦ
ｏの画面アドレス（０，１０２３）のドツトまでの１０
２４個のドツトに対してページモードによる書き込みが
行われる。

上述の実施例によると、第２図に示すように、画面Ｇ上
の２５６個の正方形領域ｐｏｏ−ｐＦＦ’を分割した正
方形区画ｑｉｊ内の１６個のドツトの中の１つのドツト
が、メモリチップＭ０〜ＭＦの１つに対して択一的に対
応するよう割り当てられているので、連続するドツトを
描画する場合において、同一のメモリチップへの書き込
みは４ドツトに１回の割合で行われることになる。した
がって、列アドレスＣＡを指定するストローブ信号ＣＡ
Ｓ−０−Ｆの１ドツト当たりの周期、つまり、全体とし
ての１ドツト当たりの書き込み周期を、ページモードサ
イクルでの１チツプに対する１ドツトの書き込み周期の
４分の１に設定することができる。つまり、ビットマツ
ププレーン１３では、ページモードによる書き込みが行
われるので、書き込み速度は従来に比して約２倍となる
。

上述の実施例においては、画面Ｇの６４Ｘ６４ドツトの
正方形領域ｐｉｊ　（マトリクス）を各メモリチップＭ
Ｏ〜ＭＦの１行アドレス指定に対応させる例について説
明したが、マトリクスの大きさ及び形状を、用いるメモ
リチップのアドレス構成に合わせて変更することができ
る。また、画面のドツト構成をマトリクスの整数倍構成
とする必要はない。

上述の実施例においては、１６個のメモリチップＭＯ〜
ＭＦによってビットマツプブレーン１３を構成した例に
ついて説明したが、例えば３×３個や４×５個など他の
メモリチップ構成のビットマツプブレーン１３に対して
も同様に適用可能でる。またビットマツプブレーン１３
の構成に応じて、ＲＡＳ制御部１５やＣＡＳ＠御部１６
の構成を種々変更することができる。

上述の実施例においては、メモリチップは１アドレス１
ビツトの容量を有するものとして説明したが、例えば１
アドレス４ビツト、１アドレス１バイトなどの容量を有
するメモリチップでビットマツプブレーン１３を構成し
た場合にも同様に通用可能である。

上述の実施例において、各部の構成及び各種信号のタイ
ミングや構成は、上述した以外に種々追加又は変更する
ことが可能であ゛る。

〔発明の効果〕

本発明によると、複数個のメモリチップにより構成され
たビットマツプメモリに対し、ページモードによる書き
込み動作が可能となり、高速にデータを書き込むことが
できる。

【図面の簡単な説明】

第１図は本発明に係るビットマツプメモリのメモリチッ
プと画面領域との対応を示す図、第２図はメモリチップ
と画面ドツトとの対応を示す図、 第３図は画像メモリ部のブロック図、 第４図はメモリチップの書き込み動作を示すタイミング
図、 第５図は本発明に係るグラフィックデイスプレィ装置の
ブロック図である。 図において、 １３はビットマツプブレーン（ビットマツプメモリ）、 Ｇは画面 ＭＯ〜ＭＦはメモリチップ、 ｐｏｏ−ｐＦＦは正方形領域、 ＲＡは行アドレスである。 ！Ｌ　画面 メモリチップと画面領域との対応を示す図第１図

Claims (1)

【特許請求の範囲】
1. （１）ページモードによる動作が可能な複数個のメモリ
   チップ（Ｍ０〜ＭＦ）を用いてビットマップメモリ（１
   ３）を構成し、 各メモリチップ（Ｍ０〜ＭＦ）の互いに同 一の行アドレス（ＲＡ）の行を、画面（Ｇ）上の複数個
   の正方形領域（ｐ００〜ｐＦＦ）の内の同一の正方形領
   域（ｐ００〜ｐＦＦ）に対応させ、 全メモリチップ（Ｍ０〜ＭＦ）の行アドレ ス（ＲＡ）を同時に指定して書き込むようにした ことを特徴とするビットマップメモリの書き込み方式。