JPH04260949A - メモリ読み出し装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えば、ワード単位
でアクセスする計算機システムの記憶装置において、異
なるワードに含まれるビットを一回のアクセスで読み出
すメモリ読み出し装置に関するものである。

【０００２】

【従来の技術】図４は従来の計算機システムにおける記
憶装置の構成を示すもので、便宜上１ワードを１６ビッ
ト、全体で１メガワードの記憶容量を持つものを示して
いる。図４において１はメモリ素子で、例えば三菱電機
株式会社Ｍ５Ｍ４１０００ＡＰのようなダイナミックメ
モリである。２ｂは記憶装置の各部に制御信号を供給す
るタイミング発生回路、３ｂは２０ビットのアドレス情
報からメモリ素子１に与える１０ビットのアドレス情報
を生成するアドレス生成回路、３０はデータセレクタで
、Ｓ端子がローレベル（以後Ｌレベル）の時、Ａ端子へ
の入力信号がＹ端子に出力され、Ｓ端子がハイレベル（
以後Ｈレベル）の時、Ｂ端子への入力信号がＹ端子へ出
力されるものである。４ｂはメモリ素子１からの読み出
しデータを保持する読み出しデータレジスタ、４０は読
み出しデータレジスタ４ｂを構成するエッジトリガー方
式のフリップフロップで、ＣＫ端子がＬレベルからＨレ
ベルに遷移した時、Ｄ端子への入力が取り込まれてＱ端
子へ出力されるものである。

【０００３】図５は図４で示した記憶装置の制御タイミ
ングを示したものである。図５のＡ０−９はメモリ素子
１のＡ０−９端子、ＳＥＬ、ＲＡＳ、ＣＡＳはタイミン
グ発生回路２ｂの出力信号を示したものである。この記
憶装置の図５に示す動作については当業者には周知のも
のである。

【０００４】

【発明が解決しようとする課題】上記の記憶装置におい
てはワードを構成するビットに対してアドレス情報（Ａ
０−９）、制御信号（ＲＡＳ、ＣＡＳ）がすべて共通に
供給されるため、１回の読み出し動作で特定のワードを
構成するビット列（図４のＤ０〜Ｄ１５）しか読み出せ
なかった。従って、読みたいビットが異なるワードに分
散していた場合には、それぞれ異なるメモリ素子１に割
り当てられていたとしても図５に示す動作を分散してい
るワードの数だけ繰り返す必要があった。

【０００５】本発明は上記のような問題点を解消するた
めになされたもので、指定したワードを構成するビット
を１回で読み出す従来の機能に加えて、異なるワードに
属するがそれぞれ異なるメモリ素子１に割り当てられて
いる複数のビットを１回のアクセスで読み出すことので
きる記憶装置を得ることを目的としている。

【０００６】

【課題を解決するための手段】この発明にかかわるメモ
リ読み出し装置は、各メモリ素子に共通の行アドレスを
与える共通手段と、各メモリ素子に独立した列アドレス
を与える独立手段を備えるとともに、読み出しレジスタ
を構成する個々のフリップフロップに独立した制御信号
を与える読み出し手段を備えたものである。

【０００７】

【作用】この発明における共通手段は、各メモリ素子に
共通の行アドレスを与え基礎となるワードアドレスを特
定する。また、各メモリ素子に独立した列アドレスを与
える独立手段は基礎となるワードアドレスからの偏位を
示すとともに、ワードを構成するメモリ素子の一部のみ
を指定し、特定のメモリ素子からデータを読み出すこと
を可能にする。また、読み出しレジスタを構成する個々
のフリップフロップに独立した制御信号を与える読み出
し手段は前記共通手段と独立手段によって指定されたメ
モリ素子のデータを読み出して保持し、他のメモリ素子
が指定されているときにそのデータが破壊されないよう
にする。

【０００８】

【実施例】以下、この発明の一実施例を図について説明
する。図１は本発明に基づく実施例の構成を示すもので
、便宜上１ワードを１６ビット、全体で１メガワードの
記憶容量を持つものを示している。ただし、本発明はワ
ードの大きさ、記憶装置の容量等に制限を受けたり、加
えたりするものではない。図１において１はメモリ素子
で、例えば三菱電機株式会社Ｍ５Ｍ４１０００ＡＰのよ
うなダイナミックメモリである。２ａは記憶装置の各部
に制御信号を供給するタイミング発生回路、３ａは２０
ビットのアドレス情報とタイミング発生回路２ａからの
モード信号からメモリ素子１に与える１０ビットのアド
レス情報を生成するアドレス生成回路、４ａはメモリ素
子１からの読み出しデータを保持する読み出しデータレ
ジスタ、４０は読み出しデータレジスタ４ａを構成する
エッジトリガー方式のフリップフロップで、ＣＫ端子が
ＬレベルからＨレベルに遷移した時、Ｄ端子への入力が
取り込まれてＱ端子へ出力されるものである。アドレス
生成回路３ａの詳細は省略するが、タイミング発生回路
２ａからのＭ０ＤＥ　　ＯＵＴ信号にしたがってＡＤＲ
０−１９の入力信号を加工してＡ０−９の信号を生成す
る機能、具体的には、ＭＯＤＥ　　ＯＵＴ＝「行アドレ
ス」の時にはＡ０−９にＡＤＲ１０−１９を出力し、Ｍ
ＯＤＥ　　ＯＵＴ＝「列アドレス＋Ｓ」の時にはＡＤＲ
０−９にＳを加算した値をＡ０−９に出力する機能を持
つ。ここでＳは後述するが任意の整数値をとることがで
きる。

【０００９】次に動作について説明する。図２はその動
作の一例を示す制御タイミングである。図において、Ｓ
０、Ｓ１、…、Ｓ１５は各ビットにおいて変化したＳの
値を示している。まず、時刻ｔ１にタイミング発生回路
２ａはＭＯＤＥ　　ＯＵＴに各メモリ素子１に共通の「
行アドレス」を出力し、アドレス生成回路３ａに行アド
レスを出力することを指示する。たとえば、行アドレス
＝３２とすると「３２」が出力される。一定時間後、時
刻ｔ２にタイミング発生回路２ａはＲＡＳ信号を発生し
メモリ素子１に共通の行アドレス「３２」を取り込ませ
る。以上が共通手段の動作である。

【００１０】次に、独立手段について説明する。まず、
０ビット目について説明する。時刻ｔ３にタイミング発
生回路２ａはＭＯＤＥ　　ＯＵＴに「列アドレス＋Ｓ」
を出力し、アドレス生成回路３ａに列アドレス＋Ｓを出
力することを指示する。たとえば、列アドレス＝６４、
Ｓ０＝１とすると列アドレス＋Ｓ０＝６５となりＭＯＤ
Ｅ　　ＯＵＴは「６５」を出力する。一定時間後、時刻
ｔ４にタイミング発生回路２ａはＣＡＳ０信号を発生し
０ビット目のメモリ素子１に列アドレス「６５」を取り
込ませる。これが、０ビット目のメモリ素子に対する独
立手段の動作である。さらに一定時間後、ｔ５にはメモ
リ素子１のデータ出力ＤＯ端子に指定されたアドレスの
データ（すなわち、行アドレス＝３２、列アドレス＝６
５のデータ）が出力されるので、ＣＡＳ０信号を取り下
げ、同時に読み出しデータレジスタ４ａを構成する０ビ
ット目のフリップフロップ４０にデータを書きこむ。以
上が、０ビット目に対する読み出し手段の動作である。

【００１１】次に、１ビット目以降について説明する。 １ビット目以降も同様にＳの値をかえながらｔ３〜ｔ５
の制御を繰り返して必要なビットを読み出す。このとき
ＳはＭＯＤＥ　　ＯＵＴ信号により各ビットごとに値を
変えることができる。たとえば１ビット目のＭＯＤＥ　
　ＯＵＴの列アドレス＝６４、Ｓ１＝２とすると出力は
「６６」となり行アドレス＝３２、列アドレス＝６６の
を読み出すことになる。２〜１５ビット目についても同
様にＳの値を変えることにより異なるアドレスのビット
が読み出せることになる。そして最後にＲＡＳ信号を取
り下げて一連のアクセスを終了する。

【００１２】図３は別の動作の一例を示す制御タイミン
グである。この例では、時刻ｔ１から時刻ｔ３までは図
２の動作と同じであるが、時刻ｔ３で発行するＭＯＤＥ
　　ＯＵＴはＳが０の「列アドレス＋Ｓ」とする。時刻
ｔ４ではすべてのＣＡＳ信号、すなわちＣＡＳ０と１５
まですべてを発行する。こうすることで、図５に示す従
来のメモリアクセスを行うことが可能である。このよう
に図２と図３で示した動作の切り替えは、図１に示した
モード指定信号（ＭＯＤＥ　　ＩＮ）により行うことが
できる。モード指定信号はプログラム等により指定され
る信号であり、通常のワード単位のアクセスならモード
指定信号をオフにしておき、利用者が、ワードをまたが
ったアクセスをしたいときには、モード指定信号をオン
にしておけばよい。また、Ｓの値を各ビットごとにどう
指定するかもプログラムにより指定すればよく、このＳ
の値をこのモード指定信号を用いて指定してもよい。た
とえば１０番地の０〜７ビット目と１１番地の８〜１５
ビット目を同時に読み出しレジスタ４ａに読み出したい
場合、Ｓは、００００００００１１１１１１１１の値を
とればよく、これをプログラムにより指定しタイミング
発生回路２ａに伝えればよい。

【００１３】なお、上記実施例では、行アドレスを指定
し、その後列アドレスを指定する場合を示したが、列ア
ドレスを共通に指定し、行アドレスを独立に指定する場
合でもよい。この点で、請求項１記載の発明における行
と列概念はいれかわってもかまわないものである。

【００１４】また、上記実施例では、ワード単位のアク
セスの場合を示したが、バイト単位、ニブル単位、その
他の単位でもかまわない。

【００１５】また、上記実施例では、行アドレス、列ア
ドレスという言葉を用いているが、ＲＡＳ、ＣＡＳと言
われる場合でもよいし、また、その他の行情報あるいは
列情報を示すものであればよい。

【００１６】

【発明の効果】以上のように、この発明によればメモリ
素子と読み出しレジスタに独立した制御信号を供給でき
るので、１回のアクセスでメモリ素子ごとに異なるビッ
トを読み出すことができる効果がある。この効果は、ソ
フトウェアの負担を軽減するとともに、メモリアクセス
に要する時間を短縮する効果もある。

【図面の簡単な説明】

【図１】本発明に基づく実施例の構成を示す構成図。

【図２】動作の一例を示すタイミング図。

【図３】本発明に基づく実施例の他の動作の一例を示す
タイミング図。

【図４】従来の計算機システムにおける記憶装置の構成
を示す構成図。

【図５】図４で示した記憶装置の制御タイミングを示し
たタイミング図。

【符号の説明】

１　　メモリ素子 ２ａ　　タイミング発生回路 ３ａ　　アドレス生成回路 ４ａ　　読み出しデータレジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　以下の要素を有するメモリ読み出し装
   置（ａ）配列された複数ビットから構成され、行情報と
   列情報を指定することにより各ビットの内容が読み出せ
   るメモリ素子を複数個備えたメモリ、（ｂ）各メモリ素
   子に共通の行情報を供給する共通手段、（ｃ）共通手段
   により各メモリ素子に共通の行情報が供給されているあ
   いだ、それぞれのメモリ素子に対して、順に独立の列情
   報を供給する独立手段、（ｄ）共通手段と独立手段によ
   り供給された行情報と列情報により指定された各メモリ
   素子の各ビットを読み出し手段。