JP2576805Y2 - 楽音生成用ｌｓｉ - Google Patents

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】本考案は、音源ブロックとそれを
制御するマイクロコンピュータ部が同一チップ内に内蔵
された楽音生成用ＬＳＩに係り、更に詳しくは、音源ブ
ロックによるＬＳＩ外部に接続された波形メモリのアク
セス、及びマイクロコンピュータ部によるＬＳＩ外部に
接続されたデータ用メモリ又はワークメモリのアクセス
を制御するための技術に関する。

【０００２】

【従来の技術】従来、電子楽器システムなどの楽音生成
装置では、鍵盤やスイッチ等の操作状態の検出、及びそ
れらの操作状態に基づく楽音生成指示は汎用のマイクロ
コンピュータで行われ、実際の楽音波形の生成は専用の
音源ＬＳＩで行われていた。

【０００３】そして、音源ＬＳＩによる波形生成方式と
して、その外部に接続された波形メモリから読み出した
波形に、フィルタ等の演算処理を施して楽音波形を生成
する方式が多く採用されている。

【０００４】図５は、従来例の構成図である。マイクロ
コンピュータ５０３は、プログラムＲＯＭは内蔵してい
るが、自動演奏データなどが格納されるデータ用ＲＯＭ
５０４、及び発音制御データなどが格納されるワークＲ
ＡＭ５０５は、データバス５１１及びアドレスバス５１
２を介して、マイクロコンピュータ５０３のＬＳＩの外
部に接続される。

【０００５】マイクロコンピュータ５０３は、スイッチ
５０２の操作状態によって決定される楽音を鍵盤５０１
の押鍵に応じて発生させるように、データバス５１１及
びアドレスバス５１２を介して、マイクロコンピュータ
５０３の外部に接続される音源ＬＳＩ５０７を制御す
る。

【０００６】音源ＬＳＩ５０７は、ＰＣＭ波形ＲＯＭ５
０６から、ＰＣＭ波形データを、マイクロコンピュータ
５０３から指示された音階に応じた歩進速度で読み出
し、それに対して信号処理を施して得られる楽音波形を
生成し出力する。

【０００７】音源ＬＳＩ５０７から出力された楽音波形
は、Ｄ／Ａ変換器５０８でアナログ楽音信号に変換さ
れ、アンプ５０９で増幅された後、スピーカ５１０から
放音される。

【０００８】

【考案が解決しようとする課題】近年、ＬＳＩ技術の発
達により、１チップのＬＳＩ上にマイクロコンピュータ
部と音源ブロックを始めとする複数の機能ブロックを集
積することが可能になってきた。

【０００９】その場合でも、データ用メモリ、ワークメ
モリ、及び波形メモリなどの大容量のメモリはＬＳＩに
内蔵できないため、それらはＬＳＩの外部に接続される
形態が採用される。

【００１０】ここで、音源ブロックは一定周期毎に正確
に波形メモリをアクセスする必要があり、一方、マイク
ロコンピュータ部はプログラムの動作に応じた任意のタ
イミングでデータ用メモリやワークメモリをアクセスす
る必要がある。従って、マイクロコンピュータ部と音源
ブロックを単純に１チップに集積化しただけでは、波形
メモリをアクセスするバスとデータ用メモリ又はワーク
メモリをアクセスするバスが独立して必要になって、Ｌ
ＳＩのピン数が非常に多くなってしまう。その結果、Ｌ
ＳＩの製造コストの上昇、実装コストの上昇、及び装置
の大型化を招いてしまうという問題点を有している。

【００１１】本考案の課題は、音源ブロックが外部の波
形メモリをアクセスする動作と、マイクロコンピュータ
部が外部のデータ用メモリ又はワークメモリをアクセス
する動作を、少ないピン数で実現することにある。

【００１２】

【課題を解決するための手段】本考案は、集積回路の外
部にデータバス及びアドレスバスを介して接続される波
形メモリなどの第１種の記憶手段とデータ用メモリ又は
ワークメモリなどの第２種の記憶手段をアクセスしなが
ら楽音波形の生成を行う楽音生成用ＬＳＩを前提とす
る。

【００１３】そして、まず、集積回路内に集積され、楽
音波形を生成し、少なくとも第１種の記憶手段をアクセ
スし、そのアクセス時に、所定周期毎に、その所定周期
と同じかそれより短い連続する少なくとも集積回路の処
理サイクル（基本動作サイクル又はメモリアクセスサイ
クルなど）の２サイクルの間第１種の記憶手段をアクセ
スする同じアドレスを出力する楽音波形生成手段を有す
る。

【００１４】次に、上述の集積回路内に集積され、入力
される演奏情報に従って楽音波形生成手段を制御し、第
２種の記憶手段をアクセスし、そのアクセス時に、処理
サイクルの連続しない１サイクルの間第２種の記憶手段
をアクセスするアドレスを出力する演奏情報制御手段を
有する。

【００１５】そして、次のようなアクセス制御手段を有
する。即ち、このアクセス制御手段は、上述の集積回路
内に集積され、演奏情報制御手段から第２種の記憶手段
をアクセスするアドレスが出力されている処理サイクル
において、その第２種の記憶手段をアクセスするアドレ
スをアドレスバスに出力すると共に、演奏情報制御手段
と第２種の記憶手段の間でデータバスを介してデータの
転送を行わせる。また、このアクセス制御手段は、楽音
波形生成手段から第１種の記憶手段をアクセスする同じ
アドレスが出力されている前述した連続する少なくとも
２処理サイクルのうちの１サイクルであって演奏情報制
御手段から第２種の記憶手段をアクセスするアドレスが
出力されていない処理サイクルにおいて、その第１種の
記憶手段をアクセスするアドレスをアドレスバスに出力
すると共に、楽音波形生成手段と第１種の記憶手段にデ
ータバスを介してデータの転送を行わせる。

【００１６】

【作用】楽音波形生成手段は、所定周期毎に、その所定
周期と同じかそれより短い連続する少なくとも２処理サ
イクルの間第１種の記憶手段をアクセスする同じアドレ
スを重複して出力する。

【００１７】一方、集積回路内に集積される演奏情報制
御手段は、第２種の記憶手段をアクセスする場合、処理
サイクルの連続しない１サイクルの間だけ第２種の記憶
手段をアクセスするアドレスを出力する。

【００１８】アクセス制御手段は、任意の１処理サイク
ルの間だけ演奏情報制御手段からのアドレスを受け付け
て演奏情報制御手段と第２種の記憶手段の間でデータの
転送を行わせたとしても、楽音波形生成手段に対して、
上記処理サイクル以外のサイクルで、上記処理サイクル
において楽音波形生成手段から出力されているアドレス
と同じアドレスを受け付けることができ、そのアドレス
に基づいて楽音波形生成手段と第１種の記憶手段にデー
タの転送を行わせることができる。

【００１９】従って、楽音波形生成手段は、波形メモリ
などの特定の第１種の記憶手段を上述の所定周期毎に正
確にアクセスすることができ、かつ、演奏情報制御手段
は、データ用メモリ又はワークメモリなどの第２種の記
憶手段を任意のタイミングでアクセスすることができ
る。

【００２０】

【実施例】以下、図面を参照しながら本考案の実施例に
つき詳細に説明する。 ＜実施例の構成＞ 図１は、本考案の実施例の全体構成図である。

【００２１】破線で囲まれた部分が１チップのＬＳＩ１
２４である。マイクロコンピュータ部１０３は、プログ
ラムＲＯＭを内蔵しており、それに内蔵されたプログラ
ムに従って、データバス１１２及びアドレスバス１１３
を介してＬＳＩ外部に接続される、例えば自動演奏デー
タが格納されるデータ用ＲＯＭ１０４又は発音制御デー
タが格納されるワークＲＡＭ１０５をアクセスしなが
ら、スイッチ１０２の操作状態によって決定される楽音
を鍵盤１０１の押鍵に応じて発生させるように音源ブロ
ック１０８を制御する。

【００２２】音源ブロック１０８は、データバス１１２
及びアドレスバス１１３を介してＬＳＩ外部に接続され
るＰＣＭ波形ＲＯＭ１０６から、ＰＣＭ波形データを、
マイクロコンピュータ部１０３から指示された音階に応
じた歩進速度で読み出し、それに対して信号処理を施し
て得られる楽音波形を生成し出力する。

【００２３】音源ブロック１０８から出力された楽音波
形は、Ｄ／Ａ変換器１０９でアナログ楽音信号に変換さ
れ、アンプ１１０で増幅された後、スピーカ１１１から
放音される。

【００２４】ここで、マイクロコンピュータ部１０３に
よってアクセスされるデータ用ＲＯＭ１０４及びワーク
ＲＡＭ１０５、並びに音源ブロック１０８によってアク
セスされるＰＣＭ波形ＲＯＭ１０６は、データバス１２
２及びアドレスバス１２３を共有している。そして、マ
イクロコンピュータ部１０３によるデータ用ＲＯＭ１０
４又はワークＲＡＭ１０５のアクセスと、音源ブロック
１０８によるＰＣＭ波形ＲＯＭ１０６のアクセスの間の
競合の制御は、メモリコントローラ１０７が行う。

【００２５】マイクロコンピュータ部１０３がデータ用
ＲＯＭ１０４又はワークＲＡＭ１０５をアクセスする場
合には、アドレス信号ＣＡＤがメモリコントローラ１０
７からアドレスバス１２３に出力され、アクセスデータ
はデータバス１２２を介して授受される。

【００２６】一方、音源ブロック１０８がＰＣＭ波形Ｒ
ＯＭ１０６をアクセスする場合は、アドレス信号ＷＡＤ
がメモリコントローラ１０７からアドレスバス１２３に
出力され、ＰＣＭ波形ＲＯＭ１０６から読み出されたＰ
ＣＭ波形データは、波形データＷＤＴとして、データバ
ス１２２からメモリコントローラ１０７を介して音源ブ
ロック１０８に転送される。

【００２７】図２は、図１のメモリコントローラ１０７
の回路構成図である。デコーダ２０４は、マイクロコン
ピュータ部１０３からのアドレス信号ＣＡＤが、マイク
ロコンピュータ部１０３に内蔵されているメモリ部を指
定している場合にはデコーダ出力ＤＥＣＯをハイレベル
にし、ＬＳＩ外部に接続されるデータ用ＲＯＭ１０４又
はワークＲＡＭ１０５を指定している場合にはデコーダ
出力ＤＥＣＯをローレベルにする。

【００２８】セレクタ２０６は、デコーダ出力ＤＥＣＯ
がハイレベルの場合には音源ブロック１０８からのアド
レス信号ＷＡＤを選択し、それをアドレスバス１２３に
アドレス信号ＡＤＲとして出力し、デコーダ出力ＤＥＣ
Ｏがローレベルの場合にはマイクロコンピュータ部１０
３からのアドレス信号ＣＡＤを選択し、それをアドレス
バス１２３にアドレス信号ＡＤＲとして出力する。

【００２９】デコーダ出力ＤＥＣＯは、クロックＣＫＤ
のタイミングでＦＦ（フリップフロップ）２０５にセッ
トされ、制御信号ＩＮＨＢを出力する。アンドゲート２
０２は、制御信号ＩＮＨＢがハイレベルの場合、即ち、
マイクロコンピュータ部１０３がデータ用ＲＯＭ１０４
又はワークＲＡＭ１０５をアクセスしていないときに、
クロックＣＫ１をラッチクロックＲＣＫとして出力し、
このラッチクロックＲＣＫによってデータバス１２２上
のＰＣＭ波形データＤＡＴがＦＦ２０１に取り込まれ
る。

【００３０】更に、ＦＦ２０１から出力される波形デー
タＷＤＴ０は、クロックＣＫ２の基づいてＦＦ２０３に
ラッチされ、波形データＷＤＴとして音源ブロック１０
８に出力される。 ＜実施例の動作原理＞ 上述の構成を有する実施例の動作原理について、まず説
明する。

【００３１】まず、音源ブロック１０８は、通常は、Ｌ
ＳＩの基本動作サイクルの２サイクルずつＰＣＭ波形Ｒ
ＯＭ１０６をアクセスする同じアドレス信号ＷＡＤをメ
モリコントローラ１０７に重複して指定する。メモリコ
ントローラ１０７は、この２基本動作サイクルずつ同じ
アドレス信号ＷＡＤをアドレス信号ＡＤＲとしてアドレ
スバス１１３に順次出力する。そして、メモリコントロ
ーラ１０７は、上述の２基本動作サイクルずつ同じアド
レス信号ＡＤＲに対応してＰＣＭ波形ＲＯＭ１０６から
データバス１１２に出力される２基本動作サイクルずつ
同じＰＣＭ波形データＤＡＴのうち、何れか一方のサイ
クルのデータを選択し、それを波形データＷＤＴとして
音源ブロック１０８に出力する。

【００３２】一方、マイクロコンピュータ部１０３は、
上述の動作中における任意のタイミングで、１基本動作
サイクルの間、データ用ＲＯＭ１０４又はワークＲＡＭ
１０５をアクセスするアドレス信号ＣＡＤをメモリコン
トローラ１０７に出力する。この場合、メモリコントロ
ーラ１０７は、アドレス信号ＣＡＤが指定されたサイク
ルの間のみ、アドレス信号ＷＡＤではなくアドレス信号
ＣＡＤを選択し、それをアドレス信号ＡＤＲとしてアド
レスバス１１３に順次出力する。マイクロコンピュータ
部１０３は、アドレス信号ＣＡＤを出力したサイクルに
おいて、データ用ＲＯＭ１０４又はワークＲＡＭ１０５
との間でデータバス１１２を介して、データを授受す
る。一方、メモリコントローラ１０７は、アドレス信号
ＣＡＤが選択されるサイクルにおいてはデータバス１１
２上のデータＤＡＴを選択せず、アドレス信号ＷＡＤが
選択されるサイクルにおいてのみ、ＰＣＭ波形ＲＯＭ１
０６からデータバス１１２に出力されるＰＣＭ波形デー
タＤＡＴを選択し、それを波形データＷＤＴとして音源
ブロック１０８に出力する。

【００３３】上述のように、本実施例では、マイクロコ
ンピュータ部１０３は任意のサイクルでデータ用ＲＯＭ
１０４又はワークＲＡＭ１０５をアクセスできる。この
場合に、マイクロコンピュータ部１０３は、データ用Ｒ
ＯＭ１０４又はワークＲＡＭ１０５をアクセスする毎
に、必ず内部のプログラムＲＯＭをアクセスするため、
データ用ＲＯＭ１０４又はワークＲＡＭ１０５を連続す
るサイクルでアクセスすることはない。従って、音源ブ
ロック１０８は、連続する２基本動作サイクルのうち少
なくとも一方のサイクルにおいて、必ずＰＣＭ波形ＲＯ
Ｍ１０６をアクセスでき、ＰＣＭ波形データを取得でき
る。

【００３４】このように、本実施例では、データ用ＲＯ
Ｍ１０４、ワークＲＡＭ１０５、及びＰＣＭ波形ＲＯＭ
１０６が共通のデータバス１１２及びアドレスバス１１
３に接続されたもとで、音源ブロック１０８が一定周期
毎に正確に波形メモリをアクセスでき、かつ、マイクロ
コンピュータ部１０３が任意のタイミングでデータ用Ｒ
ＯＭ１０４又はワークＲＡＭ１０５をアクセスできる。 ＜実施例の具体的動作＞ 本実施例の具体的な動作につき、以下に詳細に説明す
る。

【００３５】図３は、本実施例の動作タイミングチャー
トである。図３(a) のクロックＣＫ０は、基本クロッ
ク、図３(b) のクロックＣＫＤ、図３(c) のクロックＣ
Ｋ１、及び図３(d) のクロックＣＫ２は、基本クロック
ＣＫ０を分周したものである。

【００３６】図３(d) に示されるＣＹＣＬは、ＬＳＩの
基本動作サイクルである。マイクロコンピュータ部１０
３及び音源ブロック１０８ともに、この基本動作サイク
ルＣＹＣＬに同期して動作する。

【００３７】図３(f) に示されるＷＡＤは、音源ブロッ
ク１０８が指定するアドレス信号であり、その値は、図
に示されるように、２サイクル毎に変化する。次に、図
４は、マイクロコンピュータ部１０３のメモリマップの
一例を示した図である。

【００３８】アドレス空間は、ページ０からページ２ま
でのアドレス空間からなり、各ページは６４ｋバイトの
空間である。マイクロコンピュータ部１０３が内蔵する
ＲＯＭ、ＲＡＭ、及びレジスタのアドレス空間は、それ
ぞれページ０に存在し、それぞれ、３２ｋバイト、１ｋ
バイト、及び１２８バイトの空間である。

【００３９】一方、ＬＳＩ外部に接続されるワークＲＡ
Ｍ１０５及びデータ用ＲＯＭ１０４の各アドレス空間
は、それぞれ、ページ１及びページ２の各６４ｋバイト
の空間である。

【００４０】今、例えば図３(e) に示されるサイクル２
及びサイクル３のタイミングにおいて、マイクロコンピ
ュータ部１０３がアドレス信号ＣＡＤとしてページ０を
指定している場合には、デコーダ２０４（図２）は、図
３(g) に示されるように、ハイレベルのデコーダ出力Ｄ
ＥＣＯを出力している。

【００４１】この場合には、セレクタ２０６は、上述の
２サイクルの間、音源ブロック１０８からの図３(f) に
示されるアドレスｂを示す同じアドレス信号ＷＡＤを選
択して、それをアドレス信号ＡＤＲとしてアドレスバス
１１３に出力している。

【００４２】図３(g) に示されるサイクル２と３の間ハ
イレベルとなるデコーダ出力ＤＥＣＯは、クロックＣＫ
Ｄに同期した時点ｔ４及びｔ６においてＦＦ２０５に取
り込まれ、この結果、制御信号ＩＮＨＢは、図３(h) に
示されるように、時点ｔ４〜ｔ８までの間ハイレベルと
なる。この期間、アンドゲート２０２はオンとなり、時
点ｔ５とｔ７で入力する図３(c) に示されるクロックＣ
Ｋ１が、図３(i) に示されるように、ラッチクロックＲ
ＣＫとして出力される。

【００４３】ＦＦ２０１は、上述の時点ｔ５とｔ７で入
力するクロックＲＣＫに従って、サイクル２と３の間Ｐ
ＣＭ波形ＲＯＭ１０６からデータバス１１２に出力され
ているＰＣＭ波形データＤＡＴの同じ内容ｄ（ｂ）を、
図３(j) に示されるように、波形データＷＤＴ０として
２回取り込む。従って、ＦＦ２０１には、２回目に取り
込まれたＰＣＭ波形データＤＡＴの内容ｄ（ｂ）が残
る。

【００４４】ＦＦ２０３は、図３(d) に示されるよう
に、連続する２基本動作サイクルＣＹＣＬのうち後半の
先頭でのみ発生するクロックＣＫ２に従って、図３(k)
に示されるように、時点ｔ９において、ＦＦ２０１にラ
ッチされたＰＣＭ波形データＤＡＴの内容ｄ（ｂ）を取
り込み、それを波形データＷＤＴとして音源ブロック１
０８に出力する。

【００４５】次に、例えば図３(e) に示されるサイクル
０及びサイクル１のうち、後半のサイクル１において、
マイクロコンピュータ部１０３がアドレス信号ＣＡＤと
してページ１又は２を指定した場合には、デコーダ２０
４（図２）は、図３(g) に示されるように、サイクル１
の間だけローレベルのデコーダ出力ＤＥＣＯを出力す
る。

【００４６】この場合は、セレクタ２０６は、サイクル
０の間のみ音源ブロック１０８からの図３(f) に示され
るアドレスａを示すアドレス信号ＷＡＤを選択し、サイ
クル１の間はマイクロコンピュータ部１０３からのアド
レス信号ＣＡＤを選択して、それらをアドレス信号ＡＤ
Ｒとしてアドレスバス１１３に出力する。

【００４７】図３(g) に示されるサイクル０でハイレベ
ルとなるデコーダ出力ＤＥＣＯは、クロックＣＫＤに同
期した時点ｔ０においてＦＦ２０５に取り込まれ、この
結果、制御信号ＩＮＨＢは、図３(h) に示されるよう
に、時点ｔ０〜ｔ２までの間ハイレベルとなる。この期
間、アンドゲート２０２はオンとなり、時点ｔ１で入力
する図３(c) に示されるクロックＣＫ１が、図３(i) に
示されるように、ラッチクロックＲＣＫとして出力され
る。

【００４８】ＦＦ２０１は、上述の時点ｔ１で入力する
クロックＲＣＫに従って、サイクル０の間ＰＣＭ波形Ｒ
ＯＭ１０６からデータバス１１２に出力されているＰＣ
Ｍ波形データＤＡＴの内容ｄ（ａ）を、図３(j) に示さ
れるように、波形データＷＤＴ０として１回取り込む。

【００４９】ＦＦ２０３は、図３(d) に示されるクロッ
クＣＫ２に従って、図３(k) に示されるように、時点ｔ
５において、ＦＦ２０１にラッチされたＰＣＭ波形デー
タＤＡＴの内容ｄ（ａ）を取り込み、それを波形データ
ＷＤＴとして音源ブロック１０８に出力する。

【００５０】また、図３(g) に示されるサイクル１でロ
ーレベルとなるデコーダ出力ＤＥＣＯは、クロックＣＫ
Ｄに同期した時点ｔ２においてＦＦ２０５に取り込ま
れ、この結果、制御信号ＩＮＨＢは、図３(h) に示され
るように、時点ｔ２〜ｔ４までの間ローレベルとなる。
この期間、アンドゲート２０２はオフとなり、時点ｔ３
で入力する図３(c) に示されるクロックＣＫ１が、図３
(i) に示されるように阻止され、ラッチクロックＲＣＫ
は出力されない。

【００５１】従って、ＦＦ２０１は、上述の時点ｔ３で
は、サイクル１の間データ用ＲＯＭ１０４又はワークＲ
ＡＭ１０５に関係してデータバス１１２に出力されてい
るデータは取り込まない。

【００５２】しかし、この場合でも、前述したように、
音源ブロック１０８は、サイクル０においてＰＣＭ波形
ＲＯＭ１０６から出力されたＰＣＭ波形データＤＡＴの
内容ｄ（ａ）を取り込むことができる。

【００５３】次に、例えば図３(e) に示されるサイクル
４及びサイクル５のうち、前半のサイクル４において、
マイクロコンピュータ部１０３がアドレス信号ＣＡＤと
してページ１又は２を指定した場合には、デコーダ２０
４（図２）は、図３(g) に示されるように、サイクル４
の間だけローレベルのデコーダ出力ＤＥＣＯを出力す
る。

【００５４】この場合は、セレクタ２０６は、サイクル
５の間のみ音源ブロック１０８からの図３(f) に示され
るアドレスｃを示す同じアドレス信号ＷＡＤを選択し、
サイクル４の間はマイクロコンピュータ部１０３からの
アドレス信号ＣＡＤを選択して、それらをアドレス信号
ＡＤＲとしてアドレスバス１１３に出力する。

【００５５】図３(g) に示されるサイクル４でローレベ
ルとなるデコーダ出力ＤＥＣＯは、クロックＣＫＤに同
期した時点ｔ８でＦＦ２０５に取り込まれ、この結果、
制御信号ＩＮＨＢは、図３(h) に示されるように、時点
ｔ８〜ｔ１０までの間ローレベルとなる。この期間、ア
ンドゲート２０２はオフとなり、時点ｔ９で入力する図
３(c) に示されるクロックＣＫ１が、図３(i) に示され
るように阻止され、ラッチクロックＲＣＫは出力されな
い。

【００５６】従って、ＦＦ２０１は、上述の時点ｔ９で
は、サイクル４の間データ用ＲＯＭ１０４又はワークＲ
ＡＭ１０５に関係してデータバス１１２に出力されてい
るデータは取り込まない。

【００５７】しかし、この場合でも、音源ブロック１０
８は、次に示されるように、サイクル５においてＰＣＭ
波形ＲＯＭ１０６から出力されるＰＣＭ波形データＤＡ
Ｔの内容ｄ（ｃ）を取り込むことができる。

【００５８】即ち、図３(g) に示されるサイクル５でハ
イレベルとなるデコーダ出力ＤＥＣＯは、クロックＣＫ
Ｄに同期した時点ｔ１０においてＦＦ２０５に取り込ま
れ、この結果、制御信号ＩＮＨＢは、図３(h) に示され
るように、時点ｔ１０〜ｔ１２までの間ハイレベルとな
る。この期間、アンドゲート２０２はオンとなり、時点
ｔ１１で入力する図３(c) に示されるクロックＣＫ１
が、図３(i) に示されるように、ラッチクロックＲＣＫ
として出力される。

【００５９】ＦＦ２０１は、上述した時点ｔ１１で入力
するクロックＲＣＫに従って、サイクル５の間ＰＣＭ波
形ＲＯＭ１０６からデータバス１１２に出力されている
ＰＣＭ波形データＤＡＴの内容ｄ（ｃ）を、図３(j) に
示されるように、波形データＷＤＴ０として１回取り込
む。

【００６０】ＦＦ２０３は、図３(d) に示されるクロッ
クＣＫ２に従って、図３(k) に示されるように、時点ｔ
１３において、ＦＦ２０１にラッチされたＰＣＭ波形デ
ータＤＡＴの内容ｄ（ｃ）を取り込み、それを波形デー
タＷＤＴとして音源ブロック１０８に出力する。

【００６１】このように、本実施例では、データ用ＲＯ
Ｍ１０４、ワークＲＡＭ１０５、及びＰＣＭ波形ＲＯＭ
１０６が共通のデータバス１１２及びアドレスバス１１
３に接続されたもとで、音源ブロック１０８が一定周期
毎に正確に波形メモリをアクセスでき、かつ、マイクロ
コンピュータ部１０３が任意のタイミングでデータ用Ｒ
ＯＭ１０４又はワークＲＡＭ１０５をアクセスできる。 ＜他の実施例＞ 以上説明した実施例では、音源ブロック１０８は、２基
本動作サイクルに１回の割合で、ＰＣＭ波形ＲＯＭ１０
６からＰＣＭ波形データを取得するように構成されてい
るが、本考案はこれに限られるものではなく、２サイク
ル以上の複数サイクルに１回の割合で取得するように構
成されてもよい。

【００６２】また、上述の実施例では、基本動作サイク
ルを基準に動作が制御されたが、メモリアクセスサイク
ルを基準に動作が制御されるようにしてもよい。

【００６３】

【考案の効果】本考案によれば、集積回路の外部に共通
のデータバス及びアドレスバスを介して、波形メモリな
どの第１種の記憶手段と、データ用メモリ又はワークメ
モリなどの第２種の記憶手段が接続される構成のもと
で、演奏情報制御手段が第２種の記憶手段を任意のタイ
ミングでアクセスすることを可能とすると共に、楽音波
形生成手段が、所定周期毎に、その所定周期内の複数の
処理サイクルのうち１サイクルで、その周期に対応する
第１種の記憶手段を正確にアクセスすることを保証する
ことが可能となる。

【００６４】これにより、１チップの集積回路内に、共
通のデータバスとアドレスバスのためだけの少ないピン
数で、楽音波形生成手段と演奏情報制御手段を集積化す
ることが可能となる。

【図面の簡単な説明】

【図１】本考案の実施例の全体構成図である。

【図２】メモリコントローラの回路構成図である。

【図３】本考案の実施例の動作タイミングチャートであ
る。

【図４】マイクロコンピュータ部のメモリマップを示し
た図である。

【図５】従来例の構成図である。

【符号の説明】

１０１ 鍵盤 １０２ スイッチ １０３ マイクロコンピュータ部 １０４ データ用ＲＯＭ １０５ ワークＲＡＭ １０６ ＰＣＭ波形ＲＯＭ １０７ メモリコントローラ １０８ 音源ブロック １０９ Ｄ／Ａ変換器 １１０ アンプ １１１ スピーカ ２０１、２０３、２０５ ＦＦ（フリップフロッ
プ） ２０２ アンドゲート ２０４ デコーダ ２０６ セレクタ

Claims (1)

(57)【実用新案登録請求の範囲】
1. 【請求項１】 集積回路の外部にデータバス及びアドレ
   スバスを介して接続される第１種の記憶手段と第２種の
   記憶手段をアクセスしながら楽音波形の生成を行う楽音
   生成用ＬＳＩにおいて、 前記集積回路内に集積され、前記楽音波形を生成し、少
   なくとも前記第１種の記憶手段をアクセスし、該アクセ
   ス時に、所定周期毎に、該所定周期と同じかそれより短
   い連続する少なくとも前記集積回路の処理サイクルの２
   サイクルの間前記第１種の記憶手段をアクセスする同じ
   アドレスを出力する楽音波形生成手段と、 前記集積回路内に集積され、入力される演奏情報に従っ
   て前記楽音波形生成手段を制御し、前記第２種の記憶手
   段をアクセスし、該アクセス時に、前記処理サイクルの
   連続しない１サイクルの間前記第２種の記憶手段をアク
   セスするアドレスを出力する演奏情報制御手段と、 前記集積回路内に集積され、前記演奏情報制御手段から
   前記第２種の記憶手段をアクセスするアドレスが出力さ
   れている前記処理サイクルにおいて、該第２種の記憶手
   段をアクセスするアドレスを前記アドレスバスに出力す
   ると共に、前記演奏情報制御手段と前記第２種の記憶手
   段の間で前記データバスを介してデータの転送を行わ
   せ、前記楽音波形生成手段から前記第１種の記憶手段を
   アクセスする同じアドレスが出力されている前記連続す
   る少なくとも２処理サイクルのうちの１サイクルであっ
   て前記演奏情報制御手段から前記第２種の記憶手段をア
   クセスするアドレスが出力されていない処理サイクルに
   おいて、該第１種の記憶手段をアクセスするアドレスを
   前記アドレスバスに出力すると共に、前記楽音波形生成
   手段と前記第１種の記憶手段の間で前記データバスを介
   してデータの転送を行わせるアクセス制御手段と、 を有することを特徴とする楽音生成用ＬＳＩ。