JP2003098237A - シリアルパターン発生装置 - Google Patents
シリアルパターン発生装置Info
- Publication number
- JP2003098237A JP2003098237A JP2001293769A JP2001293769A JP2003098237A JP 2003098237 A JP2003098237 A JP 2003098237A JP 2001293769 A JP2001293769 A JP 2001293769A JP 2001293769 A JP2001293769 A JP 2001293769A JP 2003098237 A JP2003098237 A JP 2003098237A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- output
- pattern
- serial
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 メモリへのアクセス回数削減により出力パタ
ーンの書き換え時間を短縮することのできるシリアルパ
ターン発生装置を提供する。 【解決手段】 制御手段１１から出力された制御信号１
７によりアドレス発生回路１２を制御し、アドレス発生
回路１２から出力されたアドレス信号１６と制御手段１
１から出力された制御信号１７によりメモリ１３からパ
ラレルパターン１８が出力される。メモリ１３から出力
されたパラレルパターン１８はシフトレジスタ１５に入
力され、シフトレジスタ１５に入力されたパターンはク
ロック発生回路１４から出力されたクロック信号２０に
よりシリアルパターン１９としてシフトレジスタ１５か
ら出力することができる。
ーンの書き換え時間を短縮することのできるシリアルパ
ターン発生装置を提供する。 【解決手段】 制御手段１１から出力された制御信号１
７によりアドレス発生回路１２を制御し、アドレス発生
回路１２から出力されたアドレス信号１６と制御手段１
１から出力された制御信号１７によりメモリ１３からパ
ラレルパターン１８が出力される。メモリ１３から出力
されたパラレルパターン１８はシフトレジスタ１５に入
力され、シフトレジスタ１５に入力されたパターンはク
ロック発生回路１４から出力されたクロック信号２０に
よりシリアルパターン１９としてシフトレジスタ１５か
ら出力することができる。
Description
【０００１】
【発明の属する技術分野】本発明はＩＣや電子機器の生
産工程で必要となるシリアルのパターン信号を発生する
シリアルパターン発生装置に関するものである。
産工程で必要となるシリアルのパターン信号を発生する
シリアルパターン発生装置に関するものである。
【０００２】
【従来の技術】従来、ＩＣ試験装置は、被測定ＩＣに所
定の試験用パターンデータを与え、それによる被測定Ｉ
Ｃの出力データを読取り、被測定ＩＣの基本動作及び機
能に問題がないかどうか被測定ＩＣの出力データから不
良情報を解析し、電気的測定を検査している。このＩＣ
試験装置に用いられるシリアルパターン発生装置は特開
平０５−５２９０６号公報に提案されている。その基本
構成は、図７に示すように制御手段３１、アドレス発生
回路３２、メモリ３３を有し、メモリ３３への出力パタ
ーンの格納およびメモリ３３からの出力パターンはシリ
アルパターンとなっている。
定の試験用パターンデータを与え、それによる被測定Ｉ
Ｃの出力データを読取り、被測定ＩＣの基本動作及び機
能に問題がないかどうか被測定ＩＣの出力データから不
良情報を解析し、電気的測定を検査している。このＩＣ
試験装置に用いられるシリアルパターン発生装置は特開
平０５−５２９０６号公報に提案されている。その基本
構成は、図７に示すように制御手段３１、アドレス発生
回路３２、メモリ３３を有し、メモリ３３への出力パタ
ーンの格納およびメモリ３３からの出力パターンはシリ
アルパターンとなっている。
【０００３】
【発明が解決しようとする課題】しかしながら、図７に
示すような従来のシリアルパターン発生装置３において
は、メモリ３３に格納された出力パターンをｎビット
分、書き換える場合には変更するビットの数、すなわち
ｎ回、メモリ３３にアクセスすることが必要となる。そ
のため、例えば、図８に示す従来のシリアルパターン発
生装置３の出力パターンのメモリ格納状態の例では、メ
モリ３３に格納されたデータａ、ｂ、ｃ、ｄを書き換え
る場合はアドレス０、１、２、３に合計４回、メモリに
アクセスしなければならず、出力パターンの書き換えに
かなりの時間を有するという問題があった。
示すような従来のシリアルパターン発生装置３において
は、メモリ３３に格納された出力パターンをｎビット
分、書き換える場合には変更するビットの数、すなわち
ｎ回、メモリ３３にアクセスすることが必要となる。そ
のため、例えば、図８に示す従来のシリアルパターン発
生装置３の出力パターンのメモリ格納状態の例では、メ
モリ３３に格納されたデータａ、ｂ、ｃ、ｄを書き換え
る場合はアドレス０、１、２、３に合計４回、メモリに
アクセスしなければならず、出力パターンの書き換えに
かなりの時間を有するという問題があった。
【０００４】本発明は、従来の問題を解決するためにな
されたもので、メモリへのアクセス回数が少なく出力パ
ターンの書き換え時間を短縮することのできるシリアル
パターン発生装置を提供することを目的とする。
されたもので、メモリへのアクセス回数が少なく出力パ
ターンの書き換え時間を短縮することのできるシリアル
パターン発生装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明のシリアルパター
ン発生装置は、出力パターンを格納し、出力するメモリ
と、メモリにアドレスを与えるアドレス発生回路と、ア
ドレス発生回路とメモリを制御する制御手段と、メモリ
に接続され、メモリから出力されたパラレルパターンを
シリアルパターンに変換するシフトレジスタと、シフト
レジスタを制御するためのクロック発生手段とを有す
る。
ン発生装置は、出力パターンを格納し、出力するメモリ
と、メモリにアドレスを与えるアドレス発生回路と、ア
ドレス発生回路とメモリを制御する制御手段と、メモリ
に接続され、メモリから出力されたパラレルパターンを
シリアルパターンに変換するシフトレジスタと、シフト
レジスタを制御するためのクロック発生手段とを有す
る。
【０００６】この構成により、メモリから出力されたパ
ラレルパターンがシリアルパターンに変換されるため、
メモリに格納された出力パターンを書きかえる場合に、
メモリへのアクセス回数を削減できる。また、本発明の
シリアルパターン発生装置のシフトレジスタは、複数の
並列接続されたレジスタを有する。
ラレルパターンがシリアルパターンに変換されるため、
メモリに格納された出力パターンを書きかえる場合に、
メモリへのアクセス回数を削減できる。また、本発明の
シリアルパターン発生装置のシフトレジスタは、複数の
並列接続されたレジスタを有する。
【０００７】この構成により、メモリから出力されたパ
ラレルパターンがシリアルパターンに変換されるため、
メモリに格納された出力パターンを書きかえる場合に、
メモリへのアクセス回数を削減できる。
ラレルパターンがシリアルパターンに変換されるため、
メモリに格納された出力パターンを書きかえる場合に、
メモリへのアクセス回数を削減できる。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。
て、図面を用いて説明する。
【０００９】本発明の第１の実施の形態のシリアルパタ
ーン発生装置を図１に示す。
ーン発生装置を図１に示す。
【００１０】図１において、シリアルパターン発生装置
１は制御手段１１から出力された制御信号１７によりア
ドレス発生回路１２を制御し、アドレス発生回路１２か
ら出力されたアドレス信号１６と制御手段１１から出力
された制御信号１７によりメモリ１３からパラレルパタ
ーン１８が出力される。メモリ１３から出力されたパラ
レルパターン１８はシフトレジスタ１５に入力され、シ
フトレジスタ１５に入力されたパラレルパターン１８は
クロック発生回路１４から出力されたクロック２０に同
期し、シリアルパターン１９としてクロック２０の１周
波数ごとにシフトレジスタ１５から出力される構成とな
っている。
１は制御手段１１から出力された制御信号１７によりア
ドレス発生回路１２を制御し、アドレス発生回路１２か
ら出力されたアドレス信号１６と制御手段１１から出力
された制御信号１７によりメモリ１３からパラレルパタ
ーン１８が出力される。メモリ１３から出力されたパラ
レルパターン１８はシフトレジスタ１５に入力され、シ
フトレジスタ１５に入力されたパラレルパターン１８は
クロック発生回路１４から出力されたクロック２０に同
期し、シリアルパターン１９としてクロック２０の１周
波数ごとにシフトレジスタ１５から出力される構成とな
っている。
【００１１】以上のように構成されたシリアルパターン
発生装置１について、図２を用いてその動作を説明す
る。
発生装置１について、図２を用いてその動作を説明す
る。
【００１２】まず、出力パターンをメモリ１３に格納す
る際は図２に示すようにパラレルパターンを格納する。
メモリ１３から出力パターンを出力する場合、アドレス
発生回路１２から発生されたアドレス信号１６で指定さ
れたアドレスに格納されているｎビットのパラレルパタ
ーン１８がメモリ１３から出力され、ｎビット（一例と
しては８ビット）のシフトレジスタ１５に入力される。
次に、図３に示すように、シフトレジスタ１５に入力さ
れたパラレルパターン１８はクロック発生回路１４から
出力されたクロック２０により制御されて、シリアルパ
ターン１９としてシフトレジスタ１５から出力される。
る際は図２に示すようにパラレルパターンを格納する。
メモリ１３から出力パターンを出力する場合、アドレス
発生回路１２から発生されたアドレス信号１６で指定さ
れたアドレスに格納されているｎビットのパラレルパタ
ーン１８がメモリ１３から出力され、ｎビット（一例と
しては８ビット）のシフトレジスタ１５に入力される。
次に、図３に示すように、シフトレジスタ１５に入力さ
れたパラレルパターン１８はクロック発生回路１４から
出力されたクロック２０により制御されて、シリアルパ
ターン１９としてシフトレジスタ１５から出力される。
【００１３】このような本発明の第１の実施の形態によ
れば、メモリ１３の後段にシフトレジスタ１５を設ける
ことにより、メモリ１３から出力されたパラレルパター
ン１８はシフトレジスタ１５に入力され、シフトレジス
タ１５に入力されたパターンはシリアルパターン１９と
してクロック２０の１周波数ごとにシフトレジスタ１５
から出力される。このため、メモリ１３に格納された出
力パターンを変更する場合、シフトレジスタ１５のビッ
ト数分は一回のメモリ１３へのアクセスで変更すること
ができる。図４の例ではメモリ１３のアドレス０に格納
されたデータＡ０，Ａ１，Ａ２，Ａ３…Ａｎを書き換え
る場合は、アドレス０に１回アクセスするだけでデータ
Ａ０，Ａ１，Ａ２，Ａ３…Ａｎのｎ個のデータが書き換
え可能となる。
れば、メモリ１３の後段にシフトレジスタ１５を設ける
ことにより、メモリ１３から出力されたパラレルパター
ン１８はシフトレジスタ１５に入力され、シフトレジス
タ１５に入力されたパターンはシリアルパターン１９と
してクロック２０の１周波数ごとにシフトレジスタ１５
から出力される。このため、メモリ１３に格納された出
力パターンを変更する場合、シフトレジスタ１５のビッ
ト数分は一回のメモリ１３へのアクセスで変更すること
ができる。図４の例ではメモリ１３のアドレス０に格納
されたデータＡ０，Ａ１，Ａ２，Ａ３…Ａｎを書き換え
る場合は、アドレス０に１回アクセスするだけでデータ
Ａ０，Ａ１，Ａ２，Ａ３…Ａｎのｎ個のデータが書き換
え可能となる。
【００１４】したがって、本発明の第１の実施の形態の
シリアルパターン発生装置１は、制御手段１１から出力
された制御信号１７によりアドレス発生回路１２を制御
し、アドレス発生回路１２から出力されたアドレス信号
１６と制御手段１１から出力された制御信号１７により
メモリ１３からパラレルパターン１８が出力され、メモ
リ１３から出力されたパターンがシフトレジスタ１５に
入力され、次いで、シフトレジスタ１５に入力されたパ
ターンはクロック発生回路１４から出力されたクロック
２０によりシリアルパターン１９としてシフトレジスタ
１５から出力されることとなる。
シリアルパターン発生装置１は、制御手段１１から出力
された制御信号１７によりアドレス発生回路１２を制御
し、アドレス発生回路１２から出力されたアドレス信号
１６と制御手段１１から出力された制御信号１７により
メモリ１３からパラレルパターン１８が出力され、メモ
リ１３から出力されたパターンがシフトレジスタ１５に
入力され、次いで、シフトレジスタ１５に入力されたパ
ターンはクロック発生回路１４から出力されたクロック
２０によりシリアルパターン１９としてシフトレジスタ
１５から出力されることとなる。
【００１５】次に、本発明の第２の実施の形態のシリア
ルパターン発生装置を図５に示す。
ルパターン発生装置を図５に示す。
【００１６】図５において、シリアルパターン発生装置
２は制御手段１１から出力された制御信号によりアドレ
ス発生回路１２を制御し、アドレス発生回路１２から出
力されたアドレス信号１６と制御手段１１から出力され
た制御信号１７によりメモリ１３からパラレルパターン
が出力され、メモリ１３から出力されたパラレルパター
ンがｍ個（一例としては８個）のシフトレジスタ１
５1、１５2、…１５mに入力され、ｍ個のシフトレジス
タ１５1、１５2、…１５mに入力されたパターンはクロ
ック発生回路１４から出力されたクロック２０に同期
し、ｍ個のシリアルパターンとしてクロック２０の１周
波数ごとにｍ個のシフトレジスタ１５1、１５2、…１５
mから出力される構成となっている。
２は制御手段１１から出力された制御信号によりアドレ
ス発生回路１２を制御し、アドレス発生回路１２から出
力されたアドレス信号１６と制御手段１１から出力され
た制御信号１７によりメモリ１３からパラレルパターン
が出力され、メモリ１３から出力されたパラレルパター
ンがｍ個（一例としては８個）のシフトレジスタ１
５1、１５2、…１５mに入力され、ｍ個のシフトレジス
タ１５1、１５2、…１５mに入力されたパターンはクロ
ック発生回路１４から出力されたクロック２０に同期
し、ｍ個のシリアルパターンとしてクロック２０の１周
波数ごとにｍ個のシフトレジスタ１５1、１５2、…１５
mから出力される構成となっている。
【００１７】以上のように構成されたシリアルパターン
発生装置２について、図２を用いてその動作を説明す
る。
発生装置２について、図２を用いてその動作を説明す
る。
【００１８】まず、出力パターンをメモリ１３に格納す
る際は図２に示すようにパラレルパターンを格納する。
アドレス発生回路１２から発生されたアドレスに格納さ
れているｎビット（一例としては８ビット）のｍ個の出
力パターンがメモリ１３から順次、出力され、ｎビット
のｍ個のシフトレジスタ１５1、１５2、…１５mに入力
される。ｍ個のシフトレジスタ１５1、１５2、…１５m
に入力されたパラレルのパターンはクロック発生回路１
４から出力されたクロック２０により制御されｍ個のシ
リアルのパターンとしてｍ個のシフトレジスタ１５1、
１５2、…１５mから出力される。
る際は図２に示すようにパラレルパターンを格納する。
アドレス発生回路１２から発生されたアドレスに格納さ
れているｎビット（一例としては８ビット）のｍ個の出
力パターンがメモリ１３から順次、出力され、ｎビット
のｍ個のシフトレジスタ１５1、１５2、…１５mに入力
される。ｍ個のシフトレジスタ１５1、１５2、…１５m
に入力されたパラレルのパターンはクロック発生回路１
４から出力されたクロック２０により制御されｍ個のシ
リアルのパターンとしてｍ個のシフトレジスタ１５1、
１５2、…１５mから出力される。
【００１９】以上のように本発明の第２の実施の形態に
よれば、メモリ１３の後段にｍ個のシフトレジスタ１５
1、１５2、…１５mを設けることにより、メモリ１３か
ら出力されたパラレルのパターンはシリアルのパターン
に変換されるため、メモリ１３に格納された出力パター
ンを変更する場合、シフトレジスタ１５1、１５2、…１
５mのビット数分は一回のメモリ１３へのアクセスで変
更することができ、かつ他のシリアルパターンに対して
は再度、メモリ１３への書き込みは不要となる。
よれば、メモリ１３の後段にｍ個のシフトレジスタ１５
1、１５2、…１５mを設けることにより、メモリ１３か
ら出力されたパラレルのパターンはシリアルのパターン
に変換されるため、メモリ１３に格納された出力パター
ンを変更する場合、シフトレジスタ１５1、１５2、…１
５mのビット数分は一回のメモリ１３へのアクセスで変
更することができ、かつ他のシリアルパターンに対して
は再度、メモリ１３への書き込みは不要となる。
【００２０】従来は変更したいビット数だけメモリにア
クセスして変更をしなければならなかった。従来例の図
９ではメモリ３３に格納されたデータａ０，ａ１，ａ
２，ａ３を書き換える場合はアドレス０，１，２，３に
合計４回メモリにアクセスしなければならなく、しかも
変更する必要のないｂ０，ｂ１，ｂ２，ｂ３〜ｍ０，ｍ
１，ｍ２，ｍ３のデータまで再書き込みすることになっ
ていた。本発明の実施の形態を示す図６ではメモリ１３
に格納されたデータａ０，ａ１，ａ２，ａ３を書き換え
る場合はアドレス０に１回アクセスするだけでデータａ
０，ａ１，ａ２，ａ３を含むａ０〜ａｎのデータが書き
換え可能であり、従来の方法よりメモリアクセス回数が
少なくなるとともに他のシリアルパターンを書き換えず
に済むものである。
クセスして変更をしなければならなかった。従来例の図
９ではメモリ３３に格納されたデータａ０，ａ１，ａ
２，ａ３を書き換える場合はアドレス０，１，２，３に
合計４回メモリにアクセスしなければならなく、しかも
変更する必要のないｂ０，ｂ１，ｂ２，ｂ３〜ｍ０，ｍ
１，ｍ２，ｍ３のデータまで再書き込みすることになっ
ていた。本発明の実施の形態を示す図６ではメモリ１３
に格納されたデータａ０，ａ１，ａ２，ａ３を書き換え
る場合はアドレス０に１回アクセスするだけでデータａ
０，ａ１，ａ２，ａ３を含むａ０〜ａｎのデータが書き
換え可能であり、従来の方法よりメモリアクセス回数が
少なくなるとともに他のシリアルパターンを書き換えず
に済むものである。
【００２１】
【発明の効果】以上、説明したように、本発明は、出力
パターンを格納し、出力するメモリと、メモリにアドレ
スを与えるアドレス発生回路と、アドレス発生回路とメ
モリを制御する制御手段と、メモリに接続され、メモリ
から出力されたパラレルパターンをシリアルパターンに
変換するシフトレジスタと、シフトレジスタを制御する
ためのクロック発生手段とを有することにより、メモリ
から出力されたパラレルパターンがシリアルパターンに
変換されるため、メモリに格納された出力パターンを書
きかえる場合に、メモリへのアクセス回数を削減できる
という優れた効果を有するシリアルパターン発生装置を
提供することができるものである。
パターンを格納し、出力するメモリと、メモリにアドレ
スを与えるアドレス発生回路と、アドレス発生回路とメ
モリを制御する制御手段と、メモリに接続され、メモリ
から出力されたパラレルパターンをシリアルパターンに
変換するシフトレジスタと、シフトレジスタを制御する
ためのクロック発生手段とを有することにより、メモリ
から出力されたパラレルパターンがシリアルパターンに
変換されるため、メモリに格納された出力パターンを書
きかえる場合に、メモリへのアクセス回数を削減できる
という優れた効果を有するシリアルパターン発生装置を
提供することができるものである。
【図１】本発明の第１の実施の形態におけるシリアルパ
ターン発生装置のブロック図
ターン発生装置のブロック図
【図２】本発明の第１の実施の形態におけるシリアルパ
ターン発生装置の動作説明のためのメモリ内部構成模式
図
ターン発生装置の動作説明のためのメモリ内部構成模式
図
【図３】本発明の第１の実施の形態におけるシリアルパ
ターン発生装置の動作説明のためのフロー図
ターン発生装置の動作説明のためのフロー図
【図４】本発明の第１の実施の形態におけるシリアルパ
ターン発生装置の動作説明のための出力パターンメモリ
格納状態図
ターン発生装置の動作説明のための出力パターンメモリ
格納状態図
【図５】本発明の第２の実施の形態におけるシリアルパ
ターン発生装置のブロック図
ターン発生装置のブロック図
【図６】本発明の第２の実施の形態におけるシリアルパ
ターン発生装置の動作説明のための出力パターンメモリ
格納状態図
ターン発生装置の動作説明のための出力パターンメモリ
格納状態図
【図７】従来の実施形態におけるシリアルパターン発生
装置のブロック図
装置のブロック図
【図８】従来の実施形態におけるシリアルパターン発生
装置の動作説明のための出力パターンメモリ格納状態図
装置の動作説明のための出力パターンメモリ格納状態図
【図９】従来の実施形態におけるシリアルパターン発生
装置の動作説明のための出力パターンメモリ格納状態図
装置の動作説明のための出力パターンメモリ格納状態図
１ シリアルパターン発生装置
２ シリアルパターン発生装置
３ シリアルパターン発生装置
１１ 制御手段
１２ アドレス発生回路
１３ メモリ
１４ クロック発生回路
１５ シフトレジスタ
１５1 シフトレジスタ１
１５2 シフトレジスタ２
１５m シフトレジスタｍ
１６ アドレス信号
１７ 制御信号
１８ パラレルパターン
１９ シリアルパターン
２０ クロック
２１ データ入力手段
３１ 制御手段
３２ アドレス発生回路
３３ メモリ
Claims (2)
- 【請求項１】 出力パターンを格納し、出力するメモリ
と、前記メモリにアドレスを与えるアドレス発生回路
と、前記アドレス発生回路と前記メモリを制御する制御
手段と、前記メモリに接続され、前記メモリから出力さ
れたパラレルパターンをシリアルパターンに変換するシ
フトレジスタと、前記シフトレジスタを制御するための
クロック発生手段とを有することを特徴とするシリアル
パターン発生装置。 - 【請求項２】 前記シフトレジスタは、複数の並列接続
されたレジスタを有することを特徴とする請求項１に記
載のシリアルパターン発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001293769A JP2003098237A (ja) | 2001-09-26 | 2001-09-26 | シリアルパターン発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001293769A JP2003098237A (ja) | 2001-09-26 | 2001-09-26 | シリアルパターン発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003098237A true JP2003098237A (ja) | 2003-04-03 |
Family
ID=19115491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001293769A Pending JP2003098237A (ja) | 2001-09-26 | 2001-09-26 | シリアルパターン発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003098237A (ja) |
-
2001
- 2001-09-26 JP JP2001293769A patent/JP2003098237A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3605150B2 (ja) | アドレスパターン発生器 | |
| US4586181A (en) | Test pattern generating apparatus | |
| KR100557517B1 (ko) | 반도체 기억 장치의 테스트 방법 및 반도체 기억 장치의테스트 회로 | |
| EP1231608A1 (en) | Built-in test circuit and method for an integrated circuit | |
| JP3871384B2 (ja) | 半導体メモリ試験装置用不良解析メモリ | |
| JPH10170607A (ja) | 半導体デバイスのテスト装置 | |
| JPH11306798A (ja) | メモリ装置のテスト容易化回路 | |
| KR970029883A (ko) | 고주파수 동작을 하는 반도체 메모리 장치의 테스트 회로 및 방법 | |
| KR970051415A (ko) | 반도체 메모리 장치의 병합 데이타 출력 모드 선택 방법 | |
| JP2003098237A (ja) | シリアルパターン発生装置 | |
| JPH1027497A (ja) | メモリ試験装置 | |
| JP4255714B2 (ja) | Ｂｉｓｔ回路、半導体装置及びｂｉｓｔ回路のコマンドパターン生成方法 | |
| JP2009301612A (ja) | 半導体記憶装置 | |
| JP2005011451A (ja) | 試験装置、及びプログラム | |
| JP3552774B2 (ja) | メモリ試験装置及びメモリ試験装置用アダプタ及びメモリ試験方法 | |
| JPH06124586A (ja) | 半導体記憶装置 | |
| JP2824853B2 (ja) | パターンデータ書込み方式 | |
| JP2568268B2 (ja) | データ列発生回路及びその回路を用いたメモリテスト装置 | |
| CA1334870C (en) | Speech synthesizer using shift register sequence generator | |
| JPS6011398B2 (ja) | メモリ試験用パタ−ン書込み装置 | |
| JPH11184678A (ja) | パターン発生器 | |
| JPS6319027B2 (ja) | ||
| JP2936616B2 (ja) | テスト回路 | |
| JPH07220499A (ja) | パターン発生装置 | |
| JP2004152420A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040916 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041004 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050325 |