JP2936616B2 - テスト回路 - Google Patents
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Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はテスト回路に関し、特に二進数を扱う論理回
路等のテスト回路に関する。
路等のテスト回路に関する。
従来、かかる二進数の論理回路等に対するテスト回路
は、各データが被測定回路の入力端子に到着すると、す
ぐに被測定回路内部にデータを出力する構成がとられて
いる。
は、各データが被測定回路の入力端子に到着すると、す
ぐに被測定回路内部にデータを出力する構成がとられて
いる。
第５図は従来の基本構成を説明するためのテスト回路
のブロック図である。
のブロック図である。
第５図に示すように、従来のテスト回路は、データバ
スに接続され且つアドレス選択回路11およびセレクト信
号出力回路12を備えた複数の入力アドレス回路（１〜
ｎ）１と、データバス７からのデータをラッチするデー
タラッチ回路21および被測定回路６への入力を切り換え
る入力切り換え回路22を備えた複数のデータ入力回路
（１〜ｍ）2Aと、データバス７に接続され実行信号をラ
ッチする実行信号ラッチ回路31と被測定回路６への入力
モードを切り換える入力切り換え回路32およびスタート
信号により実行信号を出力する実行信号出力回路32を備
えた実行信号入力回路３と、データバス７に接続され出
力アドレスを選択するアドレス選択回路41およびダンプ
信号を出力するダンプ信号出力回路42を備えた複数の出
力アドレス回路（１〜ｌ）４と、被測定回路６およびデ
ータバス７間に接続されデータを出力する複数のデータ
出力回路5Aと、スタート信号を発生し実行信号入力回路
３に送出するスタート信号発生回路８とを有している。
スに接続され且つアドレス選択回路11およびセレクト信
号出力回路12を備えた複数の入力アドレス回路（１〜
ｎ）１と、データバス７からのデータをラッチするデー
タラッチ回路21および被測定回路６への入力を切り換え
る入力切り換え回路22を備えた複数のデータ入力回路
（１〜ｍ）2Aと、データバス７に接続され実行信号をラ
ッチする実行信号ラッチ回路31と被測定回路６への入力
モードを切り換える入力切り換え回路32およびスタート
信号により実行信号を出力する実行信号出力回路32を備
えた実行信号入力回路３と、データバス７に接続され出
力アドレスを選択するアドレス選択回路41およびダンプ
信号を出力するダンプ信号出力回路42を備えた複数の出
力アドレス回路（１〜ｌ）４と、被測定回路６およびデ
ータバス７間に接続されデータを出力する複数のデータ
出力回路5Aと、スタート信号を発生し実行信号入力回路
３に送出するスタート信号発生回路８とを有している。
第６図は従来の具体的一例を示すテスト回路図であ
る。
る。
第６図に示すように、かかる従来のテスト回路は第５
図に示す、ブロック化したテスト回路の詳細を示してい
る。ここで、BID1〜BIDmは入力データ、BOD1〜BODkは出
力データ、SIA0〜SIAnはセレクト信号、TESTはテスト信
号、FA0〜FA2はモード切り換え信号、EXEはスタート信
号、SOA1〜SOAlはダンプ信号をそれぞれ表わしている。
図に示す、ブロック化したテスト回路の詳細を示してい
る。ここで、BID1〜BIDmは入力データ、BOD1〜BODkは出
力データ、SIA0〜SIAnはセレクト信号、TESTはテスト信
号、FA0〜FA2はモード切り換え信号、EXEはスタート信
号、SOA1〜SOAlはダンプ信号をそれぞれ表わしている。
また、第７図は第６図に示すテスト回路のタイミング
図である。
図である。
第７図に示すように、従来のテスト回路の動作タイミ
ングでは、パターン１〜パターン12の間隔が等しい。す
なわち、アドレス選択，データ入力，実行，データ出力
の期間が同一であり、データが被測定回路６の入力、DI
1〜ｉおよびDIi＋１〜ｍに到着すると、以後ずっと出力
し続けている。
ングでは、パターン１〜パターン12の間隔が等しい。す
なわち、アドレス選択，データ入力，実行，データ出力
の期間が同一であり、データが被測定回路６の入力、DI
1〜ｉおよびDIi＋１〜ｍに到着すると、以後ずっと出力
し続けている。
上述した従来のテスト回路は、データが被測定回路の
入力端子に到着すると、すぐに被測定回路内部にデータ
を出力する構成であるため、LSIテスターでの測定時に
被測定回路全体の動作スピードを測定できないという欠
点がある。
入力端子に到着すると、すぐに被測定回路内部にデータ
を出力する構成であるため、LSIテスターでの測定時に
被測定回路全体の動作スピードを測定できないという欠
点がある。
本発明の目的は、かかる被測定回路全体の動作スピー
ドを測定することのできるテスト回路を提供することに
ある。
ドを測定することのできるテスト回路を提供することに
ある。
本発明のテスト回路は、データバスからのアドレス信
号により入力アドレスを選択する第１のアドレス選択回
路部と前記第１のアドレス選択回路部に接続され且つ前
記入力アドレスに基いて入力データのラッチのためのセ
レクト信号を出力するセレクト信号出力回路部でそれぞ
れ構成した複数の入力アドレス回路と、前記データバス
からの前記入力データを前記複数の入力アドレス回路か
ら出力される前記セレクト信号によりラッチする第１の
データラッチ回路部とテスト状態および通常状態を切り
換える第１の入力切り換え回路部と前記第１のデータラ
ッチ回路部でラッチした前記入力データをスタート信号
の制御により被測定回路に出力する第１のデータ出力回
路部でそれぞれ構成した複数のデータ入力回路と、前記
被測定回路をテストするための実行信号を前記データバ
ス上から入力してラッチするための実行信号ラッチ回路
部とテスト状態および通常状態を切り換える第２の入力
切り換え回路部と前記実行信号ラッチ回路部でラッチし
た前記実行信号をスタート信号の制御により前記被測定
回路に出力する実行信号出力回路部で構成した実行信号
入力回路と、前記データバスからのアドレス信号により
出力アドレスを選択する第２のアドレス選択回路部と前
記第２のアドレス選択回路部に接続され且つ前記出力ア
ドレスに基いて前記データバスへのデータ出力を制御す
るためのダンプ信号を出力するダンプ信号出力回路部で
それぞれ構成した複数の出力アドレス回路と、前記被測
定回路からの前記出力データをストップ信号の制御によ
りラッチする第２のデータラッチ回路部と前記第２のデ
ータラッチ回路部でラッチした前記出力データを前記ダ
ンプ信号の制御により前記データバスへ出力する第２の
データ出力回路部でそれぞれ構成した複数のデータ出力
回路と、前記複数のデータ入力回路から前記被測定回路
へのデータの入力を開始させるための前記スタート信号
を発生させ、前記第１のデータ出力回路部および前記実
行信号出力回路部へ供給するスタート信号発生回路と、
前記ストップ信号を前記スタート信号に基いて発生さ
せ、前記第２のデータラッチ回路部へ供給するストップ
信号発生回路とを有して構成される。
号により入力アドレスを選択する第１のアドレス選択回
路部と前記第１のアドレス選択回路部に接続され且つ前
記入力アドレスに基いて入力データのラッチのためのセ
レクト信号を出力するセレクト信号出力回路部でそれぞ
れ構成した複数の入力アドレス回路と、前記データバス
からの前記入力データを前記複数の入力アドレス回路か
ら出力される前記セレクト信号によりラッチする第１の
データラッチ回路部とテスト状態および通常状態を切り
換える第１の入力切り換え回路部と前記第１のデータラ
ッチ回路部でラッチした前記入力データをスタート信号
の制御により被測定回路に出力する第１のデータ出力回
路部でそれぞれ構成した複数のデータ入力回路と、前記
被測定回路をテストするための実行信号を前記データバ
ス上から入力してラッチするための実行信号ラッチ回路
部とテスト状態および通常状態を切り換える第２の入力
切り換え回路部と前記実行信号ラッチ回路部でラッチし
た前記実行信号をスタート信号の制御により前記被測定
回路に出力する実行信号出力回路部で構成した実行信号
入力回路と、前記データバスからのアドレス信号により
出力アドレスを選択する第２のアドレス選択回路部と前
記第２のアドレス選択回路部に接続され且つ前記出力ア
ドレスに基いて前記データバスへのデータ出力を制御す
るためのダンプ信号を出力するダンプ信号出力回路部で
それぞれ構成した複数の出力アドレス回路と、前記被測
定回路からの前記出力データをストップ信号の制御によ
りラッチする第２のデータラッチ回路部と前記第２のデ
ータラッチ回路部でラッチした前記出力データを前記ダ
ンプ信号の制御により前記データバスへ出力する第２の
データ出力回路部でそれぞれ構成した複数のデータ出力
回路と、前記複数のデータ入力回路から前記被測定回路
へのデータの入力を開始させるための前記スタート信号
を発生させ、前記第１のデータ出力回路部および前記実
行信号出力回路部へ供給するスタート信号発生回路と、
前記ストップ信号を前記スタート信号に基いて発生さ
せ、前記第２のデータラッチ回路部へ供給するストップ
信号発生回路とを有して構成される。
〔実施例〕 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の基本構成を説明するためのテスト回
路のブロック図である。
路のブロック図である。
第１図に示すように、本発明の基本構成は、データバ
ス７上のデータをラッチするためのアドレス選択回路11
とこの選択回路11に呼応してデータバス７上のデータを
ラッチするための信号を出力するセレクト信号出力回路
12から構成される複数の入力アドレス回路１と、データ
バス７上のデータをラッチするデータラッチ回路21とテ
スト状態および通常状態を切り換える入力切り換え回路
22と被測定回路６にデータを入力するデータ出力回路23
から構成される複数のデータ入力回路２と、被測定回路
６をテストするための実行信号をデータバス７上からラ
ッチする実行信号ラッチ回路31とテスト状態および通常
状態を切り換える入力切り換え回路32と被測定回路６に
実行信号を入力する実行信号出力回路33から構成される
実行信号入力回路３と、被測定回路６からの出力データ
をラッチするためのアドレス選択回路41とこのアドレス
選択回路41に呼応して被測定回路６からのデータをラッ
チするための信号を出力するダンプ信号出力回路42から
構成される複数の出力アドレス回路４と、被測定回路６
からの出力データをラッチするデータラッチ回路51とこ
のラッチデータをデータバス７に出力するデータ出力回
路52から構成される複数のデータ出力回路５と、被測定
回路６へのデータ出力を開始する信号を発生するスター
ト信号発生回路８と、被測定回路６からのデータ出力を
終了する信号を発生するストップ信号発生回路９とを有
している。
ス７上のデータをラッチするためのアドレス選択回路11
とこの選択回路11に呼応してデータバス７上のデータを
ラッチするための信号を出力するセレクト信号出力回路
12から構成される複数の入力アドレス回路１と、データ
バス７上のデータをラッチするデータラッチ回路21とテ
スト状態および通常状態を切り換える入力切り換え回路
22と被測定回路６にデータを入力するデータ出力回路23
から構成される複数のデータ入力回路２と、被測定回路
６をテストするための実行信号をデータバス７上からラ
ッチする実行信号ラッチ回路31とテスト状態および通常
状態を切り換える入力切り換え回路32と被測定回路６に
実行信号を入力する実行信号出力回路33から構成される
実行信号入力回路３と、被測定回路６からの出力データ
をラッチするためのアドレス選択回路41とこのアドレス
選択回路41に呼応して被測定回路６からのデータをラッ
チするための信号を出力するダンプ信号出力回路42から
構成される複数の出力アドレス回路４と、被測定回路６
からの出力データをラッチするデータラッチ回路51とこ
のラッチデータをデータバス７に出力するデータ出力回
路52から構成される複数のデータ出力回路５と、被測定
回路６へのデータ出力を開始する信号を発生するスター
ト信号発生回路８と、被測定回路６からのデータ出力を
終了する信号を発生するストップ信号発生回路９とを有
している。
第２図は本発明の第一の実施例を示すテスト回路図で
ある。
ある。
第２図に示すように、本実施例は被測定回路としての
RAMの動作スピードを測定する場合の例であり、すべて
正論理で記述してある。まず、入力アドレスを設定する
ための入力アドレス回路１はセレクト期間中（FA0＝
０）にデータバス７からのデータBIA0〜ｎによりデータ
バス７上のデータBIU,BID1〜ｍをラッチする回路を選択
するためにNORゲートおよびインバータで構成したアド
レス選択回路11と、データ入力期間中（FA2＝０）にデ
ータバス７からのデータBIU,BID1〜ｍをラッチするため
のセレクト信号SIA1〜ｎを出力するためにNORゲートとN
ANDゲートおよびインバータで構成したセレクト信号出
力回路12とを有している。また、データ入力回路２はデ
ータ入力期間中（FA2＝０）にデータバス７からのデー
タBID1〜ｍをセレクト信号SIA1〜ｎによりラッチするた
めにインバータで構成したデータラッチ回路21と、スタ
ート信号EXEによりデータラッチ回路21にラッチしたデ
ータをRAM6に出力するためにANDゲートおよびAMPで構成
したデータ出力回路23と、RAM6に入力するデータをテス
ト時に通常状態からテスト状態に切り換えるためにイン
バータおよびMOSトランジスタで構成した入力切り換え
回路22とを有している。また、実行信号入力回路３は、
データ入力期間中（FA2＝０）にデータバス７からの実
行信号BIUをセレクト信号SIA0によりラッチするために
インバータで構成した実行信号ラッチ回路31と、スター
ト信号EXEにより先の実行信号ラッチ回路31にラッチし
たデータを出力するためのNANDゲートで構成した実行信
号出力回路33と、インバータおよびMOSトランジスタで
構成した入力切り換え回路32とを有している。また、出
力アドレス信号４は、前述したアドレス選択回路11と同
様なアドレス選択回路41と、データ出力期間中（FA1＝
０）にRAM6からのデータをデータバス７に出力するため
のダンプ信号SOA1〜ｌを出力するインバータおよびAND
ゲートで構成したダンプ信号出力回路42とを有してい
る。また、データ出力回路５は、RAM6からの出力データ
をストップ信号EXESによりラッチするためにインバータ
で構成したデータラッチ回路51と、ダンプ信号SOA1〜ｌ
によりデータラッチ回路51にラッチしたデータをデータ
バス７に出力するためのAMPで構成したデータ出力回路5
2とを有している。更に、スタート信号発生回路８は、R
AM6に対するアドレスおよびデータ等の入力を開始する
ためのスタート信号EXEを発生し、ストップ信号発生回
路９は、RAM6からの読み出しデータをラッチするための
ストップ信号EXESを発生する回路である。尚、データバ
ス７は書き込みアドレス，読み出しアドレス，書き込み
データ，読み出しデータ及びRAM6の制御信号を伝播す
る。
RAMの動作スピードを測定する場合の例であり、すべて
正論理で記述してある。まず、入力アドレスを設定する
ための入力アドレス回路１はセレクト期間中（FA0＝
０）にデータバス７からのデータBIA0〜ｎによりデータ
バス７上のデータBIU,BID1〜ｍをラッチする回路を選択
するためにNORゲートおよびインバータで構成したアド
レス選択回路11と、データ入力期間中（FA2＝０）にデ
ータバス７からのデータBIU,BID1〜ｍをラッチするため
のセレクト信号SIA1〜ｎを出力するためにNORゲートとN
ANDゲートおよびインバータで構成したセレクト信号出
力回路12とを有している。また、データ入力回路２はデ
ータ入力期間中（FA2＝０）にデータバス７からのデー
タBID1〜ｍをセレクト信号SIA1〜ｎによりラッチするた
めにインバータで構成したデータラッチ回路21と、スタ
ート信号EXEによりデータラッチ回路21にラッチしたデ
ータをRAM6に出力するためにANDゲートおよびAMPで構成
したデータ出力回路23と、RAM6に入力するデータをテス
ト時に通常状態からテスト状態に切り換えるためにイン
バータおよびMOSトランジスタで構成した入力切り換え
回路22とを有している。また、実行信号入力回路３は、
データ入力期間中（FA2＝０）にデータバス７からの実
行信号BIUをセレクト信号SIA0によりラッチするために
インバータで構成した実行信号ラッチ回路31と、スター
ト信号EXEにより先の実行信号ラッチ回路31にラッチし
たデータを出力するためのNANDゲートで構成した実行信
号出力回路33と、インバータおよびMOSトランジスタで
構成した入力切り換え回路32とを有している。また、出
力アドレス信号４は、前述したアドレス選択回路11と同
様なアドレス選択回路41と、データ出力期間中（FA1＝
０）にRAM6からのデータをデータバス７に出力するため
のダンプ信号SOA1〜ｌを出力するインバータおよびAND
ゲートで構成したダンプ信号出力回路42とを有してい
る。また、データ出力回路５は、RAM6からの出力データ
をストップ信号EXESによりラッチするためにインバータ
で構成したデータラッチ回路51と、ダンプ信号SOA1〜ｌ
によりデータラッチ回路51にラッチしたデータをデータ
バス７に出力するためのAMPで構成したデータ出力回路5
2とを有している。更に、スタート信号発生回路８は、R
AM6に対するアドレスおよびデータ等の入力を開始する
ためのスタート信号EXEを発生し、ストップ信号発生回
路９は、RAM6からの読み出しデータをラッチするための
ストップ信号EXESを発生する回路である。尚、データバ
ス７は書き込みアドレス，読み出しアドレス，書き込み
データ，読み出しデータ及びRAM6の制御信号を伝播す
る。
一方、かかるテスト回路における各種信号のうち、FA
0,FA1,FA2はアドレス選択，データ入力，データ出力，
実行のモードを設定する信号であり、またデータバス７
上のデータBIA0〜BIAnおよびBIA1〜BOAlは、各々入力ア
ドレス回路（０〜ｎ）１と出力アドレス回路（１〜ｌ）
４中の４入力NORの一つのみにハイレベルを出力するよ
うなデータである。更に、データバス７上のデータBID1
〜ｍは、各々データ入力回路（１〜ｍ）２に入力するデ
ータである。
0,FA1,FA2はアドレス選択，データ入力，データ出力，
実行のモードを設定する信号であり、またデータバス７
上のデータBIA0〜BIAnおよびBIA1〜BOAlは、各々入力ア
ドレス回路（０〜ｎ）１と出力アドレス回路（１〜ｌ）
４中の４入力NORの一つのみにハイレベルを出力するよ
うなデータである。更に、データバス７上のデータBID1
〜ｍは、各々データ入力回路（１〜ｍ）２に入力するデ
ータである。
第３図は第２図に示すテスト回路のタイミング図であ
る。
る。
第３図に示すように、かかるテスト回路のタイミング
はRAM6の書き込み動作スピードを測定する場合である。
今、仮にセレクト信号SAIA1をデータ入力回路ｉ〜ｍ
に、セレクト信号SIA2をデータ入力回路ｉ＋１〜ｍに、
ダンプ信号SOA1をデータ出力回路１〜Ｋに入力している
とする。また、データ入力回路１〜ｉは被測定回路のRA
M6の書き込みおよび読み出しアドレスと書き込みおよび
読み出し設定回路に、データ入力回路ｉ＋１〜ｍはRAM6
のデータ入力回路に、実行信号入力回路３はRAM6の書き
込み読み出し許可回路に、更にデータ出力回路１〜Ｋは
RAM6のデータ出力回路に、それぞれ接続しているとす
る。以下、パターン順に説明する。
はRAM6の書き込み動作スピードを測定する場合である。
今、仮にセレクト信号SAIA1をデータ入力回路ｉ〜ｍ
に、セレクト信号SIA2をデータ入力回路ｉ＋１〜ｍに、
ダンプ信号SOA1をデータ出力回路１〜Ｋに入力している
とする。また、データ入力回路１〜ｉは被測定回路のRA
M6の書き込みおよび読み出しアドレスと書き込みおよび
読み出し設定回路に、データ入力回路ｉ＋１〜ｍはRAM6
のデータ入力回路に、実行信号入力回路３はRAM6の書き
込み読み出し許可回路に、更にデータ出力回路１〜Ｋは
RAM6のデータ出力回路に、それぞれ接続しているとす
る。以下、パターン順に説明する。
まず、パターン１で、モード切り換え信号FA0＝0,FA1
＝1,FA2＝１（以後FA＝011と記す）となり、データバス
７にデータBIA1（以後FB＝BIA1と記す）を入力する。こ
のモード切り換え信号FA＝011により、アドレス選択回
路11はデータバス７上のデータがラッチされるアドレス
選択モードを設定される。また、データバスFB＝BIA1に
より、入力アドレス回路１のアドレス選択回路11にの
み、アドレス選択回路11からの出力を論理値“1"とする
信号がラッチされる。
＝1,FA2＝１（以後FA＝011と記す）となり、データバス
７にデータBIA1（以後FB＝BIA1と記す）を入力する。こ
のモード切り換え信号FA＝011により、アドレス選択回
路11はデータバス７上のデータがラッチされるアドレス
選択モードを設定される。また、データバスFB＝BIA1に
より、入力アドレス回路１のアドレス選択回路11にの
み、アドレス選択回路11からの出力を論理値“1"とする
信号がラッチされる。
次に、パターン２で、FA＝110,FB＝BID1〜ｉ（RAMの
書き込みアドレス，書き込み設定信号）を入力する。こ
のモード切り換え信号FA＝110によりデータラッチ回路2
1にデータバス７上のデータがラッチされるデータ入力
モードを設定する。そこで、入力アドレス回路１のセレ
クト信号出力回路12からのみ論理値“1"のセレクト信号
SIA1＝１が出力され、データ入力回路１〜ｉのデータラ
ッチ回路21にデータバス７上のデータBID1〜ｉが各々ラ
ッチされる。
書き込みアドレス，書き込み設定信号）を入力する。こ
のモード切り換え信号FA＝110によりデータラッチ回路2
1にデータバス７上のデータがラッチされるデータ入力
モードを設定する。そこで、入力アドレス回路１のセレ
クト信号出力回路12からのみ論理値“1"のセレクト信号
SIA1＝１が出力され、データ入力回路１〜ｉのデータラ
ッチ回路21にデータバス７上のデータBID1〜ｉが各々ラ
ッチされる。
次に、パターン３で、FA＝011（アドレス選択モード
設定）,FB＝BIA2を入力する。このデータバスFB＝BIA2
により、入力アドレス回路１のアドレス選択回路11にの
み、アドレス選択回路11からの出力を論理値“1"とする
信号がラッチされる。
設定）,FB＝BIA2を入力する。このデータバスFB＝BIA2
により、入力アドレス回路１のアドレス選択回路11にの
み、アドレス選択回路11からの出力を論理値“1"とする
信号がラッチされる。
次に、パターン４で、FA＝110（データ入力モード設
定）,FB＝BIDi＋１〜ｍ（RAMへの書き込みデータ）を入
力する。従って、セレクト信号SIA2のみが論理値“1"と
なり、データ入力回路ｉ＋１〜ｍのデータラッチ回路21
にデータバス７上のデータがラッチされる。
定）,FB＝BIDi＋１〜ｍ（RAMへの書き込みデータ）を入
力する。従って、セレクト信号SIA2のみが論理値“1"と
なり、データ入力回路ｉ＋１〜ｍのデータラッチ回路21
にデータバス７上のデータがラッチされる。
次に、パターン５で、FA＝011（アドレス選択モード
設定）,FB＝BIA0を入力する。このデータバスFB＝BIA0
により、入力アドレス回路（０）１のアドレス選択回路
11にのみ、アドレス選択回路11からの出力を論理値“1"
とする信号がラッチされる。
設定）,FB＝BIA0を入力する。このデータバスFB＝BIA0
により、入力アドレス回路（０）１のアドレス選択回路
11にのみ、アドレス選択回路11からの出力を論理値“1"
とする信号がラッチされる。
次に、パターン６で、FA＝110（データ入力モード設
定）,FB＝BIU（RAMの実行信号）を入力する。従って、
セレクト信号SIA0のみが論理値“1"となり、実行信号入
力回路３の実行信号ラッチ回路31にデータバス７上のデ
ータがラッチされる。
定）,FB＝BIU（RAMの実行信号）を入力する。従って、
セレクト信号SIA0のみが論理値“1"となり、実行信号入
力回路３の実行信号ラッチ回路31にデータバス７上のデ
ータがラッチされる。
次に、パターン７で、FA＝111を入力する。このモー
ド切り換え信号FA＝111により、被測定回路であるRAM6
にデータを出力する実行モードが設定される。そこで、
スタート信号発生回路８からEXE＝１が出力され、デー
タ入力回路１〜ｍのデータ出力回路23及び実行信号入力
回路３の実行信号出力回路33から一斉にデータが出力さ
れる。一方、データ入力回路２の入力切り換え回路22及
び実行信号入力回路３の入力切り換え回路32では、テス
ト時に各々データ出力回路23及び実行信号出力回路33か
らの入力が選択されているため、書き込みアドレスデー
タDI1〜ｉ（RAMの書き込みアドレス，書き込み設定信
号）とDIi＋１〜ｍ（書き込みデータ）および実行信号
Ｕは、一斉に被測定回路のRAM6に出力される。
ド切り換え信号FA＝111により、被測定回路であるRAM6
にデータを出力する実行モードが設定される。そこで、
スタート信号発生回路８からEXE＝１が出力され、デー
タ入力回路１〜ｍのデータ出力回路23及び実行信号入力
回路３の実行信号出力回路33から一斉にデータが出力さ
れる。一方、データ入力回路２の入力切り換え回路22及
び実行信号入力回路３の入力切り換え回路32では、テス
ト時に各々データ出力回路23及び実行信号出力回路33か
らの入力が選択されているため、書き込みアドレスデー
タDI1〜ｉ（RAMの書き込みアドレス，書き込み設定信
号）とDIi＋１〜ｍ（書き込みデータ）および実行信号
Ｕは、一斉に被測定回路のRAM6に出力される。
次に、パターン８で、FA＝011（アドレス選択モード
設定）,FB＝BIA1を入力する。このデータバスFB＝BIA1
により、入力アドレス回路１のアドレス選択回路11にの
み、アドレス選択回路11からの出力を論理値“1"とする
信号がラッチされる。
設定）,FB＝BIA1を入力する。このデータバスFB＝BIA1
により、入力アドレス回路１のアドレス選択回路11にの
み、アドレス選択回路11からの出力を論理値“1"とする
信号がラッチされる。
次に、パターン９で、FA＝110（データ入力モード設
定）,FB＝BID1〜BIDi（RAMの読み出しアドレス，読み出
し設定信号）を入力する。従って、セレクト信号SIA1の
みが論理値“1"となり、データ入力回路１〜ｉのデータ
ラッチ回路21にデータバス７上のデータがラッチされ
る。
定）,FB＝BID1〜BIDi（RAMの読み出しアドレス，読み出
し設定信号）を入力する。従って、セレクト信号SIA1の
みが論理値“1"となり、データ入力回路１〜ｉのデータ
ラッチ回路21にデータバス７上のデータがラッチされ
る。
次に、パターン10で、FA＝111（実行モード設定）を
入力する。これにより、スタート信号発生回路８からス
タート信号EXE＝１が出力され、データ入力回路１〜ｍ
のデータ出力回路23及び実行信号入力回路３の実行信号
出力回路33からRAM6の読み出しアドレスと読み出し設定
信号DI1〜ｍおよび実行信号Ｕが一斉に被測定回路のRAM
6に出力される。
入力する。これにより、スタート信号発生回路８からス
タート信号EXE＝１が出力され、データ入力回路１〜ｍ
のデータ出力回路23及び実行信号入力回路３の実行信号
出力回路33からRAM6の読み出しアドレスと読み出し設定
信号DI1〜ｍおよび実行信号Ｕが一斉に被測定回路のRAM
6に出力される。
次に、パターン11で、FA＝011（アドレス選択モード
設定）,FB＝BOA1を入力する。このデータバスFB＝BOA1
により、出力アドレス回路（１）４のアドレス選択回路
41にのみ、アドレス選択回路11からの出力を論理値“1"
とする信号がラッチされる。また、ストップ信号発生回
路９からストップ信号EXESが出力されるので、データ出
力回路（１〜Ｋ）５のデータラッチ回路51にRAM6の読み
出しデータがラッチされる。
設定）,FB＝BOA1を入力する。このデータバスFB＝BOA1
により、出力アドレス回路（１）４のアドレス選択回路
41にのみ、アドレス選択回路11からの出力を論理値“1"
とする信号がラッチされる。また、ストップ信号発生回
路９からストップ信号EXESが出力されるので、データ出
力回路（１〜Ｋ）５のデータラッチ回路51にRAM6の読み
出しデータがラッチされる。
次に、パターン12で、FA＝101（データ出力モード設
定）を入力する。このモード切り換え信号FA＝101によ
り、データ出力回路52からデータバス７にデータを出力
するデータ出力モードが設定される。従って、出力アド
レス回路（１）４のダンプ信号出力回路42からのみ、論
理値“1"の信号SOA1＝１が出力され、データ出力回路
（１〜Ｋ）５のデータ出力回路52からデータバス７にデ
ータが出力される。
定）を入力する。このモード切り換え信号FA＝101によ
り、データ出力回路52からデータバス７にデータを出力
するデータ出力モードが設定される。従って、出力アド
レス回路（１）４のダンプ信号出力回路42からのみ、論
理値“1"の信号SOA1＝１が出力され、データ出力回路
（１〜Ｋ）５のデータ出力回路52からデータバス７にデ
ータが出力される。
このように、LSIテスタ等の測定時、RAM6の書き込み
動作時（パターン７〜パターン８）だけクロックのレイ
トを短縮し、読み出しデータが正常な状態のクロックの
レイトから読み出しデータが正常でない状態のクロック
のレイトを測定することにより、RAM6の書き込み動作ス
ピードを測定することができる。
動作時（パターン７〜パターン８）だけクロックのレイ
トを短縮し、読み出しデータが正常な状態のクロックの
レイトから読み出しデータが正常でない状態のクロック
のレイトを測定することにより、RAM6の書き込み動作ス
ピードを測定することができる。
第４図は本発明の第二の実施例を説明するためのテス
ト回路のタイミング図である。
ト回路のタイミング図である。
第４図に示すように、本実施例はRAMの読み出し動作
スピードを測定する場合であり、その回路構成は前述し
た第一の実施例と同様である。ここでは、LSIテスター
での測定時に、RAMの読み出し動作時（パターン10〜パ
ターン11）のみクロックのレイトを短縮し、読み出しデ
ータが正常な状態のクロックのレイトから読み出しデー
タが正常でない状態のクロックのレイトを測定すること
により、RAMの読み出し動作スピードを測定することが
できる。
スピードを測定する場合であり、その回路構成は前述し
た第一の実施例と同様である。ここでは、LSIテスター
での測定時に、RAMの読み出し動作時（パターン10〜パ
ターン11）のみクロックのレイトを短縮し、読み出しデ
ータが正常な状態のクロックのレイトから読み出しデー
タが正常でない状態のクロックのレイトを測定すること
により、RAMの読み出し動作スピードを測定することが
できる。
以上説明したように、本発明のテスト回路はスタート
信号の発生により被測定回路内部にデータを出力する手
段をデータ入力回路に設け且つストップ信号の発生によ
り被測定回路から出力されたデータをラッチする手段を
データ出力回路に設けることにより、RAM等の被測定回
路の測定時に動作スピードを測定することができるとい
う効果がある。
信号の発生により被測定回路内部にデータを出力する手
段をデータ入力回路に設け且つストップ信号の発生によ
り被測定回路から出力されたデータをラッチする手段を
データ出力回路に設けることにより、RAM等の被測定回
路の測定時に動作スピードを測定することができるとい
う効果がある。
第１図は本発明の基本構成を説明するためのテスト回路
のブロック図、第２図は本発明の第一の実施例を示すテ
スト回路図、第３図は第２図に示すテスト回路のタイミ
ング図、第４図は本発明の第二の実施例を説明するため
のテスト回路のタイミング図、第５図は従来の基本構成
を説明するためのテスト回路のブロック図、第６図は従
来の具体的一例を示すテスト回路図、第７図は第６図に
示すテスト回路のタイミング図である。 １……入力アドレス回路、２……データ入力回路、３…
…実行信号入力回路、４……出力アドレス回路、５……
データ出力回路、６……被測定回路、７……データバ
ス、８……スタート信号発生回路、９……ストップ信号
発生回路、11……アドレス選択回路、12……セレクト信
号出力回路、21……データラッチ回路、22……入力切り
換え回路、23……データ出力回路、31……実行信号ラッ
チ回路、32……入力切り換え回路、33……実行信号出力
回路、41……アドレス選択回路、42……ダンプ信号出力
回路、51……データラッチ回路、52……データ出力回
路、φ1,φ２……クロック、TEST……テスト状態設定信
号、FA0,FA1,FA2……モード切り換え信号、FB……デー
タバス、SIA0,SIA1,SIA2……セレクト信号、Ｕ……実行
信号、SAO1〜SOAl……ダンプ信号、BOD1〜BODK……出力
データ、DI1〜DIi……書き込みアドレスデータ、DIi＋
１〜DIm……書き込みアドレスデータ、DO1〜DOK……読
み出しデータ、EXE……スタート信号、EXES……ストッ
プ信号。
のブロック図、第２図は本発明の第一の実施例を示すテ
スト回路図、第３図は第２図に示すテスト回路のタイミ
ング図、第４図は本発明の第二の実施例を説明するため
のテスト回路のタイミング図、第５図は従来の基本構成
を説明するためのテスト回路のブロック図、第６図は従
来の具体的一例を示すテスト回路図、第７図は第６図に
示すテスト回路のタイミング図である。 １……入力アドレス回路、２……データ入力回路、３…
…実行信号入力回路、４……出力アドレス回路、５……
データ出力回路、６……被測定回路、７……データバ
ス、８……スタート信号発生回路、９……ストップ信号
発生回路、11……アドレス選択回路、12……セレクト信
号出力回路、21……データラッチ回路、22……入力切り
換え回路、23……データ出力回路、31……実行信号ラッ
チ回路、32……入力切り換え回路、33……実行信号出力
回路、41……アドレス選択回路、42……ダンプ信号出力
回路、51……データラッチ回路、52……データ出力回
路、φ1,φ２……クロック、TEST……テスト状態設定信
号、FA0,FA1,FA2……モード切り換え信号、FB……デー
タバス、SIA0,SIA1,SIA2……セレクト信号、Ｕ……実行
信号、SAO1〜SOAl……ダンプ信号、BOD1〜BODK……出力
データ、DI1〜DIi……書き込みアドレスデータ、DIi＋
１〜DIm……書き込みアドレスデータ、DO1〜DOK……読
み出しデータ、EXE……スタート信号、EXES……ストッ
プ信号。
Claims (1)
- 【請求項１】データバスからのアドレス信号により入力
アドレスを選択する第１のアドレス選択回路部と前記第
１のアドレス選択回路部に接続され且つ前記入力アドレ
スに基いて入力データのラッチのためのセレクト信号を
出力するセレクト信号出力回路部でそれぞれ構成した複
数の入力アドレス回路と、前記データバスからの前記入
力データを前記複数の入力アドレス回路から出力される
前記セレクト信号によりラッチする第１のデータラッチ
回路部とテスト状態および通常状態を切り換える第１の
入力切り換え回路部と前記第１のデータラッチ回路部で
ラッチした前記入力データをスタート信号の制御により
被測定回路に出力する第１のデータ出力回路部でそれぞ
れ構成した複数のデータ入力回路と、前記被測定回路を
テストするための実行信号を前記データバス上から入力
してラッチするための実行信号ラッチ回路部とテスト状
態および通常状態を切り換える第２の入力切り換え回路
部と前記実行信号ラッチ回路部でラッチした前記実行信
号をスタート信号の制御により前記被測定回路に出力す
る実行信号出力回路部で構成した実行信号入力回路と、
前記データバスからのアドレス信号により出力アドレス
を選択する第２のアドレス選択回路部と前記第２のアド
レス選択回路部に接続され且つ前記出力アドレスに基い
て前記データバスへのデータ出力を制御するためのダン
プ信号を出力するダンプ信号出力回路部でそれぞれ構成
した複数の出力アドレス回路と、前記被測定回路からの
前記出力データをストップ信号の制御によりラッチする
第２のデータラッチ回路部と前記第２のデータラッチ回
路部でラッチした前記出力データを前記ダンプ信号の制
御により前記データバスへ出力する第２のデータ出力回
路部でそれぞれ構成した複数のデータ出力回路と、前記
複数のデータ入力回路から前記被測定回路へのデータの
入力を開始させるための前記スタート信号を発生させ、
前記第１のデータ出力回路部および前記実行信号出力回
路部へ供給するスタート信号発生回路と、前記ストップ
信号を前記スタート信号に基いて発生させ、前記第２の
データラッチ回路部へ供給するストップ信号発生回路と
を有することを特徴とするテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2024095A JP2936616B2 (ja) | 1990-02-01 | 1990-02-01 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2024095A JP2936616B2 (ja) | 1990-02-01 | 1990-02-01 | テスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03226684A JPH03226684A (ja) | 1991-10-07 |
| JP2936616B2 true JP2936616B2 (ja) | 1999-08-23 |
Family
ID=12128818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2024095A Expired - Lifetime JP2936616B2 (ja) | 1990-02-01 | 1990-02-01 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2936616B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5661098A (en) * | 1979-10-23 | 1981-05-26 | Fujitsu Ltd | Memory device possible for quick test |
| US4608669A (en) * | 1984-05-18 | 1986-08-26 | International Business Machines Corporation | Self contained array timing |
-
1990
- 1990-02-01 JP JP2024095A patent/JP2936616B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03226684A (ja) | 1991-10-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040323 |
|
| A02 | Decision of refusal |
Effective date: 20040720 Free format text: JAPANESE INTERMEDIATE CODE: A02 |